JP2018006557A - 記憶装置 - Google Patents

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善己 鎌田
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巌 國島
美砂子 諸田
Misako Morota
美砂子 諸田
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Abstract

【課題】隣接するメモリセルの間の相互干渉を抑制することが可能な記憶装置を提供する。
【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層と交差する第３の導電層と、第１の導電層と第３の導電層との間に設けられ超格子構造を有する第１の領域と、第２の導電層と第３の導電層との間に設けられ超格子構造を有する第２の領域と、第１の領域と第２の領域との間に設けられ酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素の濃度が第１の領域及び第２の領域よりも高い第３の領域と、を含む抵抗変化層と、を備える。
【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。
抵抗変化型メモリの一つとして、超格子型相変化メモリがある。超格子型相変化メモリは、超格子構造の構造変化に伴う抵抗変化を利用する。
抵抗変化型メモリの微細化に伴い、隣接するメモリセルの間の距離が短くなり、隣接するメモリセルの間の相互干渉が問題となる。隣接するメモリセルの間の相互干渉は、誤動作の要因となる。超格子型相変化メモリも、例外ではなく、隣接するメモリセルの間の相互干渉を抑制することが望まれる。
特開２０１３−１７５５７０号公報
本発明が解決しようとする課題は、隣接するメモリセルの間の相互干渉を抑制することが可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層と交差する第３の導電層と、前記第１の導電層と前記第３の導電層との間に設けられ超格子構造を有する第１の領域と、前記第２の導電層と前記第３の導電層との間に設けられ超格子構造を有する第２の領域と、前記第１の領域と前記第２の領域との間に設けられ酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素の濃度が前記第１の領域及び前記第２の領域よりも高い第３の領域と、を含む抵抗変化層と、を備える。
第１の実施形態の記憶装置のブロック図。 第１の実施形態のメモリセルアレイの等価回路図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第２の実施形態のメモリセルアレイの等価回路図。 第２の実施形態の記憶装置の模式断面図。
本明細書中、「超格子構造」とは、複数の種類の結晶格子が層上に重なり合う構造を意味する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層と交差する第３の導電層と、第１の導電層と第３の導電層との間に設けられ超格子構造を有する第１の領域と、第２の導電層と第３の導電層との間に設けられ超格子構造を有する第２の領域と、第１の領域と第２の領域との間に設けられ酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素の濃度が第１の領域及び第２の領域よりも高い第３の領域と、を含む抵抗変化層と、を備える。
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
本実施形態の記憶装置１００は、超格子型相変化メモリである。超格子型相変化メモリは、抵抗変化層内の超格子構造の構造変化に伴う抵抗変化を利用してデータを記憶する。
また、本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
図１に示すように、記憶装置１００は、メモリセルアレイ１０、ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１６、カラムデコーダ回路１８、及び、制御回路２０を備える。
また、図２に示すように、メモリセルアレイ１０内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ１０は、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｙ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
複数のワード線ＷＬは、ローデコーダ回路１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１６に接続される。複数のビット線ＢＬとセンスアンプ回路１６との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
ローデコーダ回路１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１２は、ローデコーダ回路１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路１８は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１６は、カラムデコーダ回路１８によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２０は、ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１６、カラムデコーダ回路１８、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１６、カラムデコーダ回路１８、制御回路２０等の回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３は、本実施形態の記憶装置１００のメモリセルアレイ１０の模式断面図である。図３は、メモリセルアレイ１０の一部の断面図である。
図３は、図２におけるｘｚ面に平行な断面図である。図３は、図２における１本のビット線ＢＬと、その１本のビット線ＢＬに交差する６本のワード線ＷＬの断面を示している。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ１０は、第１のワード線ＷＬ１（第１の導電層）、第２のワード線ＷＬ２（第２の導電層）、第３のワード線ＷＬ３、第４のワード線ＷＬ４、第５のワード線ＷＬ５、第６のワード線ＷＬ６、ビット線ＢＬ（第３の導電層）、抵抗変化層３０、及び、絶縁層３２を備える。抵抗変化層３０は、低不純物濃度領域３０１ａ（第１の領域）、低不純物濃度領域３０１ｂ（第２の領域）、低不純物濃度領域３０１ｃ、低不純物濃度領域３０１ｄ、低不純物濃度領域３０１ｅ、低不純物濃度領域３０１ｆを備える。また、抵抗変化層３０は、高不純物濃度領域３０２ａ（第３の領域）、高不純物濃度領域３０２ｂ、高不純物濃度領域３０２ｃ、高不純物濃度領域３０２ｄを備える。
以下、第１のワード線ＷＬ１（第１の導電層）、第２のワード線ＷＬ２（第２の導電層）、第３のワード線ＷＬ３、第４のワード線ＷＬ４、第５のワード線ＷＬ５、第６のワード線ＷＬ６を総称して、単にワード線ＷＬと記述する場合がある。また、低不純物濃度領域３０１ａ（第１の領域）、低不純物濃度領域３０１ｂ（第２の領域）、低不純物濃度領域３０１ｃ、低不純物濃度領域３０１ｄ、低不純物濃度領域３０１ｅ、低不純物濃度領域３０１ｆを総称して、単に低不純物濃度領域３０１と記述する場合がある。また、高不純物濃度領域３０２ａ（第３の領域）、高不純物濃度領域３０２ｂ、高不純物濃度領域３０２ｃ、高不純物濃度領域３０２ｄを総称して、単に、高不純物濃度領域３０２と記述する場合がある。
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン（Ｗ）を含む。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン（Ｗ）を含む。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
抵抗変化層３０は、少なくとも一部が、ワード線ＷＬのそれぞれと、ビット線ＢＬの間に設けられる。
抵抗変化層３０は、例えば、連続した膜である。抵抗変化層３０の膜厚は、例えば、５ｎｍ以上５０ｎｍ以下である。
低不純物濃度領域３０１は、のワード線ＷＬのそれぞれと、ビット線ＢＬの間に設けられる。低不純物濃度領域３０１は、超格子構造を有する。
低不純物濃度領域３０１は、抵抗状態の変化によってデータを記憶する。また、低不純物濃度領域３０１ａ〜３０１ｆは、電圧又は電流の印加によってデータの書き換えが可能である。抵抗変化層３０は、電圧又は電流の印加によって高抵抗状態と抵抗状態との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
例えば、第１のワード線ＷＬ１とビット線ＢＬとの間に、電圧を印加することで、低不純物濃度領域３０１ａの抵抗状態を変化させることが可能である。
低不純物濃度領域３０１は、例えば、第１のカルコゲン化合物から成る第１の結晶層と、第１のカルコゲン化合物とは異なる第２のカルコゲン化合物から成る第２の結晶層とが、交互に積層された超格子構造を備える。
カルコゲン化合物は、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）からなる群より選択された１種以上のカルコゲン元素を含む化合物である。
第１のカルコゲン化合物は、例えば、Ｓｂ２Ｔｅ３であり、第１の結晶層は、例えば、Ｓｂ２Ｔｅ３層である。また、第２のカルコゲン化合物は、例えば、ＧｅＴｅであり、第２の結晶層は、例えば、ＧｅＴｅ層である。この場合、低不純物濃度領域３０１は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化合物である。
低不純物濃度領域３０１は、電圧又は電流の印加により、超格子構造が変化し、高抵抗状態と低抵抗状態が遷移する。
高不純物濃度領域３０２は、低不純物濃度領域３０１のいずれか２つの間に設けられる。例えば、高不純物濃度領域３０２ａは、低不純物濃度領域３０１ａと低不純物濃度領域３０１ｂとの間に設けられる。
高不純物濃度領域３０２は、例えば、Ｓｂ２Ｔｅ３層とＧｅＴｅ層とが、交互に積層される超格子構造を備える。高不純物濃度領域３０２は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化合物である。高不純物濃度領域３０２は、非晶質であっても構わない。
高不純物濃度領域３０２は、酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素Ｘを不純物として含む。高不純物濃度領域３０２中の元素Ｘの濃度は、低不純物濃度領域３０１中の元素Ｘの濃度よりも高い。
高不純物濃度領域３０２中の元素Ｘの濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。高不純物濃度領域３０２中の元素Ｘの濃度は、例えば、低不純物濃度領域３０１中の元素Ｘの濃度よりも一桁以上高い。
高不純物濃度領域３０２の電気抵抗率は、低不純物濃度領域３０１の電気抵抗率よりも高い。高不純物濃度領域３０２の電気抵抗率は、例えば、低不純物濃度領域３０１の電気抵抗率の１０倍以上である。
絶縁層３２は、ワード線ＷＬのそれぞれの間に設けられる。絶縁層３２は、ワード線ＷＬのそれぞれの間を電気的に分離する機能を備える。
絶縁層３２には、元素Ｘが絶縁層３２の主要構成元素又は不純物元素として含まれる。絶縁層３２中の元素Ｘの濃度は、例えば、低不純物濃度領域３０１中の元素Ｘの濃度よりも高い。
絶縁層３２は、例えば、酸化シリコン、又は、酸窒化シリコンである。
なお、抵抗変化層３０が超格子構造を備えるか否か、非晶質であるか否かは、例えば、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により判定することが可能である。また、抵抗変化層３０に含まれる元素、絶縁層３２に含まれる元素は、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）により、同定することが可能である。また、抵抗変化層３０に含まれる元素、絶縁層３２に含まれる元素の濃度の大小関係は、例えば、ＥＤＸにより判断することが可能である。また、抵抗変化層３０に含まれる元素、絶縁層３２に含まれる元素の濃度は、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。
次に、本実施形態の記憶装置１００の製造方法、特に、メモリセルアレイ１０の製造方法について説明する。図４〜図１０は、第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
図４（ａ）〜図１０（ａ）は、メモリセルアレイ１０の一部の断面図である。図４（ａ）〜図１０（ａ）は、図３に示す座標軸におけるｘｚ面に平行な断面である。
図４（ｂ）〜図１０（ｂ）は、図４（ａ）〜図１０（ａ）の上面図である。図４（ｂ）〜図１０（ｂ）は、図３に示す座標軸におけるｘｙ面に平行な面である。図４（ａ）〜図１０（ａ）は、それぞれ、図４（ｂ）〜図１０（ｂ）のＡＡ’断面に相当する。
まず、図３の絶縁層３２の一部となる絶縁膜３２ａと、ワード線ＷＬとなる金属膜３３とが交互にｚ方向に積層される積層体４０を形成する（図４）。絶縁膜３２ａには、酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素Ｘが含まれる。
例えば、絶縁膜３２ａ及び金属膜３３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法により交互に堆積することにより、積層体４０が形成される。
次に、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、絶縁膜３２ａ及び金属膜３３をパターニングする（図５）。パターニングにより溝４１が形成される。溝４１により金属膜３３が分断され、ｙ方向に延伸するワード線ＷＬが形成される。
次に、絶縁膜３２ｂの堆積により、溝４１を埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、絶縁膜３２ｂの平坦化を行う（図６）。絶縁膜３２ｂには、酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素Ｘが含まれる。
次に、絶縁膜３２ｂに、ｚ方向に伸長する開口部４２を形成する（図７）。開口部４２は、例えば、円筒形状である。開口部４２の側面に、ワード線ＷＬが露出するよう開口部４２は形成される。開口部４２は、例えば、リソグラフィー法とＲＩＥ法により形成される。
次に、開口部４２の側面に、抵抗変化層３０を形成する（図８）。抵抗変化層３０は、超格子構造を有する結晶質の膜である。抵抗変化層３０は、例えば、ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
なお、抵抗変化層３０の結晶性を向上させる観点から、抵抗変化層３０の堆積前に、シード層の形成を行っても構わない。シード層は、例えば、非晶質のシリコン膜、非晶質のゲルマニウム膜、窒化チタン膜、窒化チタンや窒化タングステン等の金属窒化膜、炭化タンタル等の金属炭化物膜、タングステンシリサイド等の金属シリサイド膜、又は、タングステン膜である。
次に、開口部４２を埋め込むように、ビット線ＢＬを形成する（図９）。ビット線ＢＬは、開口部４２にＣＶＤ法で金属膜を埋め込むことで形成される。ビット線ＢＬはｚ方向に伸長する。
次に、熱処理を行い、絶縁膜３２ａ及び絶縁膜３２ｂ中の元素Ｘを、抵抗変化層３０の一部に拡散させる（図１０）。抵抗変化層３０中の元素Ｘが拡散された領域が、高不純物濃度領域３０２となる。
図１１は、図１０同様、熱処理を行い、絶縁膜３２ａ及び絶縁膜３２ｂ中の元素Ｘを、抵抗変化層３０の一部に拡散させた後の模式断面図である。図１１（ａ）は、図１０（ａ）と同一の断面図である。図１１（ｂ）は、図１１（ａ）のＢＢ’断面に相当する。
図１１（ｂ）に示すように、２本のＷＬに挟まれた抵抗変化層３０の一部にも、絶縁膜３２ｂから元素Ｘが拡散されることにより、高不純物濃度領域３０２が形成される。
熱処理は、例えば、非酸化性雰囲気中で行う。熱処理は、例えば、３００℃以上４５０℃以下で行う。
熱処理に伴う元素Ｘの拡散により、高不純物濃度領域３０２が非晶質化しても構わない。
以上の製造方法により、記憶装置１００が製造される。
次に、本実施形態の記憶装置１００の作用及び効果について説明する。
図１２、図１３は、本実施形態の記憶装置１００の作用及び効果の説明図である。図１２は、比較形態の記憶装置のメモリセルアレイ９０の模式断面図である。図１３は、本実施形態の記憶装置のメモリセルアレイ９０の模式断面図である。比較形態の記憶装置のメモリセルアレイ９０は、高濃度不純物領域を備えない点で、本実施形態の記憶装置１００のメモリセルアレイ１０と異なっている。
図１２（ｂ）は、図１２（ａ）のＢＢ’断面に相当する。図１３（ｂ）は、図１３（ａ）のＢＢ’断面に相当する。
比較形態のメモリセルアレイ９０の場合、抵抗変化層３０は、超格子構造を備える結晶質の連続する膜である。この場合、抵抗変化層３０の導電性が高くなるため、縦方向に隣接するワード線ＷＬ間に位置する抵抗変化層３０の電気抵抗（図１２（ａ）中のＲ１）が低くなる。また、横方向に隣接するワード線ＷＬ間に位置する抵抗変化層３０の電気抵抗（図１２（ｂ）中のＲ２）が低くなる。したがって、隣接する２個のメモリセルＭＣの間に相互干渉が生ずる恐れがある。隣接する２個のメモリセルＭＣの間に相互干渉が生ずると、メモリ動作の誤動作が生ずる恐れがある。
例えば、隣接するワード線ＷＬ間がショートし、所望のメモリセルＭＣへの書き込み、所望のメモリセルＭＣの消去、又は、所望のメモリセルＭＣの読み出しができなくなる恐れがある。
本実施形態の記憶装置１００は、図１３に示すように、隣接するワード線ＷＬ間に位置する抵抗変化層３０は、元素Ｘを高濃度に含む高不純物濃度領域３０２となっている。このため、隣接するワード線ＷＬ間に位置する抵抗変化層３０の電気抵抗（図１３（ａ）中のＲ１、及び、図１３（ｂ）中のＲ２）が高くなる。したがって、隣接する２個のメモリセルＭＣの間の相互干渉が抑制される。よって、メモリ動作の誤動作が抑制され、安定して動作する記憶装置１００が実現される。
元素Ｘは、例えば、絶縁層３２（絶縁膜３２ａ、絶縁膜３２ｂ）からの拡散により、高不純物濃度領域３０２に導入される。
例えば、元素Ｘが酸素（Ｏ）の場合、高不純物濃度領域３０２に、電気抵抗率の高い酸化物が形成される。このため、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘが酸素（Ｏ）の場合、絶縁層３２として、例えば、酸化シリコン、又は、酸窒化シリコンが用いられる。
例えば、元素Ｘがフッ素（Ｆ）の場合、電気陰性度が高いフッ素がテルル（Ｔｅ）欠損起因のダングリングボンドを終端しＴｅ欠損起因で発生する正孔濃度が減少する。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘがフッ素（Ｆ）の場合、絶縁層３２として、例えば、フッ素を含む、酸化弗化シリコン（ＳｉＯＦ）、窒化弗化シリコン（ＳｉＮＦ）、又は、酸窒化弗化シリコン（ＳｉＯＮＦ）が用いられる。
例えば、元素Ｘが炭素（Ｃ）の場合、炭素がテルル（Ｔｅ）欠損起因のダングリングボンドを終端しＴｅ欠損起因で発生する正孔濃度が減少する。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘが炭素（Ｃ）の場合、絶縁層３２として、例えば、炭素を含む、酸化炭化シリコン（ＳｉＯＣ）、窒化炭化シリコン（ＳｉＣＮ）、又は、酸窒化炭化シリコン（ＳｉＯＣＮ）が用いられる。
例えば、元素Ｘがリン（Ｐ）の場合、高不純物濃度領域３０２では、リン（Ｐ）がキャリアの散乱源となり、キャリアの移動度が低下する。このため、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘがリン（Ｐ）の場合、絶縁層３２として、例えば、ＰＳＧ（Ｐｈｏｓｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が用いられる。
例えば、元素Ｘがボロン（Ｂ）の場合、高不純物濃度領域３０２では、ボロン（Ｂ）がキャリアの散乱源となり、キャリアの移動度が低下する。このため、高不純物濃度領域３０２ａ〜３０２ｄの電気抵抗率が増大する。元素Ｘがボロン（Ｂ）の場合、絶縁層３２として、例えば、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が用いられる。
例えば、元素Ｘが窒素（Ｎ）の場合、高不純物濃度領域３０２には、電気抵抗率の高い窒化物が形成される。このため、高不純物濃度領域３０２の電気抵抗率が増大する。
抵抗変化層３０が、Ｓｂ２Ｔｅ３層とＧｅＴｅ層との積層構造を含む場合、Ｓｂ２Ｔｅ３層中のテルル（Ｔｅ）欠損により、Ｓｂ２Ｔｅ３層はｐ型半導体となる。例えば、元素Ｘが窒素（Ｎ）の場合、窒素がテルル（Ｔｅ）欠損起因のダングリングボンドを終端しＴｅ欠損起因で発生する正孔濃度が減少する。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘが窒素（Ｎ）の場合、絶縁層３２として、例えば、窒化シリコン、又は、酸窒化シリコンが用いられる。
例えば、元素Ｘが水素（Ｈ）の場合、水素がテルル（Ｔｅ）欠損起因のダングリングボンドを終端しＴｅ欠損起因で発生する正孔濃度が減少する。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘが水素（Ｈ）の場合、絶縁層３２として、例えば、水素を含む、酸化シリコン、窒化シリコン、又は、酸窒化シリコンが用いられる。
上述のように、抵抗変化層３０が、Ｓｂ２Ｔｅ３層とＧｅＴｅ層との積層構造を含む場合、Ｓｂ２Ｔｅ３層中のテルル（Ｔｅ）欠損により、Ｓｂ２Ｔｅ３層はｐ型半導体となる。
例えば、元素Ｘがビスマス（Ｂｉ）の場合、Ｓｂ２Ｔｅ３層のアンチモン（Ｓｂ）がビスマス（Ｂｉ）で置換され、高不純物濃度領域３０２にＢｉ２Ｔｅ３が形成される。Ｂｉ２Ｔｅ３は、ｎ型半導体であるため、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘがビスマス（Ｂｉ）の場合、絶縁層３２として、例えば、ビスマスを含む酸化シリコンが用いられる。
例えば、元素Ｘがカドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、又は、硫黄（Ｓ）である場合、元素Ｘは、Ｓｂ２Ｔｅ３層中のテルル（Ｔｅ）を置換し、アンチモンとの化合物を形成する。元素Ｘとアンチモンとの化合物は、Ｓｂ２Ｔｅ３よりもバンドギャップが大きい。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。
特に、元素Ｘが、テルル（Ｔｅ）と同じ価数であるセレン（Ｓｅ）又は硫黄（Ｓ）である場合、テルル（Ｔｅ）を容易に置換しＳｂ２Ｔｅ３結晶構造と同じＳｂ２ＸｙＴｅ３−ｙ結晶構造となるため、望ましい。
元素Ｘがカドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、又は、硫黄（Ｓ）である場合、絶縁層３２として、例えば、カドミウム、亜鉛、ガリウム、セレン、アルミニウム、又は、硫黄を含む酸化シリコンが用いられる。
例えば、元素Ｘがベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、又は、鉛（Ｐｂ）である場合、元素Ｘは、Ｓｂ２Ｔｅ３層中のアンチモン（Ｓｂ）を置換し、テルルとの化合物を形成する。元素Ｘとテルルとの化合物は、Ｓｂ２Ｔｅ３よりもバンドギャップが大きい。したがって、高不純物濃度領域３０２の電気抵抗率が増大する。元素Ｘがベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、又は、鉛（Ｐｂ）である場合、絶縁層３２として、例えば、ベリリウム、亜鉛、ガリウム、カドミウム、インジウム、又は、鉛を含む酸化シリコンが用いられる。
高不純物濃度領域３０２の元素Ｘの濃度は、高不純物濃度領域３０２の電気抵抗を高くする観点から、１×１０１６ｃｍ−３以上であることが望ましく、１×１０１７ｃｍ−３以上であることがより望ましく、１×１０１８ｃｍ−３以上であることが更に望ましい。
高不純物濃度領域３０２の元素Ｘの濃度は、低不純物濃度領域３０１よりも高不純物濃度領域３０２の電気抵抗を高くする観点から、低不純物濃度領域３０１の元素Ｘの濃度よりも、一桁以上高いことが望ましく、二桁以上高いことがより望ましい。
また、高不純物濃度領域３０２の電気抵抗を高くする観点から、高不純物濃度領域３０２ａ〜３０２ｄは非晶質であることが望ましい。
本実施形態の記憶装置１００は、図２、図３に示すように、ビット線ＢＬがｚ方向、すなわち、垂直方向に設けられた三次元構造を備える。この場合、製造時に、隣接するワード線ＷＬ間に位置する抵抗変化層３０を選択的に除去することが困難である。
したがって、本実施形態の記憶装置１００の構造では、隣接するワード線ＷＬ間に位置する抵抗変化層３０を、元素Ｘを加えることで高抵抗化し、隣接する２個のメモリセルＭＣの間の相互干渉を抑制することが望ましい。隣接するワード線ＷＬ間に位置する抵抗変化層３０の高抵抗化は、例えば、絶縁層３２から元素Ｘを拡散させることにより、自己整合的に実現可能である。
以上、本実施形態によれば、隣接するメモリセルＭＣの間の相互干渉を抑制することが可能な記憶装置１００が実現できる。
（第２の実施形態）
本実施形態の記憶装置は、メモリセルアレイが二次元構造である点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図１４は、本実施形態の記憶装置のメモリセルアレイの等価回路図である。図１５は、メモリセルアレイ内の配線構造を模式的に示す。
図１４に示すように、メモリセルアレイ７０内には、複数のメモリセルＭＣが平面的に配置される。図１４中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ７０は、複数のワード線ＷＬと複数のビット線ＢＬを備える。ワード線はｙ方向に伸長する。ビット線ＢＬはｘ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。メモリセルアレイ７０は、いわゆるクロスポイント型のメモリセルアレイである。
図１５は、図１４におけるｘｚ面に平行な断面図である。図１５は、図１４における１本のビット線ＢＬと、その１本のビット線ＢＬに交差する３本のワード線ＷＬの断面を示している。図１４中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ７０は、基板絶縁層１１、第１のワード線ＷＬ１（第１の導電層）、第２のワード線ＷＬ２（第２の導電層）、第３のワード線ＷＬ３、抵抗変化層３０、及び、絶縁層３２を備える。抵抗変化層３０は、低不純物濃度領域３０１ａ（第１の領域）、低不純物濃度領域３０１ｂ（第２の領域）、低不純物濃度領域３０１ｃを備える。また、抵抗変化層３０は、高不純物濃度領域３０２ａ（第３の領域）、高不純物濃度領域３０２ｂを備える。
本実施形態によれば、第１の実施形態と同様の作用により、隣接するメモリセルＭＣの間の相互干渉を抑制することが可能な記憶装置が実現できる。
なお、例えば、本実施形態のメモリセルアレイ７０を上方向（図１４、図１５のｚ方向）に繰り返し積層することにより、三次元構造の記憶装置を実現することも可能である。更に、ＷＬ電極をＷＬ上部のメモリセルとＷＬ下部のメモリセルで共用することでメモリセルを高集積化できる。
第１及び第２の実施形態では、低不純物濃度領域３０１に含まれる超格子構造について、Ｓｂ２Ｔｅ３層とＧｅＴｅ層とが、交互に積層される超格子構造を例に説明した。しかし、低不純物濃度領域３０１に含まれる超格子構造は、必ずしも、Ｓｂ２Ｔｅ３層とＧｅＴｅ層とが、交互に積層される超格子構造に限られるものではない。抵抗状態を変化させることが可能な超格子構造であれば、その他の、超格子構造を適用することが可能である。
例えば、Ｓｂ２Ｔｅ３以外の第１のカルコゲン化合物から成る第１の結晶層と、第１のカルコゲン化合物とは異なる第２のカルコゲン化合物から成る第２の結晶層とが、交互に積層された超格子構造であっても構わない。また、例えば、第１のカルコゲン化合物から成る第１の結晶層と、第１のカルコゲン化合物とは異なるＧｅＴｅ以外の第２のカルコゲン化合物から成る第２の結晶層とが、交互に積層された超格子構造であっても構わない。
例えば、Ｓｂ２Ｔｅ３以外の第１のカルコゲン化合物としては、Ｂｉ２Ｔｅ３、ＨｆＴｅ２、Ｃｕ２Ｔｅ、又は、ＳｎＴｅ等を用いることが可能である。
第１及び第２の実施形態では、ワード線ＷＬとビット線ＢＬに接して、抵抗変化層３０が設けられる場合を例に説明したが、ワード線ＷＬと抵抗変化層３０の間、又は、ビット線ＢＬと抵抗変化層３０の間に、抵抗変化層３０以外の層が挟まれても構わない。例えば、ワード線ＷＬとビット線ＢＬ間の間に整流作用を実現するために、例えば、導電性不純物がドープされた半導体層、導電性酸化物層等を、ワード線ＷＬと抵抗変化層３０の間、又は、ビット線ＢＬと抵抗変化層３０の間に、セレクターとして抵抗変化層３０に直列に挟んでも構わない。
第１及び第２の実施形態では、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義したが、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義しても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ メモリセルアレイ
３０ 抵抗変化層
３２ 絶縁層
１００ 記憶装置
３０１ａ 低不純物濃度領域（第１の領域）
３０１ｂ 低不純物濃度領域（第２の領域）
３０２ａ 高不純物濃度領域（第３の領域）
ＷＬ１ 第１のワード線ＷＬ１（第１の導電層）
ＷＬ２ 第２のワード線ＷＬ２（第２の導電層）
ＢＬ ビット線（第３の導電層）

Claims (5)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層及び前記第２の導電層と交差する第３の導電層と、
    前記第１の導電層と前記第３の導電層との間に設けられ超格子構造を有する第１の領域と、前記第２の導電層と前記第３の導電層との間に設けられ超格子構造を有する第２の領域と、前記第１の領域と前記第２の領域との間に設けられ酸素（Ｏ）、フッ素（Ｆ）、炭素（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、窒素（Ｎ）、水素（Ｈ）、ビスマス（Ｂｉ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、アルミニウム（Ａｌ）、硫黄（Ｓ）、ベリリウム（Ｂｅ）、インジウム（Ｉｎ）、及び、鉛（Ｐｂ）から成る群から選ばれる少なくとも一つの元素の濃度が前記第１の領域及び前記第２の領域よりも高い第３の領域と、を含む抵抗変化層と、
    を備える記憶装置。
  2. 前記第１の導電層と前記第２の導電層との間に設けられ、前記少なくとも一つの元素が含まれた絶縁層を、更に備える請求項１記載の記憶装置。
  3. 前記第３の領域は、非晶質である請求項１又は請求項２記載の記憶装置。
  4. 前記抵抗変化層は、アンチモン（Ｓｂ）、テルル（Ｔｅ）、及び、ゲルマニウム（Ｇｅ）を含む請求項１乃至請求項３いずれか一項記載の記憶装置。
  5. 前記第３の領域の前記少なくとも一つの元素の濃度は、１×１０１６ｃｍ−３以上である請求項１乃至請求項４いずれか一項記載の記憶装置。

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