TWI795275B - 低電壓一次性寫入記憶體及其陣列 - Google Patents

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TWI795275B TW111115503A TW111115503A TWI795275B TW I795275 B TWI795275 B TW I795275B TW 111115503 A TW111115503 A TW 111115503A TW 111115503 A TW111115503 A TW 111115503A TW I795275 B TWI795275 B TW I795275B
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Abstract

本發明提供一種低電壓一次性寫入記憶體，包含第一導電層、第一通孔、第二導電層、選擇電晶體、第二通孔及第三導電層。第一通孔電性連接第一導電層。第二導電層電性連接第一通孔。選擇電晶體電性連接第二導電層。第二通孔電性連接於第二導電層。第三導電層電性連接第二通孔。其中，流經第二通孔之第一電流為流經第一通孔之第二電流與流經選擇電晶體之第三電流之和。藉此，本發明之低電壓一次性寫入記憶體移除習知一次性寫入記憶體中的高電壓輸入/輸出電晶體，僅需透過低電壓驅動低電壓核心電晶體。

Description

低電壓一次性寫入記憶體及其陣列
本發明係關於一種記憶體及其陣列，特別是關於一種低電壓一次性寫入記憶體及其陣列。
習知的一次性程式化記憶體(One-Time Programmable Memory；OTP Memory)包含電熔絲(eFuse)記憶體及反熔絲(Anti-Fuse)記憶體。電熔絲記憶體及反熔絲記憶體皆需要透過高電壓對記憶體裝置程式化，因此一次性程式化記憶體的邏輯製程中同時需要具備低電壓核心電晶體(low-voltage core transistor)及高電壓輸入/輸出電晶體(high-voltage I/O transistor)。
隨著半導體製程的持續微縮，如何開發一種在有限的空間內降低電子元件數量、簡化電路及縮小記憶體體積的低電壓一次性寫入記憶體遂成相關業者值得研發之目標。
因此，本發明之目的在於提供一種低電壓一次性寫入記憶體及其陣列，在熔斷式記憶體結構中加入可分流的第一通孔，將流經電子熔斷器(即第二通孔)的瞬間極大電流分流至第一通孔，在縮減記憶體電路中的電晶體數量的同時，避免流經選擇電晶體的電流過大。
依據本發明的結構態樣之一實施方式提供一種低電壓一次性寫入記憶體。低電壓一次性寫入記憶體包含一第一導電層、一第一通孔、一第二導電層、一選擇電晶體、一第二通孔及一第三導電層。第一通孔電性連接第一導電層。第二導電層電性連接第一通孔。選擇電晶體電性連接第二導電層。第二通孔電性連接於第二導電層。第三導電層電性連接第二通孔。流經第二通孔之一第一電流為流經第一通孔之一第二電流與流經選擇電晶體之一第三電流之和。
藉此，本發明之低電壓一次性寫入記憶體減少電路中使用的電晶體元件數量，並可透過低電壓進行寫入。
前述實施方式之其他實施例如下：前述選擇電晶體可透過另一第一導電層電性連接第二導電層，第二電流流經第一導電層。第三電流流經另一第一導電層。
前述實施方式之其他實施例如下：前述第一通孔可為一電阻、一電容及一金氧半場效電晶體之其中一者。
前述實施方式之其他實施例如下：前述選擇電晶體可為一鰭式場效電晶體。
前述實施方式之其他實施例如下：前述選擇電晶體可包含一源極、一汲極及一閘極。源極及汲極之其中一者連接第二導電層。
前述實施方式之其他實施例如下：前述第二通孔可電性連接一源極線。選擇電晶體之一閘極電性連接一字元線。源極及汲極之另一者電性連接一位元線。第一通孔電性連接分流通孔控制線。
前述實施方式之其他實施例如下：前述源極線用以將一寫入電壓輸入至第二通孔。寫入電壓可大於等於0.5伏特，且可小於2伏特。
前述實施方式之其他實施例如下：前述第二通孔及第一通孔之其中一者之一寬度可小於第一導電層、第二導電層及第三導電層之其中一者之一寬度。
依據本發明的結構態樣之另一實施方式提供一種低電壓一次性寫入記憶體陣列。低電壓一次性寫入記憶體陣列包含複數低電壓一次性寫入記憶體。各低電壓一次性寫入記憶體包含一第一導電層、一第一通孔、一第二導電層、一選擇電晶體、一第二通孔及一第三導電層。第一通孔電性連接第一導電層。第二導電層電性連接第一通孔。選擇電晶體電性連接第二導電層。選擇電晶體包含一源極、一汲極及一閘極，源極連接第二導電層。第二通孔電性連接於第二導電層。第三導電層電性連接第二通孔。此些低電壓一次性寫入記憶體彼此陣列排列。直行排列的各低電壓一次性寫入記憶體之選擇電晶體之閘極電性連接至一字元線。直行排列的各低電壓一次性寫入記憶體之第二通孔電性連接至一源極線。橫列排列的各低電壓一次性寫入記憶體之選擇電晶體之汲極電性連接至一位元線。橫列排列的各低電壓一次性寫入記憶體之第一通孔電性連接至一分流通孔控制線。流經第二通孔之一第一電流等於流經第一通孔之一第二電流與流經選擇電晶體之一第三電流之和。
藉此，本發明之低電壓一次性寫入記憶體陣列減少電路中使用的電晶體元件數量，並可透過低電壓進行寫入。
前述實施方式之其他實施例如下：前述源極線用以將一寫入電壓輸入至各低電壓一次性寫入記憶體之第二通孔，寫入電壓可大於等於0.5伏特，且可小於2伏特。
以下將參照圖式說明本發明之複數個實施例。為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施例中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之；並且重複之元件將可能使用相同的編號表示之。
此外，本文中當某一元件(或單元或模組等)「連接」於另一元件，可指所述元件是直接連接於另一元件，亦可指某一元件是間接連接於另一元件，意即，有其他元件介於所述元件及另一元件之間。而當有明示某一元件是「直接連接」於另一元件時，才表示沒有其他元件介於所述元件及另一元件之間。而第一、第二、第三等用語只是用來描述不同元件，而對元件本身並無限制，因此，第一元件亦可改稱為第二元件。且本文中之元件/單元/電路之組合非此領域中之一般周知、常規或習知之組合，不能以元件/單元/電路本身是否為習知，來判定其組合關係是否容易被技術領域中之通常知識者輕易完成。
請參閱第1圖，第1圖係繪示本發明之第一實施例之低電壓一次性寫入記憶體100之示意圖。低電壓一次性寫入記憶體100包含一第一導電層M1、一第一通孔ViaC、一第二導電層M2、一選擇電晶體Q1、一第二通孔ViaF及一第三導電層M3。第一通孔ViaC電性連接第一導電層M1。第二導電層M2電性連接第一通孔ViaC。選擇電晶體Q1電性連接第二導電層M2。第二通孔ViaF電性連接於第二導電層M2。第三導電層M3電性連接第二通孔ViaF。流經第二通孔ViaF之一第一電流I1為流經第一通孔ViaC之一第二電流I2與流經選擇電晶體Q1之一第三電流I3之和。
詳細地說，選擇電晶體Q1可包含一源極S、一汲極D及一閘極G。第一通孔ViaC的一端連接第一導電層M1，第一通孔ViaC的另一端連接第二導電層M2。第二通孔ViaF的一端連接第三導電層M3，第一通孔ViaC的另一端連接第二導電層M2。源極S及汲極D之其中一者連接第二導電層M2，源極S及汲極D之另一者電性連接一位元線BL m。在第1圖實施方式中，第二通孔ViaF可透過第三導電層M3電性連接一源極線SL k。選擇電晶體Q1之閘極G可電性連接一字元線WL n。源極S連接第二導電層M2，汲極D連接位元線BL m，但本發明不以此為限。第一通孔ViaC電性連接分流通孔控制線CDV l。
請配合參閱第1圖及第2圖，第2圖係繪示依照第1圖實施方式之低電壓一次性寫入記憶體100之等效電路圖。第一通孔ViaC可為一電阻、一電容及一金氧半場效電晶體之其中一者，或其他電子元件，但本發明不以此為限。在第2圖實施方式中，第一通孔ViaC(分流通孔)可等效為一電阻R1；第二通孔ViaF(熔絲通孔)可等效為一電子熔斷器R2；選擇電晶體Q1可為一鰭式場效電晶體。源極線SL k用以將一寫入電壓輸入至第二通孔ViaF，寫入電壓大於等於0.5伏特，且小於2伏特。
具體而言，當流經電子熔斷器R2的第一電流I1小於可熔斷電子熔斷器R2的電流值時，第一通孔ViaC及第二通孔ViaF皆為短路狀態；當流經電子熔斷器R2的第一電流I1大於等於可熔斷電子熔斷器R2的電流值而致使電子熔斷器R2呈開路狀態時，電阻R1維持短路狀態，而流經電子熔斷器R2的第一電流I1分流至電阻R1及選擇電晶體Q1。藉此，本發明之低電壓一次性寫入記憶體100在熔斷式記憶體結構中加入可分流的第一通孔ViaC，避免流經選擇電晶體Q1的第三電流I3過大，使記憶體結構在不具備高電壓輸入/輸出電晶體的情況下，仍可透過介於0.5伏特~2伏特的低電壓驅動低電壓核心電晶體，進行一次性寫入。
請參閱第3圖及第4圖，第3圖係繪示依照本發明之第二實施例之低電壓一次性寫入記憶體200之立體圖；及第4圖係繪示依照第3圖實施方式之低電壓一次性寫入記憶體200之側視示意圖。第4圖係繪示沿方向軸X看入之低電壓一次性寫入記憶體200。低電壓一次性寫入記憶體200包含一第一導電層M1、一第一通孔ViaC、一第二導電層M2、一選擇電晶體Q1、一第二通孔ViaF及一第三導電層M3。其中，第一導電層M1、第一通孔ViaC、第二導電層M2、第二通孔ViaF及第三導電層M3分別與第1圖實施方式之第一導電層M1、第一通孔ViaC、第二導電層M2、第二通孔ViaF及第三導電層M3結構相同，不再贅述。特別的是，低電壓一次性寫入記憶體200之選擇電晶體Q1可透過另一第一導電層M11電性連接第二導電層M2，第二電流I2流經第一導電層M1。第三電流I3流經另一第一導電層M11。
在第4圖中，選擇電晶體Q1依序透過一通孔Via1、另一第一導電層M11及通孔Via2電性連接第二導電層M2，而第一導電層M1與另一第一導電層M11之間沿方向軸Y間隔有一空隙。因此，當一寫入電壓自第三導電層M3輸入時，第一電流I1流過第二通孔ViaF，在第二導電層M2分流為第二電流I2及第三電流I3。第二電流I2流向第一通孔ViaC及第一導電層M1。第三電流I3沿方向軸Z依序流向通孔Via2、另一第一導電層M11、通孔Via1及選擇電晶體Q1之源極S。藉此，本發明之低電壓一次性寫入記憶體200移除習知一次性寫入記憶體中的高電壓輸入/輸出電晶體，僅需透過低電壓驅動低電壓核心電晶體，減少電子元件數量，藉以縮小低電壓一次性寫入記憶體200的體積。
具體而言，第二通孔ViaF及第一通孔ViaC之其中一者之一寬度小於第一導電層M1、第二導電層M2及第三導電層M3之其中一者之一寬度。在本實施方式中，第一導電層M1及第三導電層M3的寬度(沿方向軸Y定義之寬度)相同，第二通孔ViaF及第一通孔ViaC的寬度相同，且第二通孔ViaF及第一通孔ViaC的寬度小於第一導電層M1、第二導電層M2及第三導電層M3的寬度，但本發明不以此為限。
請參閱第1圖、第2圖及第5圖，第5圖係繪示本發明之第三實施例之低電壓一次性寫入記憶體陣列300之等效電路圖。低電壓一次性寫入記憶體陣列300包含複數低電壓一次性寫入記憶體100a、100b、100c、100d。其中低電壓一次性寫入記憶體100a、100b、100c、100d皆與第1圖實施方式之低電壓一次性寫入記憶體100結構相同，不再贅述。此些低電壓一次性寫入記憶體100a、100b、100c、100d彼此陣列排列。直行排列的各低電壓一次性寫入記憶體100a、100b、100c、100d之選擇電晶體Q1之閘極G電性連接至一字元線WL n、WL n+1。直行排列的各低電壓一次性寫入記憶體100a、100b、100c、100d之第二通孔ViaF電性連接至一源極線SL k、SL k+1。橫列排列的各低電壓一次性寫入記憶體100a、100b、100c、100d之選擇電晶體Q1之汲極D電性連接至一位元線BL m、BL m+1。橫列排列的各低電壓一次性寫入記憶體100a、100b、100c、100d之第一通孔ViaC電性連接至一分流通孔控制線CDV l、CDV l+1。流經第二通孔ViaF之一第一電流I1等於流經第一通孔ViaC之一第二電流I2與流經選擇電晶體Q1之一第三電流I3之和。
在第5圖實施方式中，此些低電壓一次性寫入記憶體100a、100b、100c、100d彼此以2*2陣列排列，但本發明不以此為限。低電壓一次性寫入記憶體100a的閘極G電性連接字元線WL n。汲極D電性連接位元線BL m。電子熔斷器R2電性連接源極線SL k。電阻R1電性連接分流通孔控制線CDV l。
低電壓一次性寫入記憶體100b的閘極G電性連接字元線WL n+1。汲極D電性連接位元線BL m。電子熔斷器R2電性連接源極線SL k+1。電阻R1電性連接分流通孔控制線CDV l。
低電壓一次性寫入記憶體100c的閘極G電性連接字元線WL n。汲極D電性連接位元線BL m+1。電子熔斷器R2電性連接源極線SL k。電阻R1電性連接分流通孔控制線CDV l+1。
低電壓一次性寫入記憶體100d的閘極G電性連接字元線WL n+1。汲極D電性連接位元線BL m+1。電子熔斷器R2電性連接源極線SL k+1。電阻R1電性連接分流通孔控制線CDV l+1。
具體而言，低電壓一次性寫入記憶體陣列300可透過字元線WL n、WL n+1、位元線BL m、BL m+1、源極線SL k、SL k+1及分流通孔控制線CDV l、CDV l+1的電壓進行讀取及寫入。下列表一列示出低電壓一次性寫入記憶體陣列300選擇對低電壓一次性寫入記憶體100a、100b、100c、100d之其中一者進行寫入或讀取時各端點的電壓。Vpro表示寫入電壓值。Vread表示讀取電壓值。VDD表示接入選擇電晶體Q1之汲極D的電壓值。 表一
  寫入 讀取
選擇 未選擇 選擇 未選擇
字元線WL n、WL n+1 VDD 0 VDD 0
位元線BL m、BL m+1 0 浮接 Vread 浮接
源極線SL k、SL k+1 Vpro 浮接 0 浮接
分流通孔控制線CDV l、CDV l+1 0 Vpro Vread 浮接
藉此，本發明之低電壓一次性寫入記憶體陣列300在不具備高電壓輸入/輸出電晶體的情況下，透過介於0.5伏特~2伏特的低電壓驅動低電壓一次性寫入記憶體陣列300之選擇電晶體Q1，進行寫入及讀取。
由上述實施方式可知，本發明具有下列優點，其一，本發明之低電壓一次性寫入記憶體在熔斷式記憶體結構中加入可分流的第一通孔，避免流經選擇電晶體的第三電流過大，使記憶體結構在不具備高電壓輸入/輸出電晶體的情況下，仍可透過介於0.5伏特~2伏特的低電壓驅動低電壓核心電晶體，進行一次性寫入；其二，本發明之低電壓一次性寫入記憶體移除習知一次性寫入記憶體中的高電壓輸入/輸出電晶體，僅需透過低電壓驅動低電壓核心電晶體，減少電子元件數量，藉以縮小低電壓一次性寫入記憶體的體積；其三，本發明之低電壓一次性寫入記憶體陣列在不具備高電壓輸入/輸出電晶體的情況下，透過介於0.5伏特~2伏特的低電壓驅動低電壓一次性寫入記憶體陣列之選擇電晶體，進行寫入及讀取。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100,100a,100b,100c,100d,200:低電壓一次性寫入記憶體 300:低電壓一次性寫入記憶體陣列 I1:第一電流 I2:第二電流 I3:第三電流 M1,M11:第一導電層 M2:第二導電層 M3:第三導電層 R1:電阻 R2:電子熔斷器 ViaC:第一通孔 ViaF:第二通孔 Via1,Via2:通孔 Q1:選擇電晶體 G:閘極 S:源極 D:汲極 BL m,BL m+1:位元線 CDV l,CDV l+1:分流通孔控制線 SL k,SL k+1:源極線 WL n,WL n+1:字元線 X,Y,Z:方向軸
第1圖係繪示本發明之第一實施例之低電壓一次性寫入記憶體之示意圖； 第2圖係繪示依照第1圖實施方式之低電壓一次性寫入記憶體之等效電路圖； 第3圖係繪示依照本發明之第二實施例之低電壓一次性寫入記憶體之立體圖； 第4圖係繪示依照第3圖實施方式之低電壓一次性寫入記憶體之側視示意圖；及 第5圖係繪示本發明之第三實施例之低電壓一次性寫入記憶體陣列之等效電路圖。
100:低電壓一次性寫入記憶體
M1:第一導電層
M2:第二導電層
M3:第三導電層
ViaC:第一通孔
ViaF:第二通孔
I1:第一電流
I2:第二電流
I3:第三電流
Q1:選擇電晶體
G:閘極
D:汲極
S:源極
BLm:位元線
CDV1:分流通孔控制線
SLk:源極線
WLn:字元線

Claims (10)

  1. 一種低電壓一次性寫入記憶體，包含：一第一導電層；一第一通孔，電性連接該第一導電層；一第二導電層，電性連接該第一通孔；一選擇電晶體，電性連接該第二導電層；一第二通孔，電性連接於該第二導電層；以及一第三導電層，電性連接該第二通孔；其中，流經該第二通孔之一第一電流為流經該第一通孔之一第二電流與流經該選擇電晶體之一第三電流之和。
  2. 如請求項1所述之低電壓一次性寫入記憶體，其中該選擇電晶體透過另一第一導電層電性連接該第二導電層，該第二電流流經該第一導電層，該第三電流流經該另一第一導電層。
  3. 如請求項1所述之低電壓一次性寫入記憶體，其中該第一通孔為一電阻、一電容及一金氧半場效電晶體之其中一者。
  4. 如請求項1所述之低電壓一次性寫入記憶體，其中該選擇電晶體為一鰭式場效電晶體。
  5. 如請求項1所述之低電壓一次性寫入記憶體， 其中該選擇電晶體包含一源極、一汲極及一閘極，該源極及該汲極之其中一者連接該第二導電層。
  6. 如請求項5所述之低電壓一次性寫入記憶體，其中該第二通孔電性連接一源極線，該選擇電晶體之該閘極電性連接一字元線，該源極及該汲極之另一者電性連接一位元線，且該第一通孔電性連接一分流通孔控制線。
  7. 如請求項6所述之低電壓一次性寫入記憶體，其中該源極線用以將一寫入電壓輸入至該第二通孔，該寫入電壓大於等於0.5伏特，且小於2伏特。
  8. 如請求項1所述之低電壓一次性寫入記憶體，其中該第二通孔及該第一通孔之其中一者之一寬度小於該第一導電層、該第二導電層及該第三導電層之其中一者之一寬度。
  9. 一種低電壓一次性寫入記憶體陣列，包含：複數低電壓一次性寫入記憶體，各該低電壓一次性寫入記憶體包含：一第一導電層；一第一通孔，電性連接該第一導電層；一第二導電層，電性連接該第一通孔；一選擇電晶體，電性連接該第二導電層，該選擇電晶 體包含一源極、一汲極及一閘極，該源極連接該第二導電層；一第二通孔，電性連接於該第二導電層；以及一第三導電層，電性連接該第二通孔；其中，該些低電壓一次性寫入記憶體彼此陣列排列；直行排列的各該低電壓一次性寫入記憶體之該選擇電晶體之該閘極電性連接至一字元線；直行排列的各該低電壓一次性寫入記憶體之該第二通孔電性連接至一源極線；橫列排列的各該低電壓一次性寫入記憶體之該選擇電晶體之該汲極電性連接至一位元線；橫列排列的各該低電壓一次性寫入記憶體之該第一通孔電性連接至一分流通孔控制線；其中，流經該第二通孔之一第一電流等於流經該第一通孔之一第二電流與流經該選擇電晶體之一第三電流之和。
  10. 如請求項9所述之低電壓一次性寫入記憶體陣列，其中該源極線用以將一寫入電壓輸入至各該低電壓一次性寫入記憶體之該第二通孔，該寫入電壓大於等於0.5伏特，且小於2伏特。
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