TWI845279B - 記憶體裝置及其操作方法 - Google Patents
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Abstract
一種記憶體裝置包括第一記憶體單元，此第一記憶體單元包括串列地彼此電性耦接的第一電晶體及第一反熔絲結構。第一電晶體包括跨主動區域延伸的第一閘極結構、在主動區域的第一部分中設置的第一源極/汲極結構、及在主動區域的第二部分中設置的第二源極/汲極結構。第一反熔絲結構包括電性耦接到第一源極/汲極結構的第一電極、在第一虛擬閘極結構上方設置的第二電極、及橫向插入第一電極與第二電極之間的第一絕緣體。
Description
本揭示是關於一種記憶體裝置及其操作方法，特別是關於具有串列地彼此電性耦接的電晶體及反熔絲結構的記憶體裝置及其操作方法。
積體電路(Integrated circuit；IC)有時包括一次性可程式設計(one-time-programmable；OTP)記憶體以提供非揮發性記憶體(NVM)，其中當IC斷電時不丟失資料。一種類型的OTP裝置包括反熔絲記憶體裝置。反熔絲記憶體裝置包括數個反熔絲記憶體單元(或位元單元)，其終端在程式設計之前斷開，並且在程式設計之後短路(例如，連接)。反熔絲記憶體裝置可基於金屬氧化物半導體(MOS)技術。例如，反熔絲記憶體單元可包括串列地耦接的程式設計MOS電晶體(或MOS電容器)及至少一個讀取MOS電晶體。程式設計MOS電晶體的閘極介電質可擊穿以導致程式設計MOS電晶體的閘極及源極或汲極互連。取決於是否擊穿程式設計MOS電晶體的閘極介電質，不同資料位元可以經由讀取流過程式設計MOS電晶體的所得電流並且讀取MOS電晶體來藉由反熔絲記憶體
單元呈現。反熔絲記憶體裝置具有逆向工程驗證的有利特徵，因為反熔絲單元的程式設計狀態不能經由逆向工程來決定。
在本揭示的一實施例中，揭示了一種記憶體裝置。記憶體裝置包括第一記憶體單元，此第一記憶體單元包括串列地彼此電性耦接的第一電晶體及第一反熔絲結構。第一電晶體包括跨主動區域延伸的第一閘極結構、在主動區域的第一部分中設置的第一源極/汲極結構、及在主動區域的第二部分中設置的第二源極/汲極結構。第一反熔絲結構包括電性耦接到第一源極/汲極結構的第一電極、在第一虛擬閘極結構上方設置的第二電極、及橫向插入第一電極與第二電極之間的第一絕緣體。
在本揭示的另一實施例中，揭示了一種記憶體裝置。記憶體裝置包括第一記憶體單元，此第一記憶體單元包括串列地彼此電性耦接的第一電晶體及第一記憶體結構。記憶體裝置包括第二記憶體單元，此第二記憶體單元包括串列地彼此電性耦接的第二電晶體及第二記憶體結構，第一電晶體及第二電晶體共享相同的主動區域。第一記憶體結構包括橫向插入第一通孔結構與第二通孔結構之間的第一絕緣體，並且第二記憶體結構包括橫向插入第三通孔結構與第四通孔結構之間的第二絕緣體。
在本揭示的又一實施例中，揭示了一種記憶體裝置
的操作方法。方法包括藉由將第一電壓施加於電晶體的第一閘極結構來激活記憶體單元的電晶體。方法包括藉由將第二電壓施加於第二通孔結構上來擊穿橫向插入第一通孔結構與第二通孔結構之間的絕緣體，藉此程式設計記憶體單元。第二通孔結構垂直地在第二閘極結構上方設置，並且第一通孔結構垂直地在橫向插入第一閘極結構與第二閘極結構之間的互連結構上方設置。
100:記憶體裝置
102:記憶體陣列
103:記憶體單元
103A:反熔絲記憶體單元
103B:反熔絲記憶體單元
103C:反熔絲記憶體單元
103D:反熔絲記憶體單元
104:列解碼器
106:行解碼器
108:輸入/輸出(I/O)電路
110:控制邏輯電路
210:反熔絲結構
210A:第一電極
210B:第二電極
210C:絕緣體
230:(讀取)電晶體
230D:第一終端
230G:第二終端
230S:第三終端
250:(程式設計)反熔絲結構
250A:第一電極
250B:第二電極
250C:絕緣體
270:(讀取)電晶體
270D:第一終端
270G:第二終端
270S:第三終端
300:佈局
302:圖案
304:圖案
306:圖案
308:圖案
310:圖案
312:圖案
314:圖案
316:圖案
318:圖案
320:圖案
322:圖案
324:圖案
326:圖案
328:圖案
330:圖案
332:圖案
334:圖案
336:圖案
402:第一介電材料
404:第二介電材料
406:第三介電材料
500:方法
502:操作
504:操作
506:操作
600:佈局
602:圖案
604:圖案
606:圖案
608:圖案
610:圖案
612:圖案
614:圖案
616:圖案
618:圖案
620:圖案
622:圖案
624:圖案
700:佈局
800:佈局
802:護圈
A-A:線
B-B:線
BL:位元線
BL1(C1):位元線
BL2(C2):位元線
C-C:線
C1:行
C2:行
C3:行
CN:行
D-D:線
D:間隔
P:間隔或節距
R1:列
R2:列
R3:列
RM:列
W1:寬度
W2:寬度
W3:寬度
WLP1:程式設計字線
WLP1(R1):程式設計字線
WLP2(R2):程式設計字線
WLR1:讀取字線
WLR1(R1):讀取字線
WLR2(R2):讀取字線
X:方向
Y:方向
Z:方向
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭示的一實施例的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖圖示根據一些實施例的示例性記憶體裝置的方塊圖。
第2圖圖示根據一些實施例的第1圖的記憶體裝置的一部分的示例性電路圖。
第3圖圖示根據一些實施例的用於製造第2圖的一對記憶體單元的示例性佈局。
第4圖圖示根據一些實施例的基於第3圖的佈局製成的記憶體單元之一者的橫截面圖。
第5圖圖示根據一些實施例的用於操作第2圖的記憶體單元的至少一者的方法的示例性流程圖。
第6圖圖示根據一些實施例的用於製造第2圖的記憶體單
元之一者的示例性佈局。
第7圖圖示根據一些實施例的用於製造包括第2圖的數個記憶體單元的記憶體陣列的示例性佈局。
第8圖圖示根據一些實施例的用於製造包括第2圖的數個記憶體單元的記憶體陣列的另一示例性佈局。
以下揭示內容提供許多不同的實施例或實例，用於實施所提供標的之不同特徵。下文描述部件及佈置的具體實例以簡化本揭示的一實施例。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示的一實施例可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。設備可經其他方式定向(旋轉90度或處於其他定
向)且由此可同樣地解讀本文所使用的空間相對性描述詞。
通常，將反熔絲記憶體裝置的單元形成為陣列。陣列包括數列及數行，其中一個單元設置在一列與一行的交叉點處。每個單元可以經由沿著對應列(例如，字線(WL))設置的第一存取線及沿著對應行(例如，位元線(BL))設置的第二存取線的相應組合來存取(例如，程式設計)。
利用此種陣列配置，數個反熔絲單元的程式設計電晶體可共享WL之一者，而其讀取電晶體分別耦接到不同BL。換言之，為了程式設計陣列中的單元之一，將程式設計電壓施加於待程式設計(選擇)的單元的對應WL。此WL亦耦接到陣列中的數個其他(未選擇的)單元。利用每個單元的(例如，程式設計)電晶體中呈現的洩漏路徑，程式設計電壓(通常處於相對高的電壓位準)可以在彼等未選擇的單元上導致不期望的應力。例如，洩漏路徑可以歸因於閘極誘發的汲極洩漏(GIDL)效應而引起。繼而，反熔絲記憶體裝置的總體可靠性可以劣化。因此，現有的反熔絲記憶體裝置可能在一些態樣中不完全令人滿意。
本揭示的一實施例提供了包括數個反熔絲記憶體單元的反熔絲記憶體裝置的各個實施例。如本文揭示，反熔絲記憶體單元的每一者包括反熔絲結構及讀取電晶體。反熔絲結構及讀取電晶體串列地彼此電性耦接。在各個實施例中，反熔絲結構可實施為夾著絕緣體的第一電極及第二電極。第一或第二電極之一者用以擊穿絕緣體的至少一
部分，以便將第一電極電性耦接(例如，短路)到第二電極。換言之，反熔絲結構可能不包括電晶體，如通常在現有的反熔絲記憶體裝置中實施的。利用此種非電晶體反熔絲結構，即使將所揭示的數個反熔絲記憶體單元佈置為陣列，亦可解決上文提及的問題(例如，歸因於電晶體中的幾乎不可避免的洩漏路徑)。在本揭示的各個實施例中，第一及第二電極的每一者可以實施為通孔結構，此通孔結構可以與現有的CMOS技術相容地製造。由此，不應當引起額外的製造成本或複雜性。另外，藉由在主動區域(有時稱為擴散邊緣上聚矽(PODE))的邊緣上設置的虛擬閘極結構上方形成電極之一者，所揭示的反熔絲記憶體單元中的兩者可以在此種單個主動區域中緊湊地形成。由此，此對反熔絲記憶體單元的總面積可以顯著減小。例如，包括8×8對反熔絲記憶體單元的陣列可以具有比包括相同數量的現有反熔絲記憶體單元的陣列的面積小約30%的總面積。
第1圖圖示根據各個實施例的記憶體裝置100。如圖所示，記憶體裝置100包括記憶體陣列102、列解碼器104、行解碼器106、輸入/輸出(I/O)電路108、及控制邏輯電路110。儘管未在第1圖中圖示，記憶體裝置100的所有部件可操作地彼此耦接並且耦接到控制邏輯電路110。儘管在第1圖示出的實施例中，出於清楚說明的目的將每個部件圖示為分離的區塊，在一些其他實施例中，第1圖所示的一些或全部部件可整合在一起。例如，記憶
體陣列102可包括嵌入的I/O電路108。
記憶體陣列102係儲存資料的硬體部件。在一個態樣中，將記憶體陣列102實施為半導體記憶體裝置。記憶體陣列102包括數個記憶體單元(或另外儲存單元)103。記憶體陣列102包括數列R1、R2、R3...RM(各自在第一方向(例如，X方向)上延伸)及數行C1、C2、C3...CN(各自在第二方向(例如，Y方向)上延伸)。列/行的每一者可包括一或多個導電結構，各導電結構經配置為存取線(例如，程式設計字線(WLP)、讀取字線(WLR)、位元線(BL))，此舉將在下文論述。在一些實施例中，每個記憶體單元103在對應列及對應行的交叉點處佈置並且可以根據穿過行及列的相應導電結構的電壓或電流操作。
在本揭示的各個實施例中，將每個記憶體單元103實施為包括串列耦接的反熔絲結構及電晶體的反熔絲記憶體單元。反熔絲結構可以用作記憶體單元的程式設計部分，並且電晶體可以用作記憶體單元的讀取電晶體。反熔絲結構可以藉由WLP程式設計，並且電晶體可以藉由WLR閘控。反熔絲結構可以至少藉由線程中端(MEOL)聯網的數個互連結構形成，例如，連接到閘極結構的第一通孔結構及其間插入絕緣體的耦接到源極/汲極結構的第二通孔結構，此將在下文論述。儘管本揭示的一實施例涉及將記憶體單元103實施為反熔絲記憶體單元，應當理解，記憶體單元103可以包括各種其他記憶體單元的任一者，同時保持在本揭示的一實施例的範疇內。
列解碼器104係硬體部件，此硬體部件可以接收記憶體陣列102的列位址並且斷言彼列位址處的導電結構(例如，字線)。行解碼器106係硬體部件，此硬體部件可以接收記憶體陣列102的行位址並且斷言彼行位址處的一或多個導電結構(例如，位元線、源極線)。I/O電路108係硬體部件，此硬體部件可以存取(例如，讀取、程式設計)經由列解碼器104及行解碼器106斷言的記憶體單元103的每一者。控制邏輯電路110係可以控制耦接部件(例如，102至108)的硬體部件。
第2圖圖示根據一些實施例的記憶體裝置100的一部分(例如，一些記憶體單元103)的示例性電路圖。在第2圖示出的實例中，圖示了記憶體陣列102的反熔絲記憶體單元103A、103B、103C、及103D。儘管圖示了四個反熔絲記憶體單元103A-D，應當瞭解，記憶體陣列102可以具有任何數量的反熔絲記憶體單元，同時保持在本揭示的一實施例的範疇內。
如上文提及，記憶體單元103可以佈置為陣列。在第2圖中，記憶體單元103A及103B可在相同列中但在相應不同行中設置；並且記憶體單元103C及103D可在相同列中但在相應地不同行中設置。例如，記憶體單元103A及103B在列R1中但分別在行C1及C2中設置；並且記憶體單元103C及103D在列R2中但分別在行C1及C2中設置。利用此種配置，記憶體單元的每一者可以分別在對應列及行中操作地耦接到存取線。
例如，在第2圖中，記憶體單元103A操作地(例如，電性)耦接到列R1中的程式設計字線及讀取字線(後文分別為WLP1及WLR1)，並且耦接到行C1中的位元線(後文為BL1)；記憶體單元103B操作地耦接到列R1中的WLP1及WLR1並且耦接到行C2中的位元線(後文為BL2)；記憶體單元103C操作地耦接到列R2中的程式設計字線及讀取字線(後文分別為WLP2及WLR2)並且耦接到行C1中的BL1；並且記憶體單元103D操作地耦接到列R2中的WLP2及WLR2並且耦接到行C2中的BL2。
在一些實施例中，記憶體單元103A-D的每一者可以經由相應WLR、WLP、及BL操作地耦接到I/O電路108來用於存取(例如，程式設計、讀取)。例如，I/O電路108可以導致列解碼器104斷言WLP1及WLR1，並且導致行解碼器106斷言BL1，以便經由WLP1、WLR1、及BL1存取記憶體單元103A。由此，記憶體單元103A-D的每一者可以獨立地選擇來程式設計或讀取。程式設計及讀取記憶體單元的細節將在下文進一步詳細論述。
如本文揭示，記憶體單元103A至103D的每一者包括經配置為用於程式設計的反熔絲結構及經配置為用於讀取的電晶體，其中反熔絲結構及電晶體串列地彼此耦接。反熔絲結構可體現為非電晶體結構，例如，具有其間插入絕緣體的第一電極及第二電極的結構。具體地，根據各個實施例，反熔絲結構的電極之一(實施為第一通孔結
構)耦接到WLP，並且反熔絲結構的電極的另一者(實施為第二通孔結構)電性耦接到電晶體的源極/汲極結構之一；並且電晶體藉由WLR閘控，其中源極/汲極結構的另一者電性耦接到BL。在以下論述中將記憶體單元103A選擇為代表性實例。
仍參見第2圖，記憶體單元103A包括(程式設計)反熔絲結構210、及(讀取)電晶體230。程式設計反熔絲結構210串列地耦接到讀取電晶體230。反熔絲結構210具有插入絕緣體210C的第一電極210A及第二電極210B；並且電晶體230具有第一終端(實施為汲極結構)230D、第二終端(實施為閘極結構)230G、及第三終端(實施為源極結構)230S。在各個實施例中，反熔絲結構210具有連接到WLP1的第一電極210A，此第一電極形成為連接到閘極結構(有時稱為「VG」)的第一通孔結構。另外，反熔絲結構210具有電性耦接到汲極結構230D的第二電極210B，此第二電極形成為連接到源極/汲極互連結構(有時稱為「MD」)的第二通孔結構(有時稱為「VD」)，藉此將反熔絲結構210串列地連接到電晶體230。電晶體230藉由WLR1閘控，其中源極結構230S電性耦接到BL1。
類似地，記憶體單元103C包括(程式設計)反熔絲結構250、及(讀取)電晶體270。程式設計反熔絲結構250串列地耦接到讀取電晶體270。反熔絲結構250具有插入絕緣體250C的第一電極250A及第二電極
250B；並且電晶體270具有第一終端(實施為汲極結構)270D、第二終端(實施為閘極結構)270G、及第三終端(實施為源極結構)270S。在各個實施例中，反熔絲結構250具有連接到WLP2的第一電極250A，此第一電極形成為連接到閘極結構(例如，VG)的第三通孔結構。另外，反熔絲結構250具有電性耦接到汲極結構270D的第二電極250B，此第二電極形成為，連接到源極/汲極互連結構(有時稱為MD)的第四通孔結構(例如，VD)，藉此將反熔絲結構250串列地連接到電晶體270。電晶體270藉由WLR2閘控，其中源極結構270S電性耦接到BL1。
根據本揭示的各個實施例，反熔絲結構210(例如，VG、VD)的至少一些特徵/結構及將反熔絲結構210連接到電晶體230的互連結構(例如，MD)係線程中端(MEOL)聯網的一部分，其通常指在線程前端(FEOL)聯網與線程後端(BEOL)聯網之間的「中間聯網」的互連結構的集合。術語FEOL聯網及BEOL聯網通常分別指沿著基板(例如，電晶體及其特徵/結構)的主表面形成的主動/虛擬特徵的集合及在基板上方的一或多個金屬化層中形成的互連結構(例如，M0)的集合。構成記憶體陣列102的至少一部分的此等FEOL/MEOL/BEOL結構的細節將在下文論述。
第3圖圖示根據各個實施例的記憶體陣列102的一部分的示例性佈局300，此記憶體陣列包括耦接到相同BL(例如，第2圖的103A及103C)的所揭示反熔絲記
憶體單元中的兩者。如將在下文論述，此等兩個記憶體單元可共享共用主動區域(例如，在其上方形成)，此可以有利地減少記憶體陣列102作為整體的面積。
如圖所示，佈局300包括：圖案302，用以形成主動區域(後文為「主動區域302」)；圖案304、306、308、及310，各自用以形成閘極結構(後文分別為「閘極結構304」、「閘極結構306」、「閘極結構308」、及「閘極結構310」)；數個圖案312，各自用以形成分離或以其他方式切割對應閘極結構的介電結構(後文為「切割結構312」)；圖案314、316、及318，各自用以形成源極/汲極互連結構，例如，MD(後文分別為「MD 314」、「MD 316」、及「MD 318」)；圖案320、322、324、及326，各自用以形成閘極通孔結構，例如，VG(後文分別為「VG 320」、「VG 322」、「VG 324」、及「VG 326」)；圖案328、330、及332，各自用以形成源極/汲極通孔結構，例如，VD(後文分別為「VD 328」、「VD 330」、及「VD 332」)；以及圖案334及336，各自用以在最底部金屬化層中形成互連結構，例如，M0(後文分別為「M0 334」及「M0 336」)。
主動區域302可沿著第一橫向方向(例如，X方向)延伸，而閘極結構304至310及MD 314至318可沿著第二不同的橫向方向(例如，Y方向)延伸。另外，閘極結構304及310可沿著主動區域302的相對邊緣延伸，而閘極結構306及308可各自跨主動區域302的非
邊緣部分行進。在閘極結構中的相鄰閘極結構之間插入的MD之一者可跨主動區域302行進。例如，在第3圖中，MD 314跨閘極結構304與306之間的主動區域302的一部分行進；MD 316跨閘極結構306與308之間的主動區域302的一部分行進；並且MD 318跨閘極結構308與310之間的主動區域302的一部分行進。在一些實施例中，切割結構312的每一者可以(例如，沿著Y方向)跨對應閘極結構行進以將其切割為數個分離部分。例如，在第3圖中，兩個切割結構312跨閘極結構304切割以將其切割為三個分離部分；並且兩個其他切割結構312跨閘極結構310行進以將其切割為三個分離部分。在一些實施例中，可以形成切割結構312以隔離數個記憶體單元(例如，第3圖中的2個記憶體單元)與記憶體陣列102的其他記憶體單元。
主動區域302可以形成為在基板的主表面中凹陷的(例如，平面)區域或從基板的主表面突出的(例如，非平面)堆疊。平面區域及非平面堆疊可以分別用於形成數個平面電晶體及數個非平面電晶體。以下論述將集中於非平面電晶體(例如，鰭式場效電晶體(FinFET)、閘極全包圍(GAA)FET)。
例如，為了形成所揭示反熔絲記憶體單元的(讀取)電晶體作為GAA FET，堆疊可以包括沿著X方向延伸並且彼此垂直地分離的數個半導體奈米結構(例如，奈米薄片)。藉由閘極結構304至310覆蓋的堆疊中的半導體結
構的部分餘留，而其他部分用數個磊晶結構替代。
半導體結構的剩餘部分(亦即，藉由閘極結構覆蓋的主動區域302的部分)可以經配置為對應電晶體的通道。耦接到半導體結構的剩餘部分的兩個側面(或端部)的磊晶結構可以經配置為電晶體的源極/汲極結構(或終端)。覆蓋(例如，橫跨)半導體結構的剩餘部分的閘極結構的一部分可以經配置為電晶體的閘極結構(或終端)。
根據本揭示的一些實施例，未在主動區域302的邊緣部分中設置的閘極結構306及308可以用作對應電晶體的相應主動閘極結構；並且沿著主動區域302的邊緣設置的閘極結構304及310可以用作虛擬閘極結構。主動閘極結構通常指用以接通及斷開對應電晶體的閘極，並且虛擬閘極結構通常指未用以接通或斷開對應電晶體的閘極。
例如，藉由閘極結構306覆蓋的主動區域部分302的第一部分可以包括彼此垂直地分離的數個奈米結構，此等奈米結構可以用作讀取電晶體230(第2圖)的通道。閘極結構306可以用作讀取電晶體230的閘極結構230G。在閘極結構部分306的相對側面上設置的主動區域部分302的部分用磊晶結構替代，此等磊晶結構可以分別用作讀取電晶體230(第2圖)的源極/汲極結構230D及230S。類似地，藉由閘極結構308覆蓋的主動區域部分302的第二部分可包括彼此垂直地分離的數個奈米結構，此等奈米結構可以用作讀取電晶體270(第2圖)的通道。閘極結構308可用作讀取電晶體270的閘極結構270G。在閘極
結構部分308的相對側面上設置的主動區域部分302的部分用磊晶結構替代，此等磊晶結構可以分別用作讀取電晶體270的源極/汲極結構270D及270S。應當注意，讀取電晶體230及270可共享主動區域302的相同部分以形成其相應源極結構230S及270S，如第3圖所示。
形成MD 314至318的每一者以連接到源極/汲極結構中的對應源極/汲極結構。例如，MD 314連接到讀取電晶體230的汲極結構230D；MD 316連接到讀取電晶體230的源極結構230S及讀取電晶體270的源極結構270S；並且MD 318連接到讀取電晶體270的汲極結構270D。另外，形成VG 320至326的每一者以連接到閘極結構304至310中的對應閘極結構；並且形成VD 328至332的每一者以連接到MD 314至318中的對應MD。例如，VG 320連接到閘極結構304；VG 322連接到閘極結構310；VG 324連接到閘極結構306；VG 326連接到閘極結構308；VD 328連接到MD 314；VD 330連接到MD 316；並且VD 332連接到MD 318。
根據本揭示的各個實施例，VG 320及VD 328可以分別用作反熔絲結構210(第2圖)的第一電極210A及第二電極210B；並且VG 322及VD 332可以分別用作反熔絲結構250(第2圖)的第一電極250A及第二電極250B。VG及VD通常在相同的金屬化層中形成，如將在第4圖的橫截面圖中示出。通常，此種金屬化層包括嵌入數個互連結構的介電材料(有時稱為層間/金屬間介電
質)。介電材料由低介電常數介電材料形成，諸如氧化矽、氮化矽、碳化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、或類似者。插入反熔絲結構的對應VG與VD之間的此種介電材料的一部分可以用作反熔絲結構的絕緣體。例如，插入VG 320與VD 328之間的介電材料(嵌入VG 320至326及VD 328至332)的第一部分可以用作反熔絲結構210的絕緣體；並且插入VG 322與VD 332之間的相同介電材料(嵌入VG 320至326及VD 328至332)的第二部分可以用作反熔絲結構250的絕緣體。
形成VG 320至326及VD 328至332的每一者以將下層結構(例如，電性)耦接到在上部金屬化層中設置的一或多個互連結構，藉此使不同反熔絲記憶體單元彼此操作地耦接為陣列。例如，VG 320可以將閘極結構304(儘管用作虛擬閘極)耦接到M0 334；並且VD 330可以將MD 316(及下層源極結構230S及270S)耦接到用作BL1的上部金屬層中設置的互連結構，此可以在第4圖的橫截面圖中較佳地示出。
第4圖圖示基於第3圖的示例性佈局300形成的記憶體陣列102(例如，具有反熔絲結構210及電晶體230的記憶體單元103A)的一部分的混合橫截面圖。具體地，第4圖包括分別沿著線A-A、線B-B、線C-C、及線D-D(如第3圖中指示)切割的記憶體陣列102的部分的四個橫截面。在第4圖中，在至少橫截面A-A中呈現的結構以實線圖示，並且在橫截面B-B、C-C、或D-D的
僅一者中呈現的結構以虛線圖示。
如圖所示，閘極結構304及306以及MD 314及316嵌入第一介電材料402中，VG 320及324以及VD 328及330嵌入第二介電材料404中，並且M0 334嵌入第三介電材料406中。第一至第三介電材料402至406的每一者包括上文描述的低介電常數介電材料。如上文至少部分描述，VG 320及VD 328可以分別用作記憶體單元103A(第2圖)的反熔絲結構210的第一電極210A及第二電極210B。VG 320及VD 328在其間插入介電材料404的一部分(用對角線填充)。介電材料404的此部分可以用作反熔絲結構210的絕緣體210C。連接到VG 320的M0 334可以用作用以程式設計反熔絲結構210的WLP1。VD 328連接到MD 314，MD 314連接到記憶體單元103A的電晶體230的汲極結構230D，藉此導致反熔絲結構210及電晶體230串列地彼此連接。電晶體230藉由閘極結構306閘控，此閘極結構可以用作允許存取記憶體單元103A的WLR1。另外，電晶體230具有連接到MD 316的源極結構230S。VD 330可以將MD 316(及源極結構230S)耦接到BL1，BL1可在上部金屬化層(例如，第四介電材料)中形成。
應當瞭解，上文描述的結構的每一者的尺寸及此等結構如何關於彼此佈置可以根據某一技術節點優化。再次參見第3圖的佈局300，結構的若干尺寸及此等結構如何關於彼此佈置在以下論述中作為非限制性實例提供。於某
一技術節點，閘極結構304至310可以各自具有約20奈米(nm)至約40nm的沿著X方向的寬度(W1)，並且相鄰閘極結構可以具有約99nm至約120nm的亦沿著X方向的間隔或節距(P)。切割結構312可以具有約15nm至約25nm的沿著Y方向的寬度(W2)，並且在VG 320與切割結構312之間沿著Y方向的間隔(D)係約5nm至約10nm。M0 334及336可以各自具有約10nm至約30nm的沿著Y方向的寬度(W3)，並且相鄰M0可以具有約5nm至約15nm的亦沿著Y方向的間隔或節距。
另外，VG 320(及甚至VD 328)可以具有比M0的寬度(W3)寬約1nm至約5nm的沿著Y方向的寬度，儘管實例第3圖圖示了相反的情況。另外，在VG 320與VD 328之間沿著X方向的間隔可以約1nm至約5nm的裕度調節。因此，反熔絲結構210的擊穿電壓(其將在下文論述)可由此改變。例如，在VG 320與VD 328之間的較窄間隔可對應於較低擊穿電壓，而在VG 320與VD 328之間的較寬間隔可對應於較高擊穿電壓。
第5圖圖示根據各個實施例的用於操作(例如，程式設計及/或讀取)所揭示反熔絲記憶體單元(例如，103A、103B、103C、103D)的示例性方法500的流程圖。方法500的操作可以經由上文示出的一或多個特徵/結構執行。由此，方法500的以下實施例將結合上文的至少一些圖式描述。方法500的所示出實施例僅僅係實例。由此，應當理解，各種操作的任一者可以省略、重新排序、
及/或添加，同時保持在本揭示的一實施例的範疇內。
根據各個實施例，方法500開始於操作502，提供由反熔絲結構及讀取電晶體形成的反熔絲記憶體單元。例如，如本文揭示，反熔絲記憶體單元(例如，103A)的反熔絲結構(例如，210)包括其間插入絕緣體(例如，嵌入第一通孔結構320及第二通孔結構328的介電材料404的一部分)的實施為第一通孔結構(例如，320)的第一電極(例如，210A)及實施為第二通孔結構(例如，328)的第二電極(例如，210B)，並且反熔絲結構經由第二通孔結構及下層互連結構(例如，314)串列地電性耦接到讀取電晶體(例如，230)。另外，反熔絲結構的第一電極耦接到程式設計字線(例如，WLP1)，並且讀取電晶體的閘極結構(例如，306)可用作或耦接到讀取字線(例如，WLR1)，其中讀取電晶體的源極結構(例如，230S)耦接到位元線(例如，BL1)。
接下來，根據各個實施例，方法500進行到程式設計記憶體單元103A的操作504。為了程式設計記憶體單元103A，讀取電晶體230藉由將足夠高的電壓(例如，對應於邏輯高狀態的正電壓)供應到其閘極結構306來接通。在接通讀取電晶體230之前、同時或之後，將充分高的電壓(例如，擊穿電壓(VBD)，有時稱為程式設計電壓)施加於WLP1，並且將足夠低的電壓(例如，對應於邏輯低狀態的正電壓或接地電壓)施加於BL1。在接通讀取電晶體230的情況下，低電壓(施加於BL1)可以傳遞到汲
極結構230D(並且亦電性耦接的第二電極210B，例如，通孔結構328)。因此，程式設計電壓VBD可以跨第一電極210A(例如，通孔結構320)呈現並且第二電極210B藉此導致擊穿插入的絕緣體210C。
當操作由數個所揭示記憶體單元構成的陣列時，可以幾乎消除通常在閘極結構與未選擇的程式設計電晶體的源極/汲極結構之間呈現的洩漏電流。程式設計電壓的通常高電壓位準可以導致洩漏電流變得更差。在本揭示的一實施例中，常見的程式設計電晶體藉由非電晶體結構(例如，所揭示的反熔絲結構)替代，此繼而最小化此種洩漏電流。
在擊穿反熔絲結構210的絕緣體210C之後，絕緣體210C的行為等效地為電阻性。例如，介電材料404的此種擊穿部分(其經配置為絕緣體210C)可用作電阻器。在擊穿絕緣體210C之前，即使接通讀取電晶體230，在第一電極210A與第二電極210B之間亦不存在導電路徑。在程式設計反熔絲結構210(例如，藉由擊穿絕緣體210C)之後，在第一電極210A與第二電極210B之間存在導電路徑(例如，經由等效形成的電阻器)。
接下來，根據各個實施例，方法500繼續到讀取記憶體單元103A的操作506。為了讀取記憶體單元103A，類似於程式設計，讀取電晶體230經由WLR1接通，並且BL1耦接到對應於邏輯低狀態的電壓。作為回應，將正電壓經由WLP1施加於反熔絲結構210的第一電極210A。如上文論述，若未擊穿反熔絲結構210的絕緣體210C，
則在反熔絲結構210的第一電極與第二電極之間不存在導電路徑。因此，相對低的電流從WLP1經由反熔絲結構210及讀取電晶體230傳導至BL1。若擊穿反熔絲結構210的絕緣體210C，則在反熔絲結構210的第一電極與第二電極之間存在導電路徑。因此，相對高的電流從WLP1經由反熔絲結構210及讀取電晶體230傳導至BL1。
此種低電流及高電流可有時分別稱為記憶體單元103A的Ioff及Ion。耦接到BL1的I/O電路108(第1圖)的電路部件(例如，感測放大器)可以區分Ioff與Ion(或反之亦然)，並且因此基於導電路徑是否在反熔絲結構210中形成來決定記憶體單元103A呈現邏輯高(「1」)還是邏輯低(「0」)。由此，反熔絲結構可以有時稱為反熔絲記憶體單元103A的記憶體結構。例如，當讀取Ion時，記憶體單元103A可呈現1；並且當讀取Ioff時，記憶體單元103A可呈現0。
第6圖圖示根據各個實施例的記憶體陣列102的一部分的另一示例性佈局600，此記憶體陣列包括所揭示的反熔絲記憶體單元(例如，第2圖的103A、103B、103C、或103D)之一。不同於第3圖所示的佈局300，記憶體單元可排他地佔據單個主動區域(例如，在其上方形成)。
如圖所示，佈局600包括：圖案602，用以形成主動區域(後文為「主動區域602」)；圖案604、606、及608，各自用以形成閘極結構(後文分別為「閘極結構604」、「閘極結構606」、及「閘極結構608」)；數
個圖案610，各自用以形成分離或以其他方式切割對應閘極結構的介電結構(後文為「切割結構610」)；圖案612及614，各自用以形成源極/汲極互連結構，例如，MD(後文分別為「MD 612」及「MD 614」)；圖案616及618，各自用以形成閘極通孔結構，例如，VG(後文分別為「VG 616」及「VG 618」)；圖案620及622，各自用以形成源極/汲極通孔結構，例如，VD(後文分別為「VD 620」及「VD 622」)；以及圖案624，用以在最底部金屬化層中形成互連結構，例如，M0(後文為「M0 624」)。
佈局600所示的結構(或圖案)實質上類似於第3圖的佈局300所示的彼等，並且因此，佈局600的彼等結構將簡潔地描述如下。沿著主動區域602的邊緣設置的閘極結構608經配置為虛擬閘極，而閘極結構606經配置為主動閘極結構。切割結構610可以隔離主動區域602中形成的記憶體單元與記憶體陣列102的其他記憶體單元。VG 616及VD 620可以分別用作反熔絲結構210(第2圖)的第一電極210A及第二電極210B，並且插入VG 616與VD 620之間的介電材料的一部分可以用作反熔絲結構210的絕緣體210C。(主動)閘極結構606可以用作讀取電晶體230(第2圖)的閘極結構230G，並且在閘極結構606的相對側面上設置的主動區域602的部分分別用作讀取電晶體230的汲極結構230D及源極結構230S。MD 614連接到汲極結構230D，此汲極結構耦接到VD 620，藉此導致反熔絲結構210及讀取電晶體230
串列地彼此耦接。另外，M0 624可以用作WLP1；閘極結構606可以用作(或耦接到)WLR1；並且源極結構230S可以經由MD 612並且隨後VD 622耦接到BL1(形成為上部金屬化層中的互連結構)。
根據各個實施例，佈局300(第3圖)或600(第6圖)可以用於製造具有數個所揭示的反熔絲記憶體單元的反熔絲記憶體陣列(例如，102)。例如，用於製造反熔絲記憶體陣列的佈局可包括類似為沿著X方向及Y方向重複地佈置的300或600的數個佈局。例如，第7圖圖示具有在X方向及Y方向兩者上重複地佈置的佈局300的示例性佈局700。在另一實例中，第8圖圖示具有在X方向及Y方向兩者上重複地佈置的佈局300並且藉由護圈802圍繞的另一示例性佈局800。護圈802可以(例如，電性)隔離本文揭示的記憶體陣列。在一些實施例中，護圈包括具有與主動區域的導電類型相反的導電類型的在主動區域中形成的數個結構(例如，虛擬電晶體)，在此主動區域中形成記憶體陣列的結構。例如，當反熔絲記憶體單元的電晶體在p型主動區域中形成時，護圈802在n型主動區域中形成，並且反之亦然。
在本揭示的一個實施例中，揭示了一種記憶體裝置。記憶體裝置包括第一記憶體單元，此第一記憶體單元包括串列地彼此電性耦接的第一電晶體及第一反熔絲結構。第一電晶體包括跨主動區域延伸的第一閘極結構、在主動區域的第一部分中設置的第一源極/汲極結構、及在主動區域
的第二部分中設置的第二源極/汲極結構。第一反熔絲結構包括電性耦接到第一源極/汲極結構的第一電極、在第一虛擬閘極結構上方設置的第二電極、及橫向插入第一電極與第二電極之間的第一絕緣體。
在一些實施例中，第一虛擬閘極結構沿著主動區域的一第一邊緣延伸。
在一些實施例中，記憶體裝置進一步包含垂直插入第一源極/汲極結構與第一電極之間的一第一互連結構。
在一些實施例中，施加於第二電極的一程式設計電壓用以擊穿第一絕緣體。
在一些實施例中，記憶體裝置進一步包含第二記憶體單元。第二記憶體單元包括串列地彼此電性耦接的一第二電晶體及一第二反熔絲結構。第二電晶體包括跨主動區域延伸的一第二閘極結構、在主動區域的一第三部分中設置的一第三源極/汲極結構、及在主動區域的一第四部分中設置的一第四源極/汲極結構，以及第二反熔絲結構包括電性耦接到第三源極/汲極結構而設置的一第三電極、在一第二虛擬閘極結構上方設置的一第四電極、及橫向插入第三電極與第四電極之間的一第二絕緣體。
在一些實施例中，第一虛擬閘極結構及第二虛擬閘極結構分別沿著主動區域的一第一邊緣及一第二邊緣延伸。
在一些實施例中，主動區域的第二部分及主動區域的第二部分合併在一起。
在一些實施例中，記憶體裝置進一步包含垂直插入第三源極/汲極結構與第三電極之間的一第二互連結構。
在一些實施例中，第一電極至第四電極各自形成為一通孔結構。
在一些實施例中，主動區域沿著一第一橫向方向延伸，而第一虛擬閘極結構及第二虛擬閘極結構、以及第一閘極結構及第二閘極結構各自沿著垂直於第一橫向方向的一第二橫向方向延伸。
在本揭示的另一實施例中，揭示了一種記憶體裝置。記憶體裝置包括第一記憶體單元，此第一記憶體單元包括串列地彼此電性耦接的第一電晶體及第一記憶體結構。記憶體裝置包括第二記憶體單元，此第二記憶體單元包括串列地彼此電性耦接的第二電晶體及第二記憶體結構，第一電晶體及第二電晶體共享相同的主動區域。第一記憶體結構包括橫向插入第一通孔結構與第二通孔結構之間的第一絕緣體，並且第二記憶體結構包括橫向插入第三通孔結構與第四通孔結構之間的第二絕緣體。
在一些實施例中，第二通孔結構用以將一第一擊穿電壓施加於第一絕緣體上以短路第二及第一通孔結構，並且第四通孔結構用以將一第二擊穿電壓施加於第二絕緣體上以短路第四及第三通孔結構。
在一些實施例中，第二通孔結構及第四通孔結構分別與一第一虛擬閘極結構及一第二虛擬閘極結構直接接觸。
在一些實施例中，第一虛擬閘極結構及第二虛擬閘極結構分別沿著主動區域的相對邊緣延伸。
在一些實施例中，第一電晶體包括一第一閘極結構並且第二電晶體包括一第二閘極結構，並且其中第一及第二虛擬閘極結構、以及第一及第二閘極結構彼此平行。
在一些實施例中，主動區域包括橫向插入第一及第二閘極結構之間的一部分，其中第一電晶體包括一第二源極/汲極結構並且第二電晶體包括一第四源極/汲極結構，並且其中第二及第四源極/汲極結構在主動區域的部分中設置。
在一些實施例中，第一及第三通孔結構分別與一第一互連結構及一第二互連結構直接接觸，第一互連結構橫向插入第一虛擬閘極結構與第一閘極結構之間，第二互連結構橫向插入第二虛擬閘極結構與第二閘極結構之間。
在一些實施例中，第一電晶體包括一第一源極/汲極結構且第二電晶體包括一第三源極/汲極結構，並且其中第一源極/汲極結構及第三源極/汲極結構分別與第一互連結構及第二互連結構直接接觸。
在本揭示的又一實施例中，揭示了一種用於操作記憶體裝置的方法。方法包括藉由將第一電壓施加於電晶體的第一閘極結構來激活記憶體單元的電晶體。方法包括藉由將第二電壓施加於第二通孔結構上來擊穿橫向插入第一通孔結構與第二通孔結構之間的絕緣體，藉此程式設計記憶體單元。第二通孔結構垂直地在第二閘極結構上方設置，
並且第一通孔結構垂直地在橫向插入第一閘極結構與第二閘極結構之間的互連結構上方設置。
在一些實施例中，第二閘極結構沿著一主動區域的一邊緣延伸，而第一閘極結構跨主動區域延伸，其中主動區域的兩個部分在第一閘極結構的相對側面上設置。
如本文使用，術語「約」及「大約」通常意味著所述值的正或負10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，約1000將包括900至1100。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的一實施例的態樣。熟習此項技術者應瞭解，可輕易使用本揭示的一實施例作為設計或修改其他流程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的一實施例的精神及範疇，且可在不脫離本揭示的一實施例的精神及範疇的情況下產生本文的各種變化、取代及更改。
210:反熔絲結構
230:(讀取)電晶體
230D:第一終端
230S:第三終端
250:(程式設計)反熔絲結構
270:(讀取)電晶體
270D:第一終端
270S:第三終端
300:佈局
302:圖案
304:圖案
306:圖案
308:圖案
310:圖案
312:圖案
314:圖案
316:圖案
318:圖案
320:圖案
322:圖案
324:圖案
326:圖案
328:圖案
330:圖案
332:圖案
334:圖案
336:圖案
A-A:線
B-B:線
C-C:線
D-D:線
D:間隔
P:間隔或節距
W1:寬度
W2:寬度
W3:寬度
X:方向
Y:方向
Z:方向
Claims (10)
- 一種記憶體裝置，包含：一第一記憶體單元，包括串列地彼此電性耦接的一第一電晶體及一第一反熔絲結構，其中該第一電晶體包括跨一主動區域延伸的一第一閘極結構、在該主動區域的一第一部分中設置的一第一源極/汲極結構、及在該主動區域的一第二部分中設置的一第二源極/汲極結構，以及其中該第一反熔絲結構包括電性耦接到該第一源極/汲極結構的一第一電極、在一第一虛擬閘極結構上方設置的一第二電極、及橫向插入該第一電極與該第二電極之間的一第一絕緣體。
- 如請求項1所述的記憶體裝置，進一步包含垂直插入該第一源極/汲極結構與該第一電極之間的一第一互連結構。
- 如請求項1所述的記憶體裝置，其中施加於該第二電極的一程式設計電壓用以擊穿該第一絕緣體。
- 如請求項1所述的記憶體裝置，進一步包含：一第二記憶體單元，包括串列地彼此電性耦接的一第二電晶體及一第二反熔絲結構，其中該第二電晶體包括跨該主動區域延伸的一第二閘極 結構、在該主動區域的一第三部分中設置的一第三源極/汲極結構、及在該主動區域的一第四部分中設置的一第四源極/汲極結構，以及其中該第二反熔絲結構包括電性耦接到該第三源極/汲極結構而設置的一第三電極、在一第二虛擬閘極結構上方設置的一第四電極、及橫向插入該第三電極與該第四電極之間的一第二絕緣體。
- 如請求項4所述的記憶體裝置，其中該第一虛擬閘極結構及第二虛擬閘極結構分別沿著該主動區域的一第一邊緣及一第二邊緣延伸。
- 如請求項4所述的記憶體裝置，其中該第二部分及該第四部分合併在一起。
- 如請求項4所述的記憶體裝置，進一步包含垂直插入該第三源極/汲極結構與該第三電極之間的一第二互連結構。
- 如請求項4所述的記憶體裝置，其中該主動區域沿著一第一橫向方向延伸，而該第一虛擬閘極結構及該第二虛擬閘極結構、以及該第一閘極結構及該第二閘極結構各自沿著垂直於該第一橫向方向的一第二橫向方向延伸。
- 一種記憶體裝置，包含：一第一記憶體單元，包括串列地彼此電性耦接的一第一電晶體及一第一記憶體結構；以及一第二記憶體單元，包括串列地彼此電性耦接的一第二電晶體及一第二記憶體結構，該第一電晶體及第二電晶體共享一相同主動區域，其中該第一記憶體結構包括橫向插入一第一通孔結構與一第二通孔結構之間的一第一絕緣體，並且該第二記憶體結構包括橫向插入一第三通孔結構與一第四通孔結構之間的一第二絕緣體。
- 一種一記憶體裝置的操作方法，包含：藉由將一第一電壓施加於一記憶體單元的一電晶體的一第一閘極結構來激活該電晶體；以及藉由將一第二電壓施加於一第二通孔結構上來擊穿橫向插入一第一通孔結構與該第二通孔結構之間的一絕緣體，藉此程式設計該記憶體單元，其中該第二通孔結構垂直地在一第二閘極結構上方設置，並且該第一通孔結構垂直地在橫向插入該第一閘極結構與該第二閘極結構之間的一互連結構上方設置。
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