JP2009517868A

JP2009517868A - 高密度のリードオンリーメモリ

Info

Publication number: JP2009517868A
Application number: JP2008542535A
Authority: JP
Inventors: ウィノグラッド、ジル・アイ; アフガヒ、モルテザ; テルジョグル、エシン
Original assignee: Novelics Corp
Current assignee: Novelics Corp
Priority date: 2005-11-25
Filing date: 2006-11-27
Publication date: 2009-04-30
Also published as: WO2007079295A2; US20080225568A1; EP1955167A4; WO2007079295A3; CN101336417A; EP1955167A2; US7751225B2; TW200729213A

Abstract

【課題】高密度で、アクセス時間の速いリードオンリーメモリを提供する。
【解決手段】複数のワードラインと、複数のビットラインと、複数のメモリセルトランジスタとを含むリードオンリーメモリ（ＲＯＭ）が提供される。前記ＲＯＭにおいて、前記複数のメモリセルトランジスタは、或るワードラインがアサートされたとき、対応するメモリセルトランジスタが導通するようにワードラインに対応する行に配置され、またビットラインに対応する列に配置される。前記メモリセルトランジスタの列は、カラムグループをなすように配置される。前記カラムグループは、対応するビットラインに接続されたアクセストランジスタを含み、該カラムグループの中に含まれるトランジスタが、前記アクセストランジスタから該カラムグループの最後のトランジスタまで直列に接続される。前記最後のトランジスタは電圧ノードに接続される。
【選択図】図１

Description

本発明は、一般に集積回路に関するものである。より詳しくは、本発明は、高密度のリードオンリーメモリ（ＲＯＭ）に関するものである。

＜関連出願＞

本出願は、２００５年１１月２５日付出願の米国特許仮出願番号第６０／７３９，７１８号の利益を主張する。

集積回路のリードオンリーメモリ（ＲＯＭ）は、一般に、ＮＯＲベースのＲＯＭ及びＮＡＮＤベースのＲＯＭの２つのタイプに分けられる。これら両方のタイプのＲＯＭでは、メモリセルは、ワードラインに対応する行に配置され、かつビットラインに対応する列に配置される。２つのタイプのＲＯＭの違いは、メモリセルの列が、どのようにその対応するビットラインに対して接続されているかということにある。ＮＯＲベースのＲＯＭでは、或るメモリセルの列の各メモリセルは、その対応するビットラインと直接的に接続された第１の端子と、グラウンドに接続された第２の端子とを有していることがある。例えば、ＮＭＯＳのＮＯＲベースのＲＯＭの実施形態では、各メモリセルは、ＮＭＯＳトランジスタを含み、ＮＭＯＳトランジスタは、そのソースがグラウンドに接続され、そのドレインがビットラインに接続される。対照的に、ＮＡＮＤベースのＲＯＭでは、列がメモリセルのグループをなすように配置され、そのグループの端にある１つのメモリセルの所定の端子だけがビットラインに直接的に接続される。そのグループの他の残りの端にあるトランジスタの所定の端子はグラウンドに接続される。両方のタイプのＲＯＭにおいて、メモリセルのゲートは、対応するワードラインによって制御される。

これらの配置を考慮すると、ＮＯＲベースのＲＯＭの列のメモリセルは、対応するビットラインと並列に接続しているとみなすことができる。ＮＯＲベースのＲＯＭのビットラインは、対応する列のメモリセルのいずれかががオン状態にされたとき、ローにされる。なぜなら、導通しているメモリセルトランジスタを介してグラウンドへ通じる経路があるからである。したがって、メモリセルの列がそのワードラインに関してＮＯＲゲートとして集合的に機能し、それにより、「ＮＯＲベース」と称される。反対に、ＮＡＮＤベースのＲＯＭの列のグループのメモリセルは、直列に接続される。その場合には、そのグループの全てのメモリセルが導通しているときだけ、ビットラインがローにされる。したがって、そのグループのメモリセルがそのワードラインに関してＮＡＮＤゲートとして集合的に機能し、それにより、「ＮＡＮＤベース」と称される。

これらのＲＯＭをプログラミングするための様々な技術が開発されている。例えば、メモリセルトランジスタの拡散領域が、ビットラインに接続するように、或いはビットラインに接続しないようにプログラミングされるようにすることができる。別の方法では、メモリセルのソースとドレインが、バイア又は金属層のプログラミングのどちらかを用いて短絡されるようにすることができる。プログラミングの種類に関係なく、各タイプのＲＯＭには、その長所及び対応する短所がある。ＮＡＮＤベースのＲＯＭは、ＮＯＲベースのＲＯＭよりも高密度であるが、アクセス時間はＮＯＲベースのＲＯＭよりも遅い。したがって、ＲＯＭの設計者は、ＮＯＲベースのデザイン又はＮＡＮＤベースのデザインのどちらかを選択するとき、速さか密度かどちらかを選ばなくてはならなかった。このようなことから、ＮＡＮＤベースのアーキテクチャの密度の利点があり、さらにＮＯＲベースのアーキテクチャの速さの利点を提供するＲＯＭが当技術分野において必要とされている。

この章は本発明のいくつかの特徴を要約している。その他の特徴は次の章にて記載している。

或る実施形態では、複数のワードラインと、複数のビットラインと、複数のメモリセルトランジスタとを含むリードオンリーメモリ（ＲＯＭ）が提供される。前記ＲＯＭにおいて、前記複数のメモリセルトランジスタは、或るワードラインがアサートされたとき、対応するメモリセルトランジスタが導通するように、前記ワードラインに対応する行に配置され、また前記メモリセルトランジスタは、前記ビットラインに対応する列に配置され、前記メモリセルトランジスタの列は、カラムグループをなすように配置され、前記カラムグループは、前記対応するビットラインに接続されたアクセストランジスタを備え、前記カラムグループの中に含まれるトランジスタは、前記アクセストランジスタから該カラムグループの最後のトランジスタまで直列に接続され、前記カラムグループの前記最後のトランジスタは、電圧ノードに接続される。

別の実施形態では、複数のメモリセルトランジスタを含むリードオンリーメモリ（ＲＯＭ）が提供される。前記ＲＯＭにおいて、前記メモリセルトランジスタは拡散領域を備え、前記拡散領域はコンタクトを備え、前記メモリセルトランジスタのうちの少なくとも１つは、プログラミングされたメモリセルトランジスタであり、前記プログラミングされたメモリセルトランジスタは、そのコンタクトが、該コンタクトに重なり合うように形成された金属接続を介して短絡され、プログラミングされていないメモリセルトランジスタのコンタクトは、該コンタクトに重なり合うように形成された金属パッチと接続しない。

本発明の範囲は、特許請求の範囲によって定義されるものであり、それに言及することをもって本章に組み込まれるものとする。後述の１つ或いは複数の実施形態に関する詳細な説明を検討することによって、当業者であれば、本発明の実施形態のより十分な理解をすることができるほか、その他の利点を実現することもできるであろう。簡単な説明が付された添付の図面についても説明を行う。

本発明の１つ或いは複数の実施形態について詳細な説明を行う。本発明は、これらの実施形態に関して記載されているが、本発明は、任意の特定の実施形態に制限されるものではないことを理解されたい。そのため、本発明は、特許請求の範囲に記載された精神及び範囲の範囲内に含まれる代替形態、変更、及び均等物を含む。さらに、以下の説明では、本発明を十分に理解するための様々な具体的な詳細について説明している。本発明は、これら具体的な詳細の一部又は全てがなくとも実施することができるであろう。その他、本発明を明瞭に説明するため、周知の構成及び動作原理の詳細については記載していない。

上述したように、ＲＯＭのメモリセルは、行と列の形式で配置されることがあり、各メモリセルの行はワードラインに対応し、各メモリセルの列はビットラインに対応する。ＮＡＮＤベースのＲＯＭの密度の利点を、ＮＯＲベースのＲＯＭの速さの利点とともに提供するため、メモリセルの列はグループをなすように配置される。しかしながら、従来のＮＡＮＤベースのＲＯＭとは異なり、各メモリセルのグループは、アクセストランジスタも含んでいる。本願明細書では、本発明のトランジスタのグループを、従来のＮＡＮＤベースのＲＯＭで用いられるトランジスタの列状のグループと区別するため、本発明のトランジスタのグループを、「カラムグループ」と称することにする。カラムグループは、そのカラムグループの第１の端部にあるアクセストランジスタを介してビットラインに接続する。そのカラムグループの他の残りの端部にあるトランジスタは、電圧ノード（例えば、グラウンド又は電源電圧ノード）に接続する。或るメモリセルのコンテンツを読み出すため、そのメモリセルのトランジスタはオフ状態にされ、対応するカラムグループのアクセストランジスタ及び残りのワードラインがともにオン状態にされる。そのメモリセルがプログラミングされない場合、そのメモリセルのトランジスタが導通していれば、対応するビットラインは電圧ノードに接続される。そのメモリセルのトランジスタが導通していなければ、対応するビットラインは電圧ノードからアイソレートされる。しかしながら、そのメモリセルのトランジスタが導通していなくても、対応するビットラインが電圧ノードに接続している場合、そのメモリセルはプログラミングされているとみなされることが考えられる。プログラミングされた状態及びプログラミングされていない状態に対して割り当てられるバイナリ状態は任意である。以下の説明では、プログラミングされていない状態が、論理「０」値に対応し、プログラミングされた状態が、論理「１」値に対応する。しかしながら、互いに補い合うように割り当てられたバイナリ値が用いられるようにすることもできることを理解されたい。

ここで図面を参照すると、図１は２つのカラムグループ１００ａ及び１００ｂを図示している。１つのカラムグループ当たりのメモリセルの数は任意である。例示の目的のために、各カラムグループは、４つのメモリセルを含んでいる。例えば、カラムグループ１００ａは、ワードラインＷＬ_０からＷＬ_３に対応する４つのメモリセルを含むのに対して、カラムグループ１００ｂは、ワードラインＷＬ_４からＷＬ_７に対応する４つのメモリセルを含む。カラムグループは、ＮＭＯＳトランジスタを用いて形成されているが、ＰＭＯＳトランジスタが用いられるようにすることもできることを理解されたい。カラムグループに対応するビットラインは、ＢＬとして示されている。当技術分野で周知のように、ビットライン及びワードラインは、カラムグループ１００を含む集積回路メモリを形成するのに用いられる半導体製造プロセスにて作られる異なる層に形成されることがある。例えば、ワードラインがポリシリコン層を用いて形成されるのに対して、ビットラインは、そのポリシリコン層に重なり合うように形成される第２の金属層のような半導体製造プロセスにて作られる金属層（ただし、当技術分野で周知のように、他の金属層とは酸化物によって分離されている）を用いて形成される。

各メモリセルはトランジスタを含んでおり、そのトランジスタのゲートは対応するワードラインに接続される。例えば、第１のメモリセルはトランジスタＭ_０を含み、トランジスタＭ_０のゲートはワードラインＷＬ_０によって制御され、第２のメモリセルはトランジスタＭ_１を含み、トランジスタＭ_１のゲートはワードラインＷＬ_１によって制御される。各カラムグループの全てのメモリセルは、アクセストランジスタ１０１を介してビットラインＢＬと直列に接続される。アクセストランジスタ１０１のゲートは、カラムグループ選択ラインによって制御される。例えば、カラムグループ選択ライン０が、カラムグループ１００ａのアクセストランジスタを制御し、カラムグループ選択ライン１が、カラムグループ１００ｂのアクセストランジスタを制御する。この構成を考慮すると、或るメモリセルトランジスタのゲート電圧が、そのメモリセルトランジスタのソース及びドレインの間にチャネルを誘導しないようなものであるにもかかわらず、そのメモリセルトランジスタが導通している場合、そのメモリセルトランジスタはプログラミングされているとみなされることが考えられる。言い換えれば、メモリセルトランジスタが、（そのゲート電圧に関して）オフ状態にあるにもかかわらず導通している場合、そのメモリセルトランジスタはプログラミングされているとみなされることが考えられる。プログラミングされたメモリセルトランジスタは、したがって、そのソースとドレインとが短絡されている。カラムグループ１００ａでは、メモリセルトランジスタＭ_０がプログラミングされているのに対して、残りのメモリセルはプログラミングされていない。同様に、カラムグループ１００ｂでは、メモリセルトランジスタＭ_４がプログラミングされているのに対して、残りのメモリセルはプログラミングされていない。

カラムグループ選択ラインを使用することにより、従来のＮＡＮＤベースのＲＯＭのデザインよりも速度の利点が大きくなる。具体的には、ほとんどのＲＯＭは、多数のワードラインと対応するメモリセルとを有しているであろう。例えば、或るＲＯＭは、１つのビットライン当たり６４のワードラインと対応するメモリセルとを有することがある。したがって、そのようなＲＯＭの各メモリセルの列には、６４のメモリセルがあるであろう。従来のＮＡＮＤベースのＲＯＭでは、これら６４のメモリセルは、ビットラインとグラウンドとの間に直列に接続されるであろう。それらが直列に接続されているため、結果として生じる接続抵抗は、１つのメモリセルの抵抗の６４倍である。さらに、静電容量も直列接続されたメモリセルに関して同様に増加する。したがって、従来のＮＡＮＤベースのＲＯＭは、任意の所与のメモリセルにアクセスして、読み出しを行うのにかなりの時間がかかる。それとは異なり、図１で図示するメモリセルの列は、カラムグループをなすように配置されており、各カラムグループは、対応するアクセストランジスタ及びカラム選択ラインを介してアクセスされる。したがって、アクセストランジスタを追加するために密度をわずかに犠牲にするが、任意の所与のビットラインに対応するメモリセルのサブセットが、対応するカラムグループに割り当てられるようにすることから、カラムグループは、従来のＮＡＮＤベースのＲＯＭのデザインにおけるグルーピングよりも速度の利点を向上させることができる。この構成では、ＲＯＭのメモリセルの数が増加されるのにつれて、カラムグループの全体の抵抗及び静電容量及び従ってアクセス速度に負荷がかかるということがない。

プログラミングされたメモリセルを短絡するために様々な技術が用いられる。例えば、拡散のプログラミングが用いられることがある。その場合、ゼロ閾値電圧が与えられるように、プログラミングされたセルのチャネルがドープされる。別の方法では、バイア又は金属のプログラミング技術が用いられることがある。以下の説明は、金属のプログラミング技術が用いられていることを前提とする。しかしながら、別のプログラミング技術（拡散のプログラミングなど）が用いられるようにすることもできることを理解されたい。金属のプログラミング技術は、マスクのプログラミングを介して実行しやすいという利点を有しており、またいくらかの密度の利益も提供する。金属のプログラミング技術は、図２ａを参照することによって、より良く理解することができるであろう。図２ａは、カラムグループ１００のメモリセルトランジスタＭ_０及びＭ_１の断面図を示す。トランジスタＭ_０は、基板２１０にて拡散領域２００及び２０５を備えているのに対して、トランジスタＭ_１は、拡散領域２０５及び２１５を備えている。密度を高めるために、隣接するトランジスタ同士で拡散領域が共有される。したがって、或る所与のトランジスタのドレインは、隣接するトランジスタのソースでもある。反対に、或る所与のトランジスタのソースは、隣接するトランジスタのドレインでもある。共有される拡散領域２００、２０５、及び２１５はそれぞれ、この２つの機能からなるためにドレイン／ソースと称される。

拡散領域は、ワードラインＷＬ_０やＷＬ_１などのワードラインによって誘導されるチャネルを介して接続されることがある。トランジスタＭ_１のようなプログラミングされていないメモリセルでは、拡散領域２０５及び２１５は、対応するワードラインＷＬ_１が、基板内にチャネルを形成するのに十分な電圧を有している場合のみ、電気的に接続することができる。しかしながら、トランジスタＭ_１のようなプログラミングされたメモリセルでは、対応する拡散領域２００及び２０５は、ストラップ２２０のようなストラップを介して電気的に接続される。ストラップ２２０は、半導体製造プロセスにて作られる金属層（例えば、第１の金属層（金属１））を用いて形成される。各拡散領域は、コンタクト２２５を備え、コンタクト２２５に重なり合うように形成される第１の金属層の任意のストラップと電気的に接続するようにする。別の方法では、ストラップを形成するために他の金属層が使用されるようにすることができる。ストラップは、適切なバイアを用いてコンタクトと接続する必要がある。

図２ｂで示す別の実施形態では、プログラミングされたトランジスタの拡散領域だけがコンタクト２２５を備えている。しかしながら、設計者は、図２ａに関してメモリセルをプログラミングする又はプログラミングしないようにするため、金属層（金属１）を形成するのに使用されるマスクだけを変更すればよいのに対して、図２ｂの場合、コンタクトを形成するのに使用されるマスクも変更しなければならない。ここで図２ｃを参照すると、図２ａの実施形態のさらなる利点を明らかにする。半導体プロセスにおいて、拡散領域２１５に接続するコンタクト２２５のような、使用されないコンタクトに重なり合うようにパッチ２３０を備えることは従来から行われてきたことである。しかしながら、このパッチは、従来のアルミニウム金属層の半導体プロセス技術から生じる製造ステップで作られる。半導体の寸法は、ディープサブミクロンの形態へと小型化されていることから（例えば、１３０ｎｍ、９０ｎｍ、６５ｎｍ、及びより小さな形態）、金属層を形成するのに好ましい金属として、最近では銅がアルミニウムに取って代わっている。本発明の出願人は、半導体製造ルールに反するにもかかわらず、図２ａで示されるようにパッチを省略することができることを発見した。プログラミングされていないトランジスタのコンタクトがパッチを備えていないことにより、密度を著しく向上させられる。

カラムグループ１００は、ＮＭＯＳトランジスタを用いて形成されているが、ＰＭＯＳトランジスタが使用されるようにすることもできることを理解されたい。さらに、カラムグループの最後のトランジスタ（カラムグループ１００の場合は、トランジスタＭ_３）が接続する電圧ノードを、図１で示すようなグラウンドではなく、電源電圧ノードにすることもできる。

ビットラインＢＬ_０からＢＬ_３に対応する複数のカラムグループ１００の例示的なＲＯＭのレイアウトを図３で示す。密度を高くするため、カラムグループは、ビットラインをアクセストランジスタ（図１に図示）に接続させる一連のビットラインコンタクト３００に対して対照的に配置される。アクセストランジスタのゲートは、グループ選択ライン１及び０より下層にある。したがって、ビットラインコンタクト３００及びそれに接続する拡散領域は、対応するアクセストランジスタにより共有される。このビットラインコンタクトの共有は、密度及びアクセス速度の両方の目的にとって有益である。図３で示すＲＯＭのレイアウトは、各拡散領域が、対応するコンタクト２２５を備えているという点で、図２ａで示す断面図に対応するものである。ワードラインＷＬ_０からＷＬ_３に対応するメモリセルのコンテンツを読み出すため、グループ選択ライン０がアサートされる間、グループ選択ライン１はデアサートされる。その際、ワードライン又はグループ選択ラインの電圧が、下層のメモリセル又はアクセストランジスタにてチャネルを形成するようなものであれば、ワードライン又はグループ選択ラインがアサートされると言えることから、「アサートされる」ということに対応する電圧レベルは、対応するＲＯＭがＮＭＯＳ又はＰＭＯＳトランジスタのどちらを用いて形成されているかに応じて定められる。したがって、ＰＭＯＳの実施形態では、アサートされるべきラインがローにされるのに対して、ＮＭＯＳの実施形態では、アサートされるべきラインがハイにされる。或るカラムグループの中の或るメモリセルのコンテンツを読み出すため、そのメモリセルに対応するワードラインはアサートされないが、そのカラムグループの残りのワードラインに加えて、対応するグループ選択ラインがアサートされる。プログラミングされたメモリセルは、上述したように、金属ストラップ２２０を介してそのコンタクトが短絡される。漏れ電流を減少するために、動作が休止している非アクセスモードの間、全てのワードラインがアサートされるようにし、カラムグループ選択ラインがアサートされないようにすることもある。

本発明の上述の実施形態は、単に説明を目的としたものであり、本発明を制限しようとするものではない。したがって、本発明から逸脱することなく、そのより広範な態様の様々な変更及び変形をすることができることは当業者には明らかであろう。したがって、特許請求の範囲は、本発明の真の精神及び範囲の範囲内に含まれるそのような変更及び変形を全て含むものとする。

リードオンリーメモリのカラムグループ並びにそのビットライン及びワードラインを示す回路図である。プログラミングされたメモリセル及びプログラミングされていないメモリセルを示す断面図であり、メモリセルのトランジスタの各拡散領域がコンタクトを備えることを示す図である。プログラミングされたメモリセル及びプログラミングされていないメモリセルを示す断面図であり、プログラミングされたメモリセルのトランジスタだけがコンタクトを備えることを示す図である。プログラミングされたメモリセル及びプログラミングされていないメモリセルを示す断面図であり、メモリセルのトランジスタの各拡散領域が、コンタクト及びそのコンタクトの上に金属パッチを備えることを示す図である。複数のカラムグループを含むリードオンリーメモリのレイアウトを示す図である。

Claims

リードオンリーメモリ（ＲＯＭ）であって、
複数のワードラインと、
複数のビットラインと、
複数のメモリセルトランジスタとを含み、
前記複数のメモリセルトランジスタは、
或るワードラインがアサートされたとき、対応するメモリセルトランジスタが導通するように、前記ワードラインに対応する行に配置されており、
また前記ビットラインに対応する列に配置されており、
前記メモリセルトランジスタの列は、カラムグループをなすように配置され、
前記カラムグループは、前記対応するビットラインに接続されたアクセストランジスタを備え、
前記カラムグループの中に含まれるトランジスタは、前記アクセストランジスタから該カラムグループの最後のトランジスタまで直列に接続され、
前記カラムグループの前記最後のトランジスタは、電圧ノードに接続されることを特徴とするＲＯＭ。
前記メモリセルトランジスタのうちの少なくとも１つが、プログラミングされたメモリセルトラジスタであって、
前記プログラミングされたメモリセルトランジスタは、前記対応するワードラインがアサートされているか否かにかかわらず導通するように、短絡されていることを特徴とする請求項１に記載のＲＯＭ。
前記電圧ノードが、グラウンドノードであることを特徴とする請求項２に記載のＲＯＭ。
前記電圧ノードが、電源ノードであることを特徴とする請求項２に記載のＲＯＭ。
前記メモリセルトランジスタが、拡散領域を備え、
前記拡散領域が、コンタクトを有することを特徴とする請求項２に記載のＲＯＭ。
前記メモリセルトランジスタが、拡散領域を備え、
前記プログラミングされたメモリセルトランジスタの拡散領域だけがコンタクトを有することを特徴とする請求項２に記載のＲＯＭ。
前記プログラミングされたメモリセルトランジスタが、前記メモリセルトランジスタのコンタクト間の金属接続を介して短絡され、
前記金属接続が、前記コンタクトに重なり合うように形成された半導体製造プロセス金属層にて形成されることを特徴とする請求項５に記載のＲＯＭ。
前記プログラミングされたメモリセルトランジスタが、前記メモリセルトランジスタのコンタクト間の金属接続を介して短絡され、
前記金属接続が、前記コンタクトに重なり合うように形成された半導体製造プロセス金属層にて形成されることを特徴とする請求項６に記載のＲＯＭ。
前記プログラミングされたメモリセルトランジスタが、拡散領域のプログラミングを用いて短絡されることを特徴とする請求項２に記載のＲＯＭ。
前記カラムグループが、８つのメモリセルトランジスタを含むことを特徴とする請求項２に記載のＲＯＭ。
前記カラムグループが、４つのメモリセルトランジスタを含むことを特徴とする請求項２に記載のＲＯＭ。
リードオンリーメモリ（ＲＯＭ）であって、
複数のメモリセルトランジスタを含み、
前記メモリセルトランジスタは、拡散領域を備え、
前記拡散領域は、コンタクトを備え、
前記メモリセルトランジスタのうちの少なくとも１つは、プログラミングされたメモリセルトランジスタであり、
前記プログラミングされたメモリセルトランジスタは、そのコンタクトが、該コンタクトに重なり合うように形成された金属接続を介して短絡され、
プログラミングされていないメモリセルトランジスタのコンタクトは、該コンタクトに重なり合うように形成された金属パッチと接続しないことを特徴とするＲＯＭ。
複数のワードラインと、
複数のビットラインとを更に含み、
前記複数のメモリトランジスタは、
或るワードラインがアサートされたとき、対応するメモリセルトランジスタが導通するように、前記ワードラインに対応する行に配置されており、
また前記ビットラインに対応する列に配置されており、
前記メモリセルトランジスタの列は、カラムグループをなすように配置され、
前記カラムグループは、前記対応するビットラインに接続されたアクセストランジスタを備え、
前記カラムグループの中に含まれるトランジスタは、前記アクセストランジスタから該カラムグループの最後のトランジスタまで直列に接続され、
前記カラムグループの前記最後のトランジスタは、電圧ノードに接続されることを特徴とする請求項１２に記載のＲＯＭ。
前記電圧ノードが、グラウンドノードであることを特徴とする請求項１２に記載のＲＯＭ。
前記電圧ノードが、電源ノードであることを特徴とする請求項１２に記載のＲＯＭ。
前記金属接続が、前記コンタクトに重なり合うように形成された半導体製造プロセス金属層にて形成されることを特徴とする請求項１２に記載のＲＯＭ。
前記カラムグループが、８つのメモリセルトランジスタを含むことを特徴とする請求項１２に記載のＲＯＭ。
前記カラムグループが、４つのメモリセルトランジスタを含むことを特徴とする請求項１２に記載のＲＯＭ。