KR100794482B1 - 극후반 프로그래밍 롬 및 제조 방법 - Google Patents

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Abstract

본 발명은 트랜지스터 메모리 셀들의 행들을 포함한 다층 집적 회로에 임베딩된 ROM에 관한 것이다. 영역을 줄이기 위하여, 행내의 각 트랜지스터는 행내의 인접 트랜지스터와 단자를 공유함으로써, 인접 트랜지스터들은 소스나 드레인 중 하나를 공유한다. 복수의 접촉 라인들의 각 접촉 라인은 각각의 공용 단자에 접속되며 셀들을 위한 어드레스 단자들로서 작용한다. 복수의 금속층들은 충진된 비아들(filled vias)에 의해 드레인 또는 소스 단자들 중 다른 하나에 접속되며, 다른 단자들에 대한 금속 패드를 규정하는 최종 금속층을 가진다. 충진된 비아들은 선택된 금속 패드들을 선택된 신호 라인들에 접속하여 선택된 셀들로부터 출력 "1"을 제공하고 충진된 비아들에 의해 금속 패드들로 접속되지 않은 신호 라인들은 선택된 셀들로 부터 출력 "0"을 제공한다.
트랜지스터 메모리 셀, 다층 집적 회로, 접촉 라인, 금속 패드, 충진된 비아

Description

극후반 프로그래밍 롬 및 제조 방법{Ultra-late programming ROM and method of manufacture}
본 발명은 일반적으로 판독 전용 메모리(ROM)에 관한 것이며, 특히, 제조 과정에서 더욱 늦게 프로그래밍될 수 있는 ROM들 및 ROM들을 제조하는 방법에 관한 것이다.
전부는 아니더라도 대부분의 임베딩된 마이크로컨트롤러 부품은 온-보드(on-board)의 판독 전용 메모리(ROM) 모듈을 갖는다. 기술 개발 과정에서, 시스템 설계자들은 마이크로컨트롤러 코드를 디버깅하기 위해 임베딩된 비휘발성 메모리(Non-Volatile Memory; NVM)를 통상 사용한다. 그러나, 일단 시스템과 코드가 사용자 사용을 위해 배포되고 대량 생산이 시작되면, 비휘발성 메모리를 대체하여 ROM을 사용한다. 이렇게 하면 직접적으로는 다이(die) 크기를 감소시키고(프로그램 ROM은 다이의 크기를 결정하는 주요 요소일 수 있다), 간접적으로는 테스트 비용을 삭감하여 비용을 줄일 수 있다.
점차적으로, 소비자들은 마이크로컨트롤러 시스템에 그들이 부가한 가치의 상당 부분이 마이크로컨트롤러 시스템을 동작시키는 코드로 만들어진 지적 소유물(예컨대, 소프트웨어, 알고리즘들 등)이 될 것이라는 것을 인식하고 있다. 따라서, 공급자들은 모든 다른 면들(CPU, 디지털 모듈, 아나로그 모듈, I/O 등)에서는 동일하지만, ROM에 저장된 다른 코드를 갖는 다이를 제작해야할 필요가 있다. 생산 라인들의 최대한의 융통성을 위해, 생산자들은 제조 과정에서 ROM 에 코드를 설치하는 것을 가능한 늦출수 있는 것이 바람직하다. ROM 코딩 시점을 넘긴 일반적인 웨이퍼의 재고품이 모든 사용자의 요구를 충족시키는 것은 아니다.
ROM에 코드 설치를 지연시키는 또 다른 이유는 사용자들이 코드와 알고리즘들의 업그레이드를 원하는 경우가 때때로 있기 때문이다. 이러한 코드 변경들과 정정들이 이루어지는 경우, 소비자는 최소의 사이클 타임(cycle time)을 찾게 된다. 코드가 ROM에 보다 일찍 저장될수록, 코드 갱신들에 대한 사이클 타임이 길어진다.
이러한 부담 때문에, 생산자들이 ROM 프로그래밍을 제조 과정의 더욱더 지연된 시기에 ROM을 프로그래밍하는 수단을 고안하게 되었다. 활성 영역 형성에서 프로그래밍된 ROM들이 아직 사용되고는 있으나(예를 들면, 미국 특허 4,021,781, 4,151,020, 4,208,726), 후반기에 프로그래밍된 ROM이 점점 인기를 끌고 있다. 후반 ROM 프로그래밍 수단은 ILD0(제 1 레벨간 유전체층)의 증착 전에 이온주입에 의해 이루어진다. 이 과정에 대한 예시들은 미국 특허 4,230,505, 4,342,100, 4,390,971, 5,585,297에 개시되어 있다. 일부 경우들에서, 고에너지 주입들 또는 전자빔들을 이용하거나(미국 특허 4,272,303, 4,591,891), 금속을 마스크로 이용하거나(미국 특허 4,384,399), 에치백(etch-back) ILD0 영역들을 통한 주입(미국 특허 5,514,609)에 의하여, ROM으로의 데이터 프로그래밍이 공정의 후반기로 지연된다. 또한, 프로그래밍은 접점이 형성되기 전까지 지연된다(미국특허 4,326,329, 4,219,836, 5,494,842, 5,471,416). 여기에서, ROM은 배열의 트랜지스터들의 게이트들에 대한 접점들을 이용하여 프로그래밍된다. 후반부로 프로그래밍을 지연한 일부 ROM 설계들은 비트셀 크기(bitcell size)가 커지게 된다.
높은 수행 애플리케이션들을 위한 다수의 현대의 공정들은 5개의 금속층들을 가진다. 증가하는 많은 수의 접속층이 화학기계연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 기술들(planarization techniques)과 연계되어 사용되는 경향이 있다. 후반 주기 시간(back-end cycle time)이 길어진다는 것은 ILD0 증착에 인접한 단계에서의 ROM 프로그래밍이 공정에서 더 이상 후반기가 아니라는 것을 의미한다. 고객 ROM 코드(customer ROM code) 변화에 대한 주기 시간을 낮게 유지하기 위해, ROM 프로그래밍은 공정에서 더욱 후반기로 옮겨져야 한다. 또한, 비트셀 크기는 작게 유지되어야 하며 가능한한 줄여야한다.
따라서, 이들 문제점들을 극복할 수 있음과 동시에 경제적이고 실행, 설치, 사용이 용이한 방법들과 구조들을 제공하는 것이 매우 바람직하다. 또한, 일부 특정 애플리케이션들에 있어서, 구조는 실질적으로 줄어든 칩 영역을 가진다.
도 1은 본 발명의 일 실시예에 따라 ROM 배열의 절단부들을 도시한 평면도.
도 2는 도 1의 분할선 2-2로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 3은 도 1의 분할선 3-3로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따라 ROM 배열의 절단부들을 도시한 평면도.
도 5는 도 4의 분할선 5-5로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 6은 도 4의 분할선 6-6로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 7은 본 발명의 또 다른 실시예에 따라 ROM 배열의 일부를 도시한 평면 도.
도 8은 도 7의 분할선 8-8로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 9는 도 7의 분할선 9-9로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 10은 도 7의 분할선 10-10로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 11은 도 7의 분할선 11-11로부터 보여지는, ROM 배열의 절단부들을 도시한 단면도.
도 12는 본 발명의 또 다른 실시예의 단면도.
아래에서 상세히 설명된 바와 같이, 본 발명은 프로세서등의 ROM 부분 또는 완성된 ROM과 같은 집적 회로의 일부로 바람직하게 구현된 ROM(Read Only Memory) 배열에 관한 것이다. 이러한 ROM은 복수의 스위칭 트랜지스터들이 형성된 반도체 기판을 가지며, 각각의 스위칭 트랜지스터들은 제 1 및 제 2 차원들을 가진 배열에 논리적이고 기하학적으로 배열되며, 스위칭 트랜지스터는 메모리 셀로서 동작한다.
각 메모리 셀은 게이트 또는 베이스 단자와 같은 제어 단자와 드레인과 소스 또는 에미터와 컨트롤러와 같은 제 1, 제 2 피제어 단자를 가진다. 바람직한 실시예에서, 제어 단자 및 피제어 단자(controlled terminal)들 중 하나는 주어진 메모리 셀을 선택적으로 이용가능하도록 하기 위한 수단을 제공하도록 메모리 셀을 위한 어드레스 라인들 또는 신호 라인들로서 동작한다.
제 2 피제어 단자인, 드레인 또는 콜렉터는 충진된 비아들(filled vias)에 의해 하나 이상의 평가 또는 판독 또는 비트 라인들에 선택적으로 접속되며, 바람직하게는, 제 1 및 제 2 평가 라인에 접속됨으로써 각 메모리 셀은 각 평가 라인에 대응하는 복수의 상태들을 인코딩한다. 다양한 수행 이유로, 이러한 상태들은 일반적으로 피제어 단자에 접속된 비평가 라인 또는 제로 평가 라인에 대하여 하나의 상태이고, 피제어 단자에 접속된 각각의 평가 라인에 대한 각각의 하나의 상태이다.
또한, ROM은 바람직하게, 하나 또는 가능하게는 두 개의 어드레스 라인들을 포함하는 제 1 또는 조기 또는 하위층을 가지는 두 개 이상의 도전성 상호 접속층들을 포함한다. 바람직하게, 이러한 어드레스 라인들은 열내의 각 셀이 동일한 어드레스 라인을 공유하는 배열의 제 1 논리 또는 열 방향을 따라 배열된다.
제 2 도전층은 제 1, 제 2 평가 라인 중 하나 또는 바람직하게는 모두를 포함한다. 바람직하게는, 평가 라인들은 동일한 평가 라인들을 공유하는 행에서 각 메모리 셀과 함께 배열의 제 2 논리 또는 행 영역을 따라 배열된다. 이는 이롭게는 ROM 제조공정의 말기 단계들이 상기 과정 말기에 선택된 비아를 제공하고 충진함으로써, ROM 프로그래밍을 결정하는 것을 허용한다. ROM은 제 3, 제 4 그리고 그 이상의 평가 라인을 더 포함할 수 있으며, 각각의 평가 라인은 제 2 피제어 단자에 선택적으로 접속되며, 여기에서 이러한 부가적인 평가 라인들은 조기에 또는 제 2 도전층에 선택적으로 형성될 수 있다. 제 1, 제 2, 제3 평가 라인으로, 메모리 셀은 특히 셀당 2비트를 인코딩하기에 적합한 4상태의 메모리 셀에 대응하는 복수의 비트를 인코딩할 수 있다. 이러한 각각의 개념들은 본 발명에 따른 다양한 실시예들에 대하여 도면들에 연관시켜 보다 상세히 설명될 것이다.
그러므로, 도 1은 본 발명의 실시예에 따른 ROM의 평면도이다. ROM(10)은 바람직하게는 표준 제조 기술들에 따른 회로의 통합 부분으로서의 다층 집적 회로로 구현된다. 부가적으로, 도 1의 분할선 2-2를 따라 취해진 도 2를 참조하면, ROM(10)은 복수의(도 2에서는 7개) 스위칭 트랜지스터들(12, 13, 14, 15, 16, 17, 18)이 형성된 반도체 기판(11)을 포함한다. 스위칭 트랜지스터들(12, 13, 14, 15, 16, 17, 18)은 도 1의 상면도에 도시된 4개의 행의 일부들을 가진 트랜지스터 배열의 단일 행의 일부일 뿐이다. 마찬가지로, 트랜지스터들(12, 70, 71, 72)은 도 1에 도시된 7개의 열들의 일부들을 가진 트랜지스터들의 배열의 하나의 열의 일부 또는 부분이다. 아래에 상세히 설명되었듯이, 각 트랜지스터는 메모리 셀들의 열(부분)을 규정하는 트랜지스터들(12, 70, 71, 72) 및 메모리 셀들의 행(또는 부분적인 행)을 규정하는 트랜지스터들(12, 13, 14, 15, 16, 17, 18)을 가진 메모리 셀로서 작동한다. 이러한 실시예에서는, NMOS 트랜지스터들이 이용되지만, 다른 도전성 또는 다른 유형의 트랜지스터들이 이용될 수 있다는 것은 당업자에게 이해될 것이다. 분할선 2-2를 따라 취해진 ROM(10)의 일부가 메모리 셀들의 행의 일부로 설명되었고, 분할선 3-3을 따라 취해진 ROM(10)의 일부가 메모리 셀들의 열의 일부로 설명되었으나, 이것은 임의의 규정인 것이 또한 이해될 것이다. 즉, 분할선 2-2를 따라 취해진 ROM(10)의 일부는 메모리 셀들의 열의 일부로 설명될 수 있고, 분할선 3-3을 따라 취해진 ROM(10)의 부분은 메모리 셀들의 행의 일부로 설명될 수 있다.
트랜지스터들(12, 13, 14, 15, 16, 17, 18, 70, 71, 72)은 편리한 기술을 이용하여 제조될 수 있다. 예를 들면, 이 실시예에서, 산화 게이트층이 기판(11) 표면에 형성되고, 게이트들(20, 21, 22, 23, 24, 25, 26)은 공용 패터닝 기술들을 이용하여 형성된다. 제어 단자들 또는 게이트들(20, 21, 22, 23, 24, 25, 26)은 예를 들면, 도전성을 향상시키기 위해 도핑될 수 있는 폴리실리콘이다. 또한, 각 게이트들(20, 21, 22, 23, 24, 25, 26)은, 배열 또는 서브 배열의 트랜지스터가 열(column)들로 배열되도록 트랜지스터 배열 또는 서브-배열의 길이에 대하여 도 2에서 종이면에 직각으로 연장되는 도전성 물질의 긴 스트립으로 형성된다. 드레인들(27, 28, 29, 30)과 소스들(31, 32, 33, 34)은 표준 자가 정열 주입 기술(standard self-aligned implant techniques)을 이용하여 형성된다.
여기에서, 피제어 단자들 또는 드레인들(27, 28, 29, 30), 다른 피제어 단자들 또는 소스들(31, 32, 33, 34)은 도 2의 행을 따라 교번되어, 행의 각 트랜지스터(예를 들면, 트랜지스터들(12, 13, 14, 15, 16, 17, 18))가 행에서 인접 트랜지스터와 공통 단자(common terminal)를 공유한다. 예를 들면, 행에서의 제 1 인접 트랜지스터들의 쌍(12, 13)은 소스 단자(31)를 공유하며, 행에서의 제 2 인접 트랜지스터들의 쌍(13, 14)은 드레인 전극(28)을 공유한다. 그리하여, 각 행에서의 제 1 인접 트랜지스터들의 쌍(즉, 12/13, 14/15, 16/17)은 소스 단자를 공유하고, 행에서의 다른 인접 트랜지스터들의 쌍(즉, 13/14, 15/16, 17/18)은 드레인 단자를 공유한다.
공통 단자 개념은 선택적이며, 본 실시예에서 메모리 영역을 더욱 줄이기 위해 포함되었다. 그러나, 기판 영역이 별 문제가 되지 않는 상황이라면, 공통 단자를 공유하는 트랜지스터들보다는 개별 트랜지스터를들이 제조될 수도 있다. MOS 메모리 셀들 또는 트랜지스터들이 사용된 바람직한 실시예에서, 소스 또는 드레인으로 언급된 각각의 단자들은 임의적이며, 트랜지스터들은 작동에 있어 본래 대칭적이다. 이러한 이유로, 본 기술에서 이러한 단자들은 종종 소스/드레인들로 언급되며, 본 발명에서 피제어 단자들로 언급될 수 있다. NMOS 트랜지스터의 작동에 있어서, 소스는 일반적으로 두 개의 단자들의 하위 전위에 접속된 단자, 또는 셀 또는 트랜지스터가 인에이블 또는 온되고 드레인이 양 전위에 접속되었을 때 전류가 흐르는 단자를 나타낸다.
각 드레인 단자(27, 28, 29, 30)는 본 실시예에서 "프리차지(pre-charge)" 라인으로 언급되는 제 1 신호 라인에 접속된다. 제 1 신호 라인은 일부 작동 모드에서 "프리차지"로 사용되며 다른 모드에서는 그렇지 않다는 것에 주의한다. 일반적으로, 작동중, "프리차지" 라인은 접지와 같은 공용 전위에 접속되어 트랜지스터들 또는 메모리 셀들의 각각을 통하여 회로를 완성한다. 도 1, 2, 3에 도시된 실시예에서, "프리차지" 라인들(36, 37, 38, 39)은 제 1 금속층에 형성되며 도 2에서 직각으로 연장되어 배열의 트랜지스터들의 각 열에 평행하게 연장된다(도 1 참조). 각 트랜지스터에 대하여 각 드레인은 접점들(40)에 의해 "프리차지" 라인들(36, 37, 38, 39) 중 인접한 것에 접속된다. 트랜지스터들(12, 70, 71, 72)에 의해 형성된 트랜지스터의 열의 일부는, 각 트랜지스터를 위한 게이트(20)를 형성하는 폴리실리콘 또는 금속과 같은 도전성 물질의 공통 스트립(common strip)을 공유하며, 마찬가지로, 공용 "프리차지" 또는 제 1 신호 라인(36)을 공유한다. 여기에서, 일단 트랜지스터들의 배열이 형성되면, 전체 배열은 절연 물질(insulating material)(예를 들면, 산화 실리콘)의 층으로 덮어지며, 그런 다음(선택적으로 평탄화되며), 패터닝되어 접점(40)(그리고 설명될 다른 접점들)을 위한 개구들을 형성한다. 상기 개구들은 접점(40)을(선택적으로 다른 접점들을) 형성하기 위해 제 1 금속층의 도전성 물질로 충진된 부분이다. 비아(via)들을 충진하기에 적합한 물질은 금속들, 폴리실리콘 등을 포함한다. 제 1 금속층은 제 1 금속층에 포함된 접점들 또는 접속 라인들뿐만 아니라 접점들(40, 41)과 "프리차지" 라인들(36, 37, 38, 39)을 형성하기 위해 증착된다.
"프리차지" 라인들(36, 37, 38, 39)을 드레인들(27, 28, 29, 30)에 각각 접속하는 접점들(40)외에도, 제 1 금속층에서 접점들(41)은 소스들(31, 32, 33, 34)을 라인(42)에 전기적으로 접속한다. ROM(10)이 임베딩된 특정 집적 회로(및 IC에서 금속층의 수 "n")에 따라서, 복수의 "n-1" 개의 층들은 전기 전도성 물질로 충진된 도전성 비아들(conductive vias)에 의해 상호 또한 공유된 소스 단자들(31, 32, 33, 34)에 접속된다; 그러므로, 상기 비아들은 충진된 비아들이라고 한다. 도전층들은 대부분 금속으로 형성되므로 본 발명에서 금속층들로 언급될 것이지만, 다른 도전성 물질(도핑된 반도체 물질과 같은)은 일부 특정 애플리케이션들에서 사용될 수 있다.
도 1의 분할선 3-3을 따라 취해진 도 3에 따른 단면도를 추가로 참조하면, 각각의 공유된 소스 단자(31) 등 각각에 대한 트랜지스터(12, 70, 71, 72)의 복수의 도전성 패드들(45, 46, 47, 48)은 복수의 금속층들의 최종 금속층(금속층 n-1)에 형성된다는 것을 알 수 있다. 도전성 패드들(45, 46, 47, 48)은 일반적으로 직사각형의 형상을 가지며 칩 영역을 줄이기 위하여 도 3에서 평면상에 또는 교차하는 장축을 가진다.
복수의 판독 또는 평가 라인들 또는 제 2 신호 라인들(50, 51, 52, 53, 54, 55, 56)은 금속층 n으로부터 형성되며, 전기적 도전 물질로 선택적으로 충진된 비아들(60)에 의해 도전성 패드들(45,46,47,48) 중 선택된 것들에 접속된다; 그러므로, 충진된 비아들은 충진된 비아들이라고 불린다. 도 1에 잘 도시된 바와 같이, 평가 라인들(50, 51, 52, 53, 54, 55, 56)은 일반적으로 트랜지스터들의 배열의 트랜지스터들의 각 행에 접속된 두 개의 평가 라인들을 가진 트랜지스터들의 행들에 평행하도록 연장한다. 예를 들면, 특히 도 1 및 3에서, 평가 라인들(50, 51)은 도 1 또는 도 3에 도시되지 않은 트랜지스터들(12, 13, 14, 15)을 포함하는 트랜지스터들의 행에 접속되고, 평가 라인들(52, 53)은 트랜지스터(70)를 포함하는 트랜지스터들의 다음 행에 접속되어 있고, 평가 라인들(54, 55)은 트랜지스터(71)를 포함하는 후속 트랜지스터들의 다음 행에 접속되어 있음을 알 수 있다. 충진된 비아들(60)은 도전성 패드들 중에서 선택된 패드들을 복수의 평가 라인들 중에서 선택된 라인에 접속하여 메모리 셀들의 행의 제 1 논리적 출력들을 규정한다. 도 1에서, 트랜지스터들의 제 1 행에서, 충진된 비아들(60)은 도전성 패드들(45) 중에서 선택된 패드들을 평가 라인들(50, 51) 중에서 선택된 라인에 접속한다. 예를 들면, 평가 라인(50)만이 도전성 패드(45)에 접속되고, 평가 라인들(52, 53)은 도전성 패드(46)에 접속된다. 또한, 평가 라인들(50, 51)은 모두 트랜지스터 제 1 행에서 제 2 도전성 패드에 접속되며, 평가 라인(52)만이 트랜지스터들의 제 2 행에서 제 2 도전성 패드에 접속된다.
ROM(10)에 저장된 정보를 판독하기 위해(복수의 금속층들(1에서 n-1)에 포함될 수 있는 어드레싱 또는 다른 특정 접속들을 무시하고), 배열의 개별 메모리 셀들은 셀을 구성하는 트랜지스터를 활성화함으로써 어드레싱될 수 있다. 트랜지스터(12)를 특정 예로 들면, "프리차지" 라인(36)을 접지와 같은 공통 전위에 접속하고 게이트(20)에 적절한 전위를 제공함으로써 어드레싱이 이루어진다. 평가 라인(50)에 적절한 전위를 인가하고 전류 흐름을 측정함으로써, 도전성 패드(45)와 평가 라인(50) 사이의 충진된 비아(60)의 존재 여부가 결정될 수 있다. 본 예에서, 충진된 비아(60)가 존재하므로 전류가 흐른다. 즉, 평가 라인(50)을 소스(31)에 접속하는 비아들은 전기적 도전성 물질로 충진된다. 마찬가지로, 트랜지스터(70)는 제 1 신호 라인 또는 프리차지 라인(36)과 게이트(20)를 적절히 바이어싱하고 제 2 신호 라인 또는 평가 라인들(52, 53)을 이용하여 어드레싱될 수 있다. 이 경우, 충진된 비아(60)가 평가 라인을 도전성 패드(46)에 접속하므로, 각 평가 라인에 대해 전류가 흐른다.
트랜지스터(13)는 "프리차지" 라인(37)을 접지와 같은 공통 전위에 접속하고, 적절한 전위를 게이트(21)에 제공함으로써 어드레싱된다. 평가 라인(51)에 적절한 전위를 인가하고 전류흐름을 측정함으로써, 도전성 패드(45)와 평가 라인(51) 사이의 충진된 비아(60)의 존재여부가 결정될 수 있다. 본 예에서, 충진된 비아(60)가 존재하지 않으므로, 즉, 평가 라인(51)을 소스(31)에 접속하는 비아는 전기적 도전성 물질로 충진되지 않기 때문에 전류가 흐르지 않는다(도 1, 도 3 참조).
트랜지스터(14)는 "프리차지" 라인(37)을 접지와 같은 공통 전위에 접속하고, 적절한 전위를 게이트(22)에 제공함으로써 어드레싱되며, 상기에 서술된 바와 같이 평가 라인들(50, 51)을 접속함으로써 판독된다. 트랜지스터(15)는 "프리차지" 라인(38)과 적절한 전위를 게이트(23)에 접속함으로써 어드레싱되며, 상기에 서술된 바와 같이 평가 라인(50, 51)을 접속함으로써 판독된다. 트랜지스터들(14,15)은 판독 동작 수행시 양측 평가 라인들에 대해 전류가 흐르도록 트랜지스터에 접속된 충진된 비아(60)를 가진다. 이와 유사한 방법으로, 배열의 각 셀이 판독된다. 본 실시예에서, 전류 흐름, 또는 충진된 비아(60)의 존재는 논리"1"로 지정되며, 충진된 비아(60)의 부재 또는 전류 흐름의 부족은 논리"0"으로 지정된다. 당업자에게 명백하듯이, 특정 논리 출력은 동반 장비에 따라 역전될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 ROM(110)을 도시한다. 본 실시예에서, 도 1 내지 도 3의 구성 요소들과 유사한 구성 요소는 동일한 번호를 부여하였으며, a 1을 추가하여 다른 실시예임을 나타내었다. 일반적으로, ROM(110)은 ROM(10)과 유사하며, 단지 복수의 "프리차지" 라인들(136, 137, 138, 139)이, 예를 들면 드레인 단자들(127, 128, 129, 130)의 확장으로서 기판(111)에 형성된다.(예를 들면, 단지 개별 드레인 단자들만 대신에 전체 라인을 도핑한다)(또는 기판(111)의 표면상에 폴리실리콘 또는 다른 반도체 물질을 포함함으로써). 어떤 경우에든, "프리차지" 라인들(136, 137, 138, 139)은 도 4의 분할선 5-5를 따라 취해진 도 5에 따른 단면도에서 종이면에 직각으로 연장된다. 본 실시예에서, "프리차지" 라인들은 배열 또는 블록들의 에지들에서만 접촉될 수 있다. 도 4에 도시된 바와 같이, 게이트 라인들과 트랜지스터들은 인접하도록 이동될 수 있으며, 이것은 ROM(110)의 면적을 줄이게 된다. 그러나, 반도전성(semiconductive) "프리차지" 라인들에 의해 생성된 높은 저항 때문에 ROM(110)의 성능은 ROM(10)에 비하여 축소될 수 있지만, 스트래핑(strapping) 등에 의해 보강될 수 있다.
따라서 ROM(10)또는 ROM(110) 중 어느 하나에서, 금속층 n-1을 통한 모든 상호 접속층은 프로그래밍 전에 완성될 수 있다. 금속층 n-1이 완성된 후 편리한 시간에, 절연 금속층은 금속층 n-1에 증착되며 평탄화된다. 평탄화 단계는 선택적이라는 것에 주의한다. 원하는 프로그래밍 정보(즉, 각각의 충진된 비아(60 또는 160)의 존재 여부)를 포함하는 마스크는 도전성 패드와 접속된 충진된 비아(60 또는 160)를 형성하기 위해 사용된다. 여기에서, 사용된 제조 기술들에 따라, 충진된 비아들(60, 160)은 금속층 n-1, n의 일부로서 또는 설명된 공정상에서 변화가 거의 없이 다른 물질(특정 플러그들로 칭함, 이하 참조)로 형성될 수 있다. 충진된 비아들(60 또는 160)의 형성 후에, 최종 금속층 n이 증착되며 에칭되고, 패시베이션 층(passivation layer)이 증착되고 에칭되어 ROM이 완성된다.
상기에 설명된 바와 같이, ROM(10) 또는 ROM(110) 중 어느 하나는 실질적으로 ROM 전체가 제조된 후에 특정 정보로 프로그래밍된다. 그러므로, 상호 접속층들이 완성된 후에 단계가 수행되기 때문에 상호 접속층들의 증가 수들은 프로그래밍의 지연에 거의 영향을 끼치지 않는다. 또한, 프로그래밍 단계까지는 모든 양태들에서 ROM들은 동일하므로 특정 코드를 위한 후반기 주기 시간은 실질적으로 줄어들 수 있다. 또한, 비트셀 크기는 작게 유지되고 일부 응용에서는 줄어들기도 한다. 그러므로, 사용자 코드들은 주기 시간을 실질적으로 변경하지 않고서도 최종 몇 분의 시간에서 변경될 수 있다.
ROM(10) 또는 ROM(110) 중 어느 하나를 판독하는 한 가지 방법은 아래와 같다:
A. 모든 "프리차지" 라인들을 VD,Read로 충전한다;
B. 바이트/블록의 어드레스를 판독되도록 디코딩한다;
C. 선택된 게이트 전극 또는 전극들을 VG,Read로 충전한다;
D. 적절한 평가 라인을 임의의 수단을 정하여 감지한다;
이 방법에서, 누락 충진된 비아들(60 또는 160)을 가진 셀들의 평가 라인들은 "프리차지" 라인들에 접속되지 않을 것이며, VD,Read에 위치되지 않을 것이다. 이들 셀들은 원래의 충진된 비아들을 가진 셀들의 평가 라인들과는 구별될 수 있다. 그러므로, 상기 방법에 의하면 두 개의 비트 상태들을 구분되게 한다.
ROM(10) 또는 ROM(110) 중 어느 하나를 판독하는 다른 방법은 아래와 같다:
A. 판독될 데이터에 대한 평가 라인들을 VD,Read로 충전한다;
B. "프리차지" 라인들을 VG,Read로 충전한다;
C. 데이터의 어드레스를 그 행에서 디코딩한다;
D. 선택된 게이트들을 VG,Read로 충전한다.
E. 적절한 평가 라인을 임의의 수단을 정하여 감지한다;
상기의 과정을 통해, 누락 충진된 비아들을 가진 셀들의 "프리차지" 라인들은 평가 라인들에 접속되지 않을 것이고, 대응하는 평가 라인들에서 전류가 흐를 것이다.
도 7에서, 본 발명에 따른 ROM(210)의 다른 실시예의 평면도가 도시된다. 본 실시예에서, 도 1 내지 3, 도 4 내지 6의 구성 요소들과 유사한 구성 요소들이 도시되었고 전체 ROM(210)은 유사한 방법으로 동작하거나 동작할 수 있다. 그러므로, 아래의 설명은 차이점들에 집중될 것이며 도 7 내지 12에 대한 설명은 최소화된다. 일반적으로 ROM(210)은, 이에 관하여는 좀더 상세히 설명될 바와 같이 부가적인 평가 라인들이 금속층 n-2(및/또는 다른 금속층들, 도 12 참조)에 포함되어 있다는 점을 제외하고는 ROM(10)과 유사한 구성을 가진다. 것이다. 부가적인 평가 라인들은 충진된 비아들에 의해 이들을 도전성 패드들에 접속, 부착, 접속함에 의해 프로그래밍된다. 당업자에게 자명하듯이, 충진된 비아들은 금속층 n-2와 금속층 n-1의 형성 공정 사이 또는 금속층 n-1의 형성 공정 중에, 사용된 특정 공정에 따라, 개별 플러그들로 형성될 수 있다.
도 7에 도시된 실시예에서, 편의상 트랜지스터들의 쌍들(213, 214, 215, 216)만이 도시되었으며, 명확성을 위해, 일부 층들은 생략되었다(예를 들면, 도 7의 좌측부에서 고 레벨 금속층들은 생략되었다). 그러나, 도 8 내지 12에 참조하여 도시된 바와 같이, 트랜지스터들의 완전한 배열(본 실시예에서는, 다른 전도성 또는 트랜지스터들의 유형들이 사용가능할지라도 NMOS 트랜지스터들로 함)이 제공된다. 예를 들어, 트랜지스터들의 쌍(215)과 도 7의 분할선 8-8을 따라 취해진 도 8에 따른 단면도에서, 반도체 기판(211)이 제공되며, 이 기판은 본 실시예에서 도핑된 p 타입이다. 복수의 스위칭 트랜지스터들의 쌍들(213, 214, 215, 216)이 반도체 기판상에서 행들과 열들로 형성되어 배열을 형성한다. 도 7은 판독자가 특정 성분을 수직으로 고려하고 열들을 종이면에 대하여 수평으로 향해지는 열들이 고려된다면 도 1과 유사할 수 있다. 각 쌍의 스위칭 트랜지스터가 실질적으로 유사하므로, 하나의 쌍(215)만이 상세히 설명될 것이다.
도 7 및 도 8에서, 트랜지스터들의 쌍(215)은 소스 단자(220)로부터 이격된 드레인 단자들(221, 222)을 가진 공통 소스 단자(220)를 포함한다는 것을 알 수 있다. 상기 간격들은 겹쳐진 위치의 게이트 단자(226)를 가진 제 1 채널 영역(225)과, 겹쳐진 위치의 게이트 단자(229)를 가진 제 2 채널 영역(228)을 형성한다. 도 7에 잘 도시된 바와 같이, 공통 소스 단자(220)와 스위칭 트랜지스터(213, 214, 215, 216)의 인접 쌍의 다른 공통 소스 단자들은 바람직하게는 공통 소스 영역(220)의 확장인 어드레스 라인(230)에 의해 서로 접속된다. 공통 소스 단자가 스위칭 트랜지스터의 각 쌍에 대해 개시되어 있으나, 필요한 경우 공통 단자는 드레인 단자가 되도록 단자들이 접속될 수 있다는 것이 이해될 것이다. 또한, 트랜지스터들의 열에서 각 트랜지스터에 대한 각 게이트 단자는 예를 들면, 게이트 단자(226)에 접속하는 라인(231)과 게이트 단자(229)에 접속하는 라인(232)과 같은 어드레스 라인에 의해 서로 접속된다. 이러한 어드레스 라인들(231, 232)은 바람직하게는, 게이트 단자들(226, 229)의 도 9에서 종이면에 직각인 연장들이다. 라인들(231, 232)은 본 실시예에서 폴리실리콘으로 형성되었으나, 필요한 경우 제 1 금속층에서 형성되고/되거나 접속될 수 있다. 또한, 필드 산화물층(235), 또는 기타 다른 절연 수단, 예를 들면 트렌치 분리(trench isolation)는 인접 드레인 전극들 사이 및 둘레에 위치하여 트렌지스터들의 쌍들을 분리하고, 평행한 외부 전류 경로의 형성을 방지한다. 여기에서, 공통 단자를 공유하는 트랜지스터들의 쌍들이 바람직한 실시예로 설명되고 있으나, 특정 응용을 위해 필요한 경우, 각 트랜지스터는 공유 단자를 가지지 않고 그리고/또는 공통 어드레스 라인들(231, 232)을 가지지 않고 별도로 제조될 수 있다.
복수의 도전층들(본 실시예에서 1 내지 n-2)은 순차적으로 형성되고 접속된다. 일반적으로, 이러한 도전층들은 연관 집적 회로의 제조 과정 중에 통상적으로 형성되는 도전층들과 일치하며, 연관된 집적 회로에 의해 요구되는 수를 실질적으로 포함할 수 있다. 복수의 도전층들은 스위칭 트랜지스터들(213, 214, 215, 216)의 각 쌍의 각 드레인(예를 들면, 221, 222)에 접속되며, 전기적 도전성 물질 등으로 충진된 비아들에 의해 서로 접속된다. 도 8 및 도 11에서, 복수의 도전층들은 각 드레인 단자에 위치되고 전기적으로 접속된 금속의 열(239)로서 도시된다. 또한, 본 실시예에서, 도 10 및 도 11에 도시된 바와 같이, 복수의 평행 비트라인들(240)이 서로 이격되어 또한 열(239)로부터 이격되어 금속층 n-2에 형성된다. 선택적으로, 게이트 스트랩(gate strap; 237; 도 8에는 미도시)이 포함될 수 있으며, 주기적으로 어드레스 라인들(231, 232)에 접속되어 게이트 단자들(229, 226)에 접속된다.
복수의 도전층들 중 최종 도전층(본 실시예에서 n-1)은 증착되고 형성되어 드레인 단자들 각각에 대한 도전성 패드(241)를 규정하며 접속된 열(239)을 통하여 접속된 드레인 단자에 접촉한다. 도전성 패드들(241)은 도 11에 도시된 바와 같이 접속된 비트라인들(240) 위에 놓이도록 구조를 이루기 위하여 다소 가늘고 긴 구조를 가진다(도 7 참조). 충진된 비아들(242), 즉, 전기적 도전 물질로 충진된 비아들은 비트라인(240)과 선택된 도전성 패드들(241) 사이에 선택적으로 형성된다. 아래에 설명된 바와 같이, 충진된 비아들(242)은 사용된 특정 공정에 따라, 금속층(n-2)과 금속층(n-1)의 형성 사이에 또는 금속층(n-1)의 형성 중에 형성될 수 있다. 일반적으로, 이 특정 예에서, 충진된 비아의 포함은 "0"으로 표시되고 충진된 비아(242)의 생략은 "1"로 표시된다.
비슷한 방법으로, 한 쌍의 충진된 비아들(243, 244), 즉 전기적 도전 물질로 충진된 비아들은 도전성 패드들(241)과 한 쌍의 비트라인들(246, 247)의 형성 사이에 선택적으로 형성되거나 형성되지 않는다. 비트라인들(246, 247)은 금속층 n에 형성되며 충진된 비아들(243, 244)은 사용된 공정에 따라, 금속층 n과 n-1 형성 사이에 개별 플러그로 형성되거나 금속층 n 또는 금속층 n-1의 일부로서 형성될 수 있다. 다시 본 특정 실시예에서, 충진된 비아(243 또는 244)의 포함은 비트라인(246 또는 247)과 각각 접합하여 출력 "0"으로 표시되고, 충진된 비아(243 또는 244)의 생략은 비트라인(246 또는 247)과 각각 접합하여 출력 "1"로 표시된다. 본 실시예에서, ROM(210)의 프로그래밍부는 복수의 금속층들(즉, 접촉층에서 금속층 n-1까지)의 형성, 즉 충진된 비아(242)의 형성 중에 이루어진다. 그러나, 충진된 비아들(243, 244)만이 포함된 경우, 모든 프로그래밍은 복수의 금속층들의 형성 후에 이루어진다. 즉, 모든 프로그래밍이 충진된 비아들(243, 244)과 비트라인들(246, 247)의 형성이 동반되어야만 일어난다.
일반적으로, 평가 라인들 또는 신호 라인들로 또한 언급될 수 있는 비트라인들(240, 246, 247)은 ROM(210)의 블록의 에지, 또는 외부 접촉 또는 단자가 제공된 스위칭 트랜지스터들의 배열 중 하나로 연장된다. 그러므로, 3개의 평가 라인들, 또는 신호 라인들 또는 비트라인들은 충진된 비아들(242, 243, 244)에 의해 ROM(210)의 셀들의 각 행에서 각 셀(스위칭 트랜지스터)로 선택적으로 접속될 수 있도록 배치된다. 또한, 트랜지스터 쌍들(213, 214, 215, 216)의 게이트들(특히, 게이트들(228, 229))은 워드 또는 어드레스 라인들(231, 232)에 의해 열(column)들로 접속되며 예를 들면, 폴리실리콘 등의 물질로 형성될 수 있다. 트랜지스터들의 배열의 각 트랜지스터는 3개의 비트라인들과 그것에 접속된 3개의 전위적으로 충진된 비아를 가지며, 4개의 서로 다른 상태들에 의해 인코딩된 2비트의 데이터를 제공한다. 작동의 설명의 편의성을 위해, 비트라인(246)은 BL0으로 지정되고 비트라인(247)은 BL1로 지정되고, 비트라인(240)은 BL2로 지정된다.
ROM(210)의 바람직한 작동 방법에서, 각 트랜지스터들의 쌍을 위한 공통 소스 또는 신호 라인(예를 들면, 트랜지스터들의 쌍(215)을 위한 소스(220))은 어드레스 라인(230)을 통해 접지된다. 트랜지스터들의 배열에서 개별 트랜지스터는 어드레싱될 트렌지스터의 게이트에 접속된 어드레스 라인(231,232)에 활성화 전위를 공급하고, 판독될 비트라인들 BL0, BL1, BL2에 "판독" 전압을 순차적으로 공급함으로써 어드레싱될 수 있다. 비트라인 또는 신호 라인 BL0이 활성화 또는 판독될 때, 충진된 비아(243)가 존재하는 경우, 본 실시예에서 "0"으로 표시된 바와 같이 전류가 선택된 트랜지스터에 흐를 것이다. 충진된 비아(243)이 존재하지 않는 경우, 본 실시예에서 "1"로 표시된 바와 같이 전류가 선택된 트랜지스터에 흐르지 않을 것이다. 마찬가지로, 각 비트라인 또는 신호 라인 BL1, BL2이 활성화되면, 충진된 비아들(244, 242)이 존재하거나 부재시에 "0" 또는 "1"이 각각 판독될 것이다.
바람직한 작동 방법에서, 비트라인들 BL0, BL1, BL2를 동시에 감지하기 위해 전압 또는 전류 감지방법이 사용된다. 이러한 인코딩 과정에서, 3개의 평가 또는 비트라인들에 대해 4개의 상태들이 생성된다. 4개의 상태들은 아래의 표 1과 같다.
표 1
BL0 BL1 BL2
상태 0: 1 1 1 충진된 비아 없음
상태 1: 0 1 1 충진된 비아(243)
상태 2: 1 0 1 충진된 비아(244)
상태 3: 1 1 0 충진된 비아(242)
상기 4 상태들은 2비트 데이터를 나타낸다. 이것은 대형 전체 셀의 제조를 가능하게 하는 인코딩이나, 인코딩에 기인한 소형 퍼(per) 비트이기도 하다. 평가 또는 비트라인들이 많을수록, 많은 상태들이 인코딩될 수 있다. 프로그래밍되지 않은(충진된 비아 없는) 평가 또는 비트라인은 하나의 상태이며, 각 충진된 비아는 다른 상태를 나타낸다. 집적 회로(또는 ROM)에서 사용된 많은 금속층들이 사용될수록, 밀도는 동일하나 더 많은 비트가 인코딩된다. 그러나, 부가적인 비트는 프로그래밍과정을 제조 공정에서 보다 선두에 둘 수 있도록 한다.
부가 비트라인(240)과 선택적으로 충진된 비아들(242)의 포함은 ROM(210)의 각 트랜지스터에 대한 추가 메모리 비트를 제공한다(즉, 도 1과 4에 각각 도시된 ROM들(10 또는 110)상에). 도 7의 실시예(즉 ROM(210))는 ROM(10 또는 110)보다 비트당 칩 또는 IC 영역이 거의 절반으로 요구된다는 장점을 가진다. 단점은 제조 공정에서 두 배의 프로그래밍 단계들이 필요하다는 것이다. 또한, 제 1 프로그래밍 단계는 초기 금속층등의 증착 중에, 즉 제조 공정 초기에 수행된다. 그러나, 복수의 애플리케이션들에서, 실질적으로 줄어든 비트당 칩 영역은 초기 프로그래밍을 보상한다. 특정 애플리케이션들에서, 각 셀에 저장될 수 있는 메모리 비트의 수를 보다 늘이기 위해 초기 금속층들에 보다 많은 수의 평가 라인들을 포함시키는 것이 편리할 수 있다.
상기 설명된 여러 도면들과 실시예들에서 알 수 있듯이, 새로운 ROM에서의 영역 절약의 주요 소스는 다층 집적 회로에서 3개 또는 그 이상의 금속층들의 유용성이다. 종래의 ROM에서, 목표는 활성 영역과 셀의 프로그래밍 메커니즘에 의해 크기를 조절하면서 최대한 작은 비트셀을 제작하는 것이다.
스트래핑 복합 감지 증폭기들을 이용하여 종래의 셀이 소스전류 또는 싱크(sink)전류가 되는 전류를 검출한다.
여기에 설명된 새로운 ROM에서, 특별한 셀이 제조되지는 않았는데, 이것은 표준 트랜지스터들이 사용될 수 있기 때문이다. 각각의 새로운 셀이 2비트 데이터를 제공할 수 있으므로, 장치에서는 영역을 효과적으로 2배로 사용할 수 있다. 즉, 각 셀 영역이 두 배가 되고 모듈은 종래 기술 ROM과 동일한 크기를 유지하도록 비트 당 영역은 본질적으로 반으로 줄었다. 그러므로, 새로운 ROM에서, 현재 개시된 기술 또는 프로그래밍 방법에 비하여, 크기가 작은 셀을 개발하는 것에 대한 부담이 줄어들었다.
또한, 새로운 ROM 셀 구조로 인하여, 셀 크기는 금속에 한정되며 유효 영역에 의해 결정되지는 않는다. 또한, 배열 효율에 영향을 주지 않고 전류 싱크/소스 및 장치의 속도 능력들을 증가/감소시키면서, 새로운 ROM에서의 셀들의 유효영역의 크기가 증가 또는 감소될 수 있다. 이렇게 하면 저 전력 또는 고속의 ROM을 달성하기 위해 보다 간단한 감지 메커니즘이 생성될 수 있으므로 회로 설계를 쉽고 안전하게 한다. 또한, 다른 공정에서도 새로운 ROM은 바람직한 실시예들의 본래 NMOS 또는 PMOS 저 전압 장치를 사용하므로 공정상 불안한 요소나 추가 공정 비용이 발생하지 않는다. 또한, 활성 영역이 사이즈와는 상관없으므로 셀들은 배열 효율을 변경하지 않고서도 다른 애플리케이션들에 용이하게 재적용될 수 있다.
다층 집적 회로들에 임베딩된 ROM에 대한 몇 가지 실시예들과 제조방법이 개시되었다. 일부 실시예들에서, 프로그래밍은 최종 금속층의 증착과 함께 수행되며 ROM은 패시베이팅되었다. 이것은 실질적으로 최종 공정단계까지 표준인 ROM이므로, 코드들에서의 최종 몇 분간의 변경들이 고객의 주기시간에 거의 영향을 주지 않을 것이다. 일부 실시예들에서, 프로그래밍은 두 개 또는 그 이상의 금속층, 최적으로는 최종 금속층들의 증착과 함께 수행되며, 제조과정은 약간 복잡하지만 비트 당 칩 영역은 실질적으로 감소된다.
본 발명의 특정 실시예들을 도시하고 설명하였으나, 추가적인 수정들 및 개선들이 가능함은 당업자에게 명백할 것이다. 그러므로, 본 발명은 상기 도시된 특정 형식들에 한정되지 않으며, 본 발명의 사상과 범위를 벗어나지 않는 한도 내에서 첨부된 청구항들의 모든 변형들을 포함한다. 예를 들면, ROM 프로그래밍은 도 12에 도시된 바와 같이 프로그래밍 비아들의 일부를 다른 층들로 이동시킴으로서 도 11에 도시된 실시예에 설명된 제조공정보다 더 빠른 단계에서 시작될 수도 있다. 또한, 트랜지스터 당 더 많은 비트를 인코딩하기 위해 더 많은 금속 라인들 또는 층들, 또는 더 많은 비트라인들의 사용을 포함한다.

Claims (9)

  1. 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM)에 있어서,
    제 1 방향으로 형성된 복수의 스위칭 트랜지스터들(12, 13, 14, 15, 16, 17, 18)을 갖는 반도체 기판(11)으로서, 상기 복수의 스위칭 트랜지스터들의 각 스위칭 트랜지스터는 메모리 셀로서 작동하며 상기 제 1 방향의 복수의 스위칭 트랜지스터들은 메모리 셀들의 행을 규정하는, 상기 반도체 기판(11);
    상기 복수의 스위칭 트랜지스터들에 접속된 복수의 제 1 신호 라인들(36, 37, 38, 39)로서, 상기 복수의 제 1 신호 라인들의 각각의 제 1 신호 라인은 상기 복수의 스위칭 트랜지스터들의 대응하는 스위칭 트랜지스터의 관련 제 1 단자에 접속되며, 상기 복수의 제 1 신호 라인들의 각각의 제 1 신호 라인은 상기 메모리 셀들의 행내의 적어도 하나의 메모리 셀에 대한 하나의 접촉 단자로 작용하는, 상기 복수의 제 1 신호 라인들(36, 37, 38, 39);
    상기 복수의 스위칭 트랜지스터들의 각 관련 스위칭 트랜지스터의 제 2 단자에 접속되고 충진된 비아들(60)에 의해 서로 간에 접속된 복수의 도전층들로서, 복수의 도전성 패드들(45, 46, 47, 48)을 규정하는 도전층을 포함하며, 각각의 도전성 패드는 상기 복수의 스위칭 트랜지스터들의 대응하는 스위칭 트랜지스터의 관련 제 2 단자에 접속되는, 상기 복수의 도전층들;
    상기 메모리 셀들의 행에 대한 출력 단자들로 작용하는 복수의 제 2 신호 라인들(52, 53); 및
    상기 도전성 패드들 중 선택된 패드들을 상기 복수의 제 2 신호 라인들 중 선택된 라인들에 접속하는 추가적인 충진된 비아들로서, 상기 복수의 제 2 신호 라인들은 상기 메모리 셀들의 행의 출력 라인들로 작용하는, 상기 추가적인 충진된 비아들을 포함하는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  2. 제 1 항에 있어서,
    상기 메모리 셀들의 행내의 각각의 트랜지스터는 상기 메모리 셀들의 행내의 인접한 트랜지스터와 공통 단자(31, 28)를 공유함으로써, 상기 메모리 셀들의 행내의 인접한 트랜지스터들의 쌍들은 소스 단자(31)와 드레인 단자(28)중 하나를 공유하며, 상기 복수의 제 1 신호 라인들은 각각의 공통 단자에 각각 접속되는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  3. 제 1 항에 있어서,
    상기 복수의 스위칭 트랜지스터 행들내의 스위칭 트랜지스터들은 복수의 스위칭 트랜지스터 열들을 형성하도록 정렬되는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  4. 삭제
  5. 제 3 항에 있어서,
    각각의 상기 복수의 제 2 신호 라인들은 상기 스위칭 트랜지스터들의 행들에 일반적으로 평행하게 배향되며, 스위칭 트랜지스터들의 각 행은 제 2 신호 라인들의 관련 쌍을 갖는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  6. 제 1 항에 있어서,
    상기 제 2 단자들에 접속되고 도전성 충진된 비아들에 의해 서로 간에 접속된 상기 복수의 도전층들은, 상기 도전층 이전의 제 1 도전층에 복수의 제 3 신호 라인들을 더 포함하고, 충진된 비아들이 도전성 패드들 중 선택된 패드들을 상기 복수의 제 3 신호 라인들 중 선택된 라인들에 접속하는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  7. 제 1 항에 있어서,
    상기 복수의 제 1 신호 라인들은 상기 관련된 제 1 단자들로 제조되며, 각각은 상기 메모리의 블록의 에지에 인접한 접촉부를 포함하는, 다층 집적 회로에 임베딩된 판독 전용 메모리(ROM).
  8. 삭제
  9. 삭제
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