CN1437767A - 超延迟编程rom及制造方法 - Google Patents

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Abstract

一种嵌入多层集成电路中的ROM包括多行晶体管存储单元。对于较小面积，行中每个晶体管可选地与行中相邻晶体管共享一个终端，由此，相邻的晶体管共享源极和漏极中的一个。多个接触线，每个接触线连接到每个公共终端，用作单元的地址终端。多个金属层由填充通路连接到其它漏极或源极终端，并且包括定义各个其它终端的金属衬垫的最后金属层。填充通路将所选金属衬垫连接到所选信号线以提供所选单元的“1”输出，而没有由填充通路连接到金属衬垫的信号线提供所选单元的“0”输出。

Description

超延迟编程ROM及制造方法
发明领域
一般而言，本发明涉及只读存储器(ROM)，更特别地，涉及ROM和一种用于制造ROM的方法，其中ROM能够在制造过程中非常晚的时间编程。
发明背景
大多数，如果不是全部，嵌入式微控制器部件在单板上具有只读存储器(ROM)模块。在工程开发过程中，系统设计师典型地使用嵌入式非易失性存储器(NVM)来调试他们的微控制器代码。但是，一旦系统和代码发布给用户使用并且开始批量生产，经常用ROM替代NVM。这直接通过小片尺寸减少(编程ROM可能是小片尺寸非常重要的部分)和间接通过较低的探测和测试成本来减少成本。
越来越多地，用户发现他们加到微控制器系统的价值的一个基本部分在于他们嵌入微控制器运行的代码的知识产权(例如，软件，算法等)。因此，供应商需要建立在所有其他方面(CPU，数字模块，模拟模块，I/O等)相同的，但是在ROM中存储不同代码的小片。为了他们生产线的最大灵活性，制造商意欲在制造过程中将向ROM中放入代码推迟得尽可能晚。在ROM编程之后的晶片的普通产品清单将不能服务所有的用户。
推迟向ROM中放入代码的另一个原因是用户有时希望更新他们的代码和算法。当这些代码改变和矫正时，用户期待最小的周期时间。代码存入ROM越早，代码更新的周期时间越长。
同时，这些压力驱使制造商设计在制造过程中越来越晚的阶段编程ROM的方法。在有效面积形成时编程ROM仍然使用(例如美国专利4,021,781，4,151,020，和4,208,726)，但是具有较晚编程的ROM日益流行。延迟ROM编程的方法在ILD0(第一交互层介电层)沉积前通过离子注入技术实现。这一过程的实例在美国专利4,230,505，4,342,100，4,390,971和5,585,297中公开。在某些过程中，通过内腐蚀ILD0区域注入(美国专利5,514,609)，通过使用金属作为掩膜(美国专利4,384,399)，使用高能量注入或者通过使用电子束(美国专利4,272,303和4,591,891)，编程ROM中的数据可以推迟到过程中稍晚些的时候。编程也推迟到触点形成时(美国专利4,326,329，4,219,836，5,494,842，和5,471,416)。在这最后一种方法中，ROM使用到阵列中晶体管栅极的触点来编程。一些推迟编程直到后端较晚时的ROM设计导致大的位单元尺寸。
许多面向高性能应用的现代过程具有多至五层的金属。增加互连层的数目可能与平面化技术象化学机械抛光(CMP)一起使用。增加的后端周期时间意味着在接近于ILD0沉积步骤的ROM编程不再是过程中的“延迟”。为了保持低的用户ROM代码改变周期时间，ROM编程必须移到过程中更晚的时间。进一步，必须保持小的位单元尺寸，并且如果可能甚至减小。
因此，极其渴望提供克服这些问题的方法和结构，这些方法和结构花费不多并易于执行，安装和使用。进一步，在某些具体应用中，该结构具有基本上减小的芯片面积。
附图简述
图1是依照本发明一种实施方案的ROM阵列的平面图，其中部分截去。
图2是从图1剖面线2-2看到剖面图，其中部分截去。
图3是从图1剖面线3-3看到剖面图，其中部分截去。
图4是依照本发明另一种实施方案的ROM阵列的平面图，其中部分截去。
图5是从图4剖面线5-5看到剖面图，其中部分截去。
图6是从图4剖面线6-6看到剖面图，其中部分截去。
图7是依照本发明又一种实施方案的ROM阵列的平面图，其中部分截去。
图8是从图7剖面线8-8看到剖面图，其中部分截去。
图9是从图7剖面线9-9看到剖面图，其中部分截去。
图10是从图7剖面线10-10看到剖面图，其中部分截去。
图11是从图7剖面线11-11看到剖面图，其中部分截去。
图12是依照本发明又一种实施方案的剖面图。
具体实施方式
如将在下面详细说明，本公开内容涉及一种只读存储器(ROM)阵列，这种只读存储器(ROM)阵列优选地作为集成电路的一部分而实施，例如处理器的一个完成的ROM或ROM部分等等。总的来看，这种ROM包括半导体衬底，在半导体衬底上形成多个开关晶体管，其中每个开关晶体管逻辑上并且可能几何上排列于一个阵列中，这个阵列具有第一和第二维，开关晶体管担当存储单元。
每个存储单元进一步包括一个控制终端例如栅极或基极引出端以及第一和第二受控终端例如漏极和源极或者发射极和集电极。在本优选实施方案中，控制终端和一个受控终端担当存储单元的地址线或信号线，以便提供用于选择性地启用给定存储单元的方法。
第二受控终端，漏极或集电极，由填充通路选择性地连接到一个或多个鉴定线或读线或位线，优选地连接到第一和第二鉴定线，由此，每个存储单元编码与各个鉴定线相对应的多种状态。出于各种性能的原因，这些状态通常是对应于没有或零个鉴定线连接到受控终端的状态和对应于各个鉴定线连接到受控终端的各个状态。而且，这种ROM优选地包括两个或多个导电互连层，其中第一或较早或较低层包括一个和可能全部两个地址线。这些地址线优选地沿着阵列的第一逻辑或列维来定向，其中列中的每个单元共享相同的地址线。
第二和较晚导电层包括第一和第二鉴定线中的一个和优选地第一和第二两个鉴定线。优选地，鉴定线将沿着阵列的第二逻辑或行维来定向，行中的每个存储单元共享相同的鉴定线。这通过在过程中非常晚的阶段来提供，填充所选通道，有利地允许ROM制造过程的最晚阶段来确定ROM编程。ROM可以进一步包括第三，第四等鉴定线，这些鉴定线每个都选择性地连接到第二受控终端，其中这些额外的鉴定线可以选择地形成于较早或倒数第二导电层。注意，用第一，第二和第三鉴定线，存储单元可以编码与存储单元相对应的多个位，特别地，4种状态适合于编码2位每单元。这些概念的每一个和更多内容将对于依照本发明的各种实施方案参考附图来详细说明。
从而，图1是依照本发明一种实施方案的只读存储器(ROM)10的平面图。ROM10优选地依照标准制造技术嵌入在多层集成电路中，作为该电路的一个整体部分。再参考沿着图1的剖面线2-2取得的图2，ROM10包括半导体衬底11，在半导体衬底上形成多个(在本图中为七个)开关晶体管12，13，14，15，16，17和18。应该认识到的是，晶体管12，13，14，15，16，17和18只是晶体管阵列中一个单行的一部分，而四行的一部分在上面图1的平面图中说明。类似地，晶体管12，70，71，72是晶体管阵列中一个单列的一部分或片断，而七列的一部分在图1中说明。现在将更详细地说明，每个晶体管担当一个存储单元，其中晶体管12，13，14，15，16，17和18定义存储单元的一行(或一行的部分)，而12，70，71，72定义存储单元的一列(一列的部分)。在这一具体实施方案中，使用了NMOS晶体管，但是本领域技术人员应该认识到，可以使用其它导电性和类型的晶体管。应该进一步认识到，虽然沿着剖面线2-2取得的ROM10的部分作为存储单元一行的一部分来描述，以及沿着剖面线3-3取得的ROM10的部分作为存储器单元一列的一部分来描述，但这是任意的定义。换句话说，沿着剖面线2-2取得的ROM10的部分可以作为存储单元一列的一部分来描述，以及沿着剖面线3-3取得的ROM10的部分可以作为存储器单元一行的一部分来描述。
晶体管12，13，14，15，16，17，18，70，71和72可以使用任何方便的技术来制造。例如，在这一实施方案中，一层栅极氧化物在衬底11的表面上形成，并且使用普通制作布线图案技术来形成栅极20，21，22，23，24，25和26。控制终端或栅极20，21，22，23，24，25和26是，例如，多晶硅，它可以掺杂以提高导电性。进一步，每个栅极20，21，22，23，24，25和26可以形成长条型的导电材料，这一长条形导电材料垂直于图2的纸面延伸晶体管阵列或子阵列长度，使得阵列或子阵列中的晶体管也可以按列排列。漏极27，28，29和30和源极31，32，33和34使用标准自对准注入技术来形成。
这里应该注意，受控终端或漏极27，28，29和30和其它受控终端或源极31，32，33和33沿着图2中的行交替，使得行中的每个晶体管(例如晶体管12，13，14，15，16，17和18)与行中的相邻晶体管共享公共的终端。例如，行的第一相邻晶体管对12和13共享源极终端31，而行中交替或第二相邻晶体管对13和14共享漏极终端28，等等。这样，每行中的第一相邻晶体管对(也就是，12/13，14/15，16/17)共享源极终端，而每行中的交替相邻晶体管对(也就是，13/14，15/16，17/18)共享漏极终端。
公共终端概念是可选的并且包括于这一实施方案中以进一步减小存储面积。但是，如果不考虑衬底面积，可以制造单独的晶体管，而不是晶体管共享公共终端。应该进一步认识到，在使用MOS存储单元或晶体管的优选实施方案中，称作源极或漏极的各个终端是任意的，因为晶体管在操作中本质上是对称的。因为这一原因，在本领域中这些终端经常称作源极/漏极，并且在这里可以称作受控终端。在NMOS晶体管的操作中，源极通常表示两个终端中连接到较低电势的终端或者当单元或晶体管启用或导通时电流将流向的终端，而漏极连接到正电势。
每个漏极终端27，28，29和30连接到第一信号线，第一信号线在这一实施方案中指定为“预充电”线。应该注意，第一信号线可能在某些操作模式中用作“预充电”线，而在其它操作模式中可能不是。一般地，在操作过程中，“预充电”线连接到某个公共电势，例如接地，以完成通过每个晶体管或存储单元的电路。在图1，2和3中说明的实施方案中，“预充电”线36，37，38和39形成于第一金属层中并且垂直于图2的纸面延伸，以便平行于阵列中的每列晶体管而延伸(参看图1)。对应于各个晶体管的各个漏极由触点40连接到相邻的一个“预充电”线36，37，38和39。注意由晶体管12，70，71和72形成的晶体管列的部分或片断共享一条公共导电材料例如多晶硅或金属，以形成各个晶体管的栅极20，并且类似地共享公共“预充电”或第一信号线36。这里应该认识到，一旦晶体管阵列形成，整个阵列覆盖一层绝缘材料(例如氧化硅)，然后这层绝缘材料(可选地平面化并且)制作布线图案以形成触点40(其他触点将马上说明)的孔。这些孔用导电材料填充第一金属层的部分以形成触点40(最优地，其它触点)。用于填充通路的适当材料包括金属，多晶硅，等等。然后第一金属层沉积以形成触点40，41(如果是金属)和预充电线36，37，38和39，以及包括于第一金属层中的任何其它的触点或连接线。
除了触点40分别将“预充电”线36，37，38和39连接到漏极27，28，29和30之外，触点41电学地将源极31，32，33和34连接到第一金属层中的线42。依赖于ROM10嵌入的具体集成电路(以及集成电路中金属层的数目‘n’)，多个‘n-1’层通过填充导电材料的导电通路连接到共享的源极终端31，32，33和34并彼此连接。因此，通路称作填充通路。应该认识到，导电层最一般地由金属形成并且将在这里称作金属层，但是其它导电材料(例如掺杂半导体材料)也可以用于某些具体应用中。
再参考沿着剖面线3-3的剖面图图3，可以看到，多个导电衬垫45，46，47和48，对应于晶体管12，70，71和72的各个共享源极终端31等，形成于多个金属层的最后金属层(金属层n-1)。导电衬垫45，46，47和48一般地形成矩形形状，其中长轴在图3的纸平面中并横过图3的纸平面以减小芯片面积。
多个读出线或鉴定线或第二信号线50，51，52，53，54，55和56从金属层n形成，并且由通道60连接到导电衬底45，46，47和48中所选的一些，通道60选择性用导电材料填充；因此被填充的通道称作填充通路。可以在图1中很好地看到，鉴定线50，51，52，53，54，55和56一般地平行于晶体管行而延伸，其中两个鉴定线与晶体管阵列中的每行晶体管相关联。例如，特别地参考图1和图3，可以看到，鉴定线50和51与包括晶体管12，13，14，15等的一行晶体管相关联，在图1或图3中没有显示，鉴定线52和53与包括晶体管70的下一行晶体管相关联，鉴定线54和55与包含晶体管71的下一行晶体管相关联，等等。填充通路60将导电衬垫中所选的一些连接到多个鉴定线中所选的一些，以定义一行存储单元的第一逻辑输出。通过观察图1，在第一行晶体管中，填充通路60将导电衬垫45中所选的一些连接到鉴定线50和51中所选的一些。例如，只有鉴定线50连接到导电衬垫45，而鉴定线52和53都连接到导电衬垫46。并且，鉴定线50和51都连接到第一行晶体管中的第二导电衬垫，而只有鉴定线52连接到第二行晶体管中的第二导电衬垫。
因此，为了读出存储于ROM10中的信息(忽略可能包括于多个金属层1～n-1中的任何编址或其它特殊连接)，阵列中的各个存储单元可以通过激活构成单元的晶体管来编址。取晶体管12作为特例，编址通过将“预充电”线36连接到公共电势，例如接地，并向栅极20提供适当的电势来完成。通过向鉴定线50加适当的电势并测量电流，可以确定在导电衬垫45和鉴定线50之间的填充通路60的存在或不存在。在本实例中，电流将流动，因为填充通路60存在，也就是，将鉴定线50连接到源极31的通路填充了一种导电材料。类似地，晶体管70可以通过适当地向第一信号线或预充电线36和栅极20加偏压并使用第二信号线或鉴定线52和53来编址。在这一实例中，电流将流向每个鉴定线，因为存在将鉴定线连接到导电衬垫46的填充通路60。
晶体管13通过将“预充电”线37连接到公共电势，例如接地，并向栅极21提供适当的电势来编址。通过向鉴定线51加适当的电势并测量电流，可以确定在导电衬垫45和鉴定线51之间的填充通路60的存在或不存在。在本实例中，电流将不流动，因为没有填充通路60存在(参看图1和3)所以，也就是，将鉴定线51连接到源极31的通路没有填充导电材料。
晶体管14通过将“预充电”线37连接到公共电势例如接地并向栅极22提供适当的电势来编址，并且通过连接鉴定线50和51来读取，如上所述。晶体管15通过连接“预充电”线38并向栅极23提供上述适当的电势来编址，并且通过连接鉴定线50和51来读取，如上所述。晶体管14和15都具有与它们相关联的填充通路60，使得在执行读操作时，电流将流向两个鉴定线。阵列中的每个单元以类似或相似的方式读取。在本实施方案中，电流或者填充通路60的存在指定为逻辑‘1’，而填充通路60的不存在或者没有电流指定为逻辑‘0’。本领域技术人员应该认识到，特殊的逻辑输出可以依赖于后继装置来反转。
图4说明依照本发明另一种实施方案的一种只读存储器(ROM)110。在这一实施方案中，类似于图1-3中的元件以类似的数字指定，并在参考数字上加一个1以指示不同的实施方案。一般地，ROM110类似于ROM10，除了多个预充电线136，137，138和139形成于衬底111中，例如，作为漏极终端127，128，129和130的延伸(例如，掺杂整个线而不是仅仅各个的漏极终端)。(或者通过直接在衬底111的表面上包括多晶硅或其它半导体材料。)在任何情况下，“预充电”线136，137，138和139垂直于沿着剖面线5-5的剖面图图5的纸面而延伸。在这一实施方案中，“预充电”线可以仅在阵列或块的边缘接触。可以在图4中看到，栅极线，从而晶体管可以移得更近，这导致减少ROM110的面积。但是，ROM110的性能可能相对于ROM10减少，因为由半导电的“预充电”线产生更高的阻抗，但是ROM110的性能可以通过短接等来增加。
因此，在ROM10或者ROM110中，到金属层n-1的所有互连层可以在编程之前完成。在金属层n-1完成后的某一方便时间，一层绝缘材料在金属层n-1上沉积并平面化。应该注意到，平面化步骤是可选的。包括期望编程信息(也就是，每个填充通路60或160存在或不存在)的掩膜用来形成与导电衬垫联系的填充通路60或160。这里应该认识到，依赖于使用的具体制造技术，填充通路60和160可以作为金属层n-1，n的一部分来形成，或者用其它材料形成(我们称？？插塞，参看17页)，在所描述的过程中几乎没有改变。在填充通路60或160形成之后，最后的金属层n沉积并腐蚀，并且钝化层沉积并腐蚀以完成ROM。
从上面的描述中应该认识到，在实际上已经制造完整的ROM之后，ROM10或ROM110以特殊信息来编程。因此，将来增加互连层数将对编程的延迟几乎没有或没有任何影响，因为在互连层完成之后才执行那一步骤。进一步，任何特殊代码的后端周期时间可以基本上减小，因为ROM在所有方面都是相同的直到编程步骤。并且，保持小的位单元大小，甚至在某些应用中减小。因此，用户代码可以在实际上最后时间来改变，而基本上不变更周期时间。
读取ROM10或者ROM110的一种方法如下：
A.将所有的“预充电”线充电到VD，Read；
B.解码将要读取的字节/块的地址；
C.将所选的栅电极充电到VG，Read；
D.通过上面确定的任何方法读出适当的鉴定线。
在这一方法中，没有填充通路(60或160)的单元其鉴定线将不连接到它们的“预充电”线，并且将不会被带到VD，Read。这些单元可以从具有完整填充通路的单元的鉴定线区别。因此，该方法允许区别两位状态。
读取ROM10或者ROM110的另一种方法如下：
A.将待读取数据的鉴定线充电到VD，Read；
B.将“预充电”线充电到VG，Read；
C.解码那一行中数据的地址；
D.将所选栅极充电到VG，Read；
E.通过上面确定的任何方法读出适当的鉴定线。
以这种顺序，没有填充通路的单元的“预充电”线将不连接到它们的鉴定线，而电流将在相应的鉴定线中流动。
转向图7，其说明依照本发明另一种实施方案的只读存储器(ROM)210的平面图。在这一实施方案中，描述了类似于图1-3和图4-6中的元件，并且整体ROM210以类似的方式操作或者可以以类似的方式操作。因此，下面的讨论将主要集中在区别，以及说明图7-12需要的最少讨论。一般地，ROM210类似于ROM10构造，除了在金属层n-2(和/或如果期望的其它金属层，参看图12)包括额外的鉴定线，马上将更详细地说明这一点。然后，额外的鉴定线通过由填充通路将它们(或不将它们)联结，附着或连接到导电衬垫来编程。本领域技术人员应该认识到，填充通路依赖于使用的具体过程可以在金属层n-2和金属层n-1的形成之间或者在金属层n-1的形成过程中作为独立的插塞而形成。
在图7中说明的实施方案中，为了方便只说明晶体管对213，214，215和216，并且为了清楚省略了一些层(例如在图7的左边部分省略较高的金属层)；但是，参考图8-12将看到，提供了晶体管(在本实施方案中为NMOS晶体管，虽然可以使用其它导电性或类型的晶体管)的完整阵列。参考晶体管对215作为例子，再参考沿着剖面线8-8的剖面图图8，提供了半导体衬底211，半导体衬底211在这一实施方案中是p掺杂类型。在半导体衬底上以行和列制造多个开关晶体管对213，214，215和216以形成阵列。如果读者将？？取作垂直方向并且列水平定向于纸平面上，那么图7可以？？？图1。因为每个开关晶体管对基本上类似，将只详细讨论一对215。
参考图7和8，可以看到晶体管对215包括公共源极终端220，而漏极终端221和222从源极终端220在其两边隔开。间隔形成具有栅极终端226位于重叠位置的第一通道区域225和具有栅极终端229位于重叠位置的第二通道区域228。在图7中可以很好地看到，公共源极终端和相邻开关晶体管对213，214，215和216中的其它公共源极终端由地址线230连接到一起，地址线230优选地为公共源极区域220的延伸。当公共源极终端为每个开关晶体管对揭开时，应该认识到，可以连接该终端，所以公共终端是漏极终端，如果期望。同样，对应于一列晶体管中各个晶体管的各个栅极终端由地址线，例如连接栅极终端226的线231和连接栅极终端229的线232来连接到一起。这些地址线231和232优选地是栅极终端226和229垂直于图9纸面的延伸。在本实施方案中线231和232由多晶硅形成，但是也可以在第一金属层中形成和/或连接，如果期望。进一步，场氧化物235，或者其它绝缘方法，例如沟槽电离，位于相邻漏极终端之间并环绕相邻漏极终端，以隔离晶体管对并阻止平行和无关电流通路的形成。这里应该注意，共享公共终端的晶体管对作为优选实施方案来说明，但是也可以独立地制造各个晶体管而没有共享的终端和/或没有公共的地址线231和232，如果对于某种具体应用期望的话。
多个导电层(在这一实施方案中是1～n-2层)顺序地形成并连接。一般地，这些导电层与通常在相关集成电路的制造过程中形成的导电层相一致，并且可以包括相关集成电路所期望的或所需要的基本上任意数目。多个导电层又填充导电材料等的通路连接到各个开关晶体管对213，214，215和216的各个漏极(例如221和222)并且彼此连接。在图8和11中，这多个导电层以位于各个漏极终端上并电学上连接到各个漏极终端的金属列239来说明。另外，在这一实施方案中，多个平行的位线240形成于金属层n-2中，处于彼此隔开并与列239隔开的关系，这在图10和11中可以很好地看到。可选地，可以包括栅极带237(在图8中没有显示)并将其周期性地连接到地址线231，232从而栅极终端229，226。
多个导电层的最后一个导电层(在这一实施方案中为n-1层)沉积并形成，以定义对应于各个漏极终端，并与通过相关列239与相关漏极终端接触的导电衬垫241。导电衬垫241具有稍微拉长的结构(参看图7)以覆盖在相关位线240上，如在图11中说明的。填充通路242，也就是，填充导电材料的通路，选择性地在位线240和所选的导电衬垫241之间形成。如在上文中说明的，填充通路242依赖于使用的具体过程可以在金属层n-2和金属层n-1的形成之间或者在金属层n-1的形成过程中作为独立的插塞而形成。一般地，在这一具体实例中，包括填充通路用“0”表示，而省略填充通路242用“1”表示。
以类似的方式，一对填充通路243和244，也就是，充满导电材料的通路，选择性地在导电衬垫241和一对位线246和247之间形成或不形成。位线246和247形成于金属层n中，而填充通路243和244依赖于使用的具体过程可以在金属层n和n-1的形成之间作为独立插塞或者作为金属层n或金属层n-1的一部分而形成。此外，在这一具体实施方案中，包括填充通路243或244分别与位线246或247一起指示“0”输出，而省略填充通路243或244分别与位线246或247一起指示“1”输出。在这一实施方案中，ROM210编程的一部分在多个金属层(也就是，接触层到金属层n-1)形成的过程中完成，也就是填充通路242的形成。但是，只要包括填充通路243和244，编程都在多个金属层形成之后发生。简而言之，所有编程仅随填充通路243和244以及位线246和247的形成然后发生。
一般地，位线240，246和247，也可以称作鉴定线或信号线，延伸到ROM210块的边缘，或者延伸到ROM210或提供外部触点或终端的开关晶体管阵列的边缘。因此，三个鉴定线，或信号线或位线被放置，使得它们可以通过填充通路242，243或244选择性地连接到ROM210中每行单元的每个单元(开关晶体管)。并且，晶体管对213，214，215(特别地栅极228，229)和216等的栅极通过字或地址线231和232按列连接，地址线231和232可以由例如多晶硅等来形成。晶体管阵列中的每个晶体管具有三个位线和与之相关联的三个可能填充通路，从而提供由四种不同状态编码的两位数据。为了下面操作说明的方便，位线246指定为BL0，位线247指定为BL1，并且位线240指定为BL2。
在ROM210的一种优选操作方法中，对应于每个晶体管对的公共源极或信号线(例如对应于晶体管对215的源极220)由地址线230接地。晶体管阵列中各个晶体管可以通过向连接到待编址晶体管栅极的地址线231或232提供激活电势，并随后向待读取位线BL0，BL1和BL2提供“读”电压来编址。当位线或信号线BL0被激活或读取时，如果填充通路243存在，电流将流过所选晶体管，在这一实例中用“0”表示。如果填充通路243不存在，电流将不流过所选晶体管，在这一实例中用“1”表示。类似地，当各个位线或信号线BL1和BL2被激活，如果填充通路244和242存在或不存在，将分别读取“0”或“1”。
在一种优选操作方法中，电压或电流检测用来同时检测位线BL0，BL1和BL2。在这一编码操作中，在三个鉴定线或位线上产生四种状态。这一具体实例的四种状态在下面的表1中显示。
               表1
            BL0    BL1    BL2
状态0：     1      1      1       没有填充通路
状态1：     0      1      1       填充通路在243
状态2：     1      0      1       填充通路在244
状态3：     1      1      0       填充通路在242
上面四种状态表示表示两位数据。正是这种编码允许较大整体单元的制造，但是由于编码，每位的单元都较小。用更多的鉴定线或位线，可以编码更多的状态。没有编程(没有填充通路)的鉴定线或位线是一种状态，而每个填充通路表示另一种状态。当更多金属层在集成电路中(或ROM中)使用，获得相同的密度但是编码更多的位。但是，额外的位将编程在制造过程中进一步推前。
可以看到，包括额外位线240和最优地填充通路242，为ROM210中(也就是，在ROM10或110上，分别在图1和4中说明)每个晶体管提供额外存储位。图7的实施方案(也就是ROM210)具有需要ROM10或110每位大约一半芯片或集成电路面积的优点。该实施方案具有在制造过程中需要两个编程阶段的缺点。并且，第一编程阶段在较早的金属层沉积的过程中，也就是，在制造过程中较早的时候执行。但是，在许多应用中，基本上减小的每位芯片面积足以弥补较早的编程。在某些具体应用中，在较早金属层中包括甚至更多鉴定线以进一步增加可存储于每个单元中的存储位的数目可能是方便的。
从所描述的各种附图和实施方案中将认识到，在新ROM中面积节省的主要来源是在多层集成电路中三或更多金属层的有效利用率。在传统的ROM中，目标在于产生尽可能小的位单元，大小由单元的有效面积和编程机制来控制。短接或复合读出放大器随后检测传统单元可以源或汇的电流。
在这里所描述的新ROM中，不产生特殊的单元，因为可以使用标准晶体管。因为每个新单元可以提供两位数据，实际上，设备可以获得两倍的面积。简而言之，每位的面积基本上减半，所以每个单元的面积可以加倍并且模块仍与现有技术的ROM具有相同的大小。因此，在新ROM中开发较小的单元比目前公开或创新的编程方法具有较小的负担。进一步，因为新ROM单元结构，单元大小是受限于金属的并且不由有效面积支配。并且，新ROM中单元激活面积的大小可以增加或减小，增加/减小设备的电流汇/源及提高速度能力而不影响阵列效率。这使得电路设计更容易且风险更小，因为可以产生更简单的检测机制以达到非常低功率或者非常高速度的ROM。进一步，没有过程风险或额外的过程成本，因为新ROM在优选实施方案中使用国产NMOS或PMOS低电压设备或者在另一过程中使用任何国产设备。另外，对于不同的应用，单元可以容易地重新设定目标而不改变阵列效率，因为有效面积可以独立地确定大小。
因此，嵌入多层集成电路中的只读存储器的几种实施方案以及制造方法已经公开。在一些实施方案中，编程与最后金属层的沉积一起执行，然后钝化ROM。这提供了一种ROM，它是标准的直到实际上最后过程步骤，使得代码中最后时间的改变对用户周期时间将几乎没有影响。在一些实施方案中，编程与两个或更多金属层，最优地最后金属层的沉积一起执行，并且制造稍微复杂一些，但每位的芯片面积基本上减小。
当我们已经显示并描述了本发明的具体实施方案时，本领域技术人员将想到进一步的修改和改进。因此，我们期望应该认识到，本发明不局限于所示的特殊形式，并且我们打算在附加的权利要求书中覆盖不背离于本发明精神和范围的所有修改。例如ROM编程可以通过将一些编程通路移到其它层例如在图12中所示，在比图11中所示实施方案中所描述的制造过程的更早阶段来开始。其它实例包括使用更多金属线或层或者使用更多位线来在每个晶体管编码更多位。

Claims (9)

1.一种嵌入多层集成电路中的只读存储器(ROM)，包括：
半导体衬底(11)，半导体衬底具有在第一方向形成于其上的多个开关晶体管(12，13，14，15，16，17，18)，其中多个开关晶体管中的每个开关晶体管作为一个存储单元，并且在第一方向的多个开关晶体管定义一行存储单元；
多个第一信号线(36，37，38，39)，这些信号线连接到多个开关晶体管，多个第一信号线中的每个第一信号线连接到多个开关晶体管中对应开关晶体管的相关第一终端，并且多个第一信号线中的每个第一信号线用作存储单元行中至少一个存储单元的一个触点终端；
多个导电层，这些导电层通过填充通路(60)连接到多个开关晶体管中的各个相关开关晶体管的第二终端并彼此连接，多个导电层包括定义多个导电衬垫(45，46，47，48)的导电层，每个导电衬垫连接到多个开关晶体管中对应开关晶体管的相关第二终端；
多个第二信号线(52，53)，其用作存储单元行的输出终端；
额外的填充通路，其将导电衬垫中所选的一些连接到多个第二信号线中所选的一些，其中多个第二信号线用作存储单元行的输出线。
2.权利要求1的ROM，其中存储单元行中的每个晶体管与存储单元行中的相邻晶体管共享公共终端(31，28)，由此，存储单元行中的相邻晶体管对共享源极终端(31)和漏极终端(28)中的一个，并且多个第一信号线每个都连接到每个公共终端。
3.权利要求1的ROM，其中多行开关晶体管中的开关晶体管对准以形成多列开关晶体管。
4.权利要求3的ROM，其中多行开关晶体管和多列开关晶体管中每个开关晶体管包括栅极终端(226)，每列开关晶体管使列中开关晶体管的所有栅极终端连接到一起。
5.权利要求3的ROM，其中多个第二信号线中的每个被定向，一般地平行于开关晶体管行，并且每行开关晶体管具有一对相关的第二信号线。
6.权利要求1的ROM，其中由可导电的填充通路连接到第二终端且彼此连接的多个导电层进一步在先于该导电层的第一导电层中包括多个第三信号线，并且填充通路将导电衬垫中所选的一些连接到多个第三信号线中所选的一些。
7.权利要求1的ROM，其中多个第一信号线用相关的第一终端来制造，并且每个包括邻近存储块边缘的触点。
8.权利要求1的ROM，其中多个第一信号线包括掺杂半导体材料。
9.权利要求1的ROM，其中多个导电层和填充通路包括金属。
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