CN101276842A - 半导体存储器件、其制造方法以及采用该半导体存储器件的装置 - Google Patents
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Abstract
在一个实施例中，半导体存储器件包括具有突起部分的半导体衬底、在至少一个突起的半导体衬底部分上面形成的隧穿绝缘层以及设置在该隧穿绝缘层上面的浮栅结构。浮栅结构的上部宽于浮栅结构的下部，并且浮栅结构的下部宽度小于隧穿绝缘层的宽度。第一绝缘层部分形成在半导体衬底中并从半导体衬底突起，以使浮栅结构设置在突起的第一绝缘层部分之间。介电层形成在第一绝缘层部分和浮栅结构上方，且控制栅形成在介电层上方。
Description
国外优先权声明
依据35 U.S.C.119要求在2007年3月26日提交的韩国申请No.10-2007-29185的优先权，在此通过参考将该申请的整体内容并入本文。
背景技术
本发明涉及一种半导体存储器件、其制造方法以及采用该半导体存储器件的装置。
即使当断开电源时，非易失性存储器件也保持所存储的信息。非易失性存储器件的一个实例是闪存。很多非易失性存储器都具有存储器单元阵列结构，其中存储器单元是浮栅晶体管。通常，这些存储器单元包括设置在半导体衬底和控制栅之间的浮栅。隧穿绝缘层通常将浮栅与半导体衬底分开。漏极和源极通常被设置在半导体衬底中浮栅的任一侧上。在操作期间，通过向控制栅、漏极和/或源极施加电荷，将电荷注入到浮栅中或者从浮栅拉出电荷。
将写入电势Vcg施加到控制栅时的浮栅的电势Vfg通过电容耦合来确定，如通过以下的等式1和2所示：
Vfg＝Cr(Vcg-Vt-Vt0) (1)
Cr＝Cip/(Cip+Ctun) (2)
其中，Vt是当前单元晶体管阈值，Vt0是浮栅中没有存储电荷时的阈值(中性阈值)，而Cr是存储器单元的电容耦合率。如等式2所示出的，电容耦合率Cr取决于：i)在控制栅和浮栅之间的电容Cip，和ii)浮栅和半导体衬底之间的电容Ctun。
随着Vfg升高，作用在隧穿绝缘层上的电场增加，且这有利于将电荷注入到浮栅中。此外，根据上述等式，当Vcg恒定时，Vfg与电容率Cr成比例地增加。即，当该电容率Cr较大时，即使写入电势Vcg降低，也能获得足够大以移动电荷的Vfg。因而，能降低写入电势。
发明内容
本发明涉及一种半导体存储器件。
在一个实施例中，半导体存储器件包括：半导体衬底，该半导体衬底具有突起部分；在突起的半导体衬底部分的至少一个上方形成的隧穿绝缘层；以及设置在隧穿绝缘层上方的浮栅结构。浮栅结构的上部比浮栅结构的下部宽，且浮栅结构的下部具有窄于隧穿绝缘层宽度的宽度。第一绝缘层部分形成在半导体衬底中并且从半导体衬底突出，从而使得浮栅结构被设置在突起的第一绝缘层部分之间。介电层形成在第一绝缘层部分和浮栅结构上方，并且控制栅形成在介电层上方。
半导体存储器件的另一个实施例包括半导体衬底以及设置在衬底上方的浮栅结构。浮栅结构的上部比浮栅结构的下部宽。第一绝缘层部分形成在半导体衬底中并且从半导体衬底突出，从而使得浮栅结构被设置在突起的第一绝缘层部分之间，并且浮栅结构的上表面位于突起第一绝缘层部分的上表面下方。介电层形成在第一绝缘层部分和浮栅结构上方。控制栅形成在介电层上方。
半导体存储器件的又一实施例包括半导体衬底和设置在该衬底上方的浮栅结构。浮栅结构的上部比浮栅结构的下部宽。第一绝缘层部分形成在半导体衬底中并从半导体衬底突起，从而使得浮栅被设置在突起的第一绝缘层部分之间。突起的第一绝缘层部分限定了暴露浮栅结构上部的凹部。介电层形成在第一绝缘层部分和浮栅结构上方，从而使得介电层形成在至少部分凹部中。控制栅形成在介电层上方。
本发明还涉及一种形成半导体存储器件的方法。
在一个实施例中，该方法包括：使用掩模图案在半导体衬底上形成浮栅结构；以及蚀刻浮栅结构的下部，以使浮栅结构的下部比浮栅结构的上部窄。在该实施例中，该方法还包括：在半导体衬底上方形成第一绝缘层，蚀刻第一绝缘层以暴露掩模图案，蚀刻掩模图案以产生由第一绝缘层限定的暴露浮栅结构的凹部，在第一绝缘层上方形成介电层，从而使得介电层形成在至少部分凹部中，以及在介电层上方形成控制栅。
在另一实施例中，该方法包括：使用掩模图案在半导体衬底上方形成第一浮栅，在半导体衬底上方形成第一绝缘层，蚀刻第一绝缘层以暴露掩模图案，蚀刻掩模图案以产生由第一绝缘层限定的暴露第一浮栅的第一凹部，并在半导体衬底上方形成第二浮栅层以使第二浮栅层填充至少部分第一凹部。在该实施例中，该方法还包括：蚀刻第二浮栅层以形成第二浮栅，从而由第一绝缘层限定暴露第二浮栅的第二凹部。介电层形成在第一绝缘层上方，从而使得介电层形成在至少部分第二凹部中，并且控制栅形成在介电层上方。
本发明还涉及到一种存储器件，其包括具有存储器单元阵列的存储器阵列，且根据上述实施例中的一个来配置每一个存储器单元。控制电路被配置为从存储器阵列读取数据以及将数据写入到存储器阵列。
本发明还涉及一种存储系统，其包括存储器件以及存储控制器。该存储控制器被配置为控制存储器件。
该存储器件包括存储器单元阵列，且根据上述实施例中的一个来配置每一个存储器单元。
在一个实施例中，处理系统包括中央处理单元和操作连接到中央处理系统的存储器件。该存储器件包括具有存储器单元阵列的存储器阵列，且根据上述实施例中的一个来配置每一个存储器单元。
附图说明
根据以下给出的详细描述和仅作为描述示出的附图将更全面地理解本发明，各附图中相似的参考数字表示相应的部分，且其中：
图1-10示出用于形成半导体存储器件的方法的实施例。
图11示出通过图1-10的实施例形成的结构的透视图。
图12-20示出用于形成半导体存储器件的方法的另一实施例。
图21示出根据实施例的NAND闪存。
图22示出在图21的NAND闪存中的一部分存储器阵列的实例。
图23示出根据实施例的NOR闪存。
图24示出作为与图23中所示的行和列选择器以及外围电路相关的实例的第一存储体BK1的电路图案。
图25-30示出根据实施例采用存储器单元的其他实施例。
具体实施方式
现在参考附图更加全面地描述实施例。然而，实施例可以实施为很多不同形式并且不应认为其限于在此阐明的实施例。提供实施例以使本公开是详尽的，且完全地将本公开的范围传达给本领域技术人员。在一些实施例中，不详细描述公知的工艺、公知的器件结构以及公知的技术，以避免不清楚地解释实施例。贯穿说明书，附图中的相似参考数字表示相似元件。
将理解，当将一个元件和层称作在另一个元件或层“上”、“连接”或“耦合”至该另一个元件或层时，其可直接位于另一元件或层上、直接连接或耦合到另一元件或层，或者可以存在居间元件或层。相反，当将元件称作“直接”在另一元件或层“上”、“直接连接”或“直接耦合”到另一元件或层上时，则不存在居间元件或层。如在此所使用的，术语“和/或”包括相关所列项的一个或多个的任意以及所有组合。
将理解，尽管可以在此使用术语第一、第二、第三等描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分和另一个区域、层或部分进行区分。由此，以下讨论的第一元件、部件、区域、层或部分可称作术语第二元件、部件、区域、层或部分，而不会脱离实施例的教导。
空间相对术语如“下方”、“以下”、“之下”、“上方”、“上”等，在此为了描述方便被用于说明如图中所示的一个元件或特征与另一个(多个)元件或一个(多个)特征的关系。将理解，除了图中所示的取向之外，空间相对术语意图包括在使用或操作期间的器件的不同取向。例如，如果将图中的器件颠倒，描述为在其他元件或特征“以下”或“下方”的元件此时取向为在该其他元件或特征的“上方”。由此，实例性术语“以下”包括上方和以下两种取向。器件可以另外取向(旋转90度或者处于其它取向)并且由此解释在此使用的空间相对描述。
在此使用的术语仅是为了描述特定实施例的目的，且并不是限制性的。如在此所使用的，单数形式“一个”和“该”也意图包括复数形式，除非上下文清楚地另外指明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定存在所述特征、整体、步骤、操作、元件和/或部件，但是不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组。
除非另外限定，在此所使用的所有术语(包括技术术语和科技术语)都具有与本领域技术人员的一般理解相同的含义。将进一步理解，术语如通常使用的词典中限定的那些术语应解释为具有与其在相关技术背景中的含义相一致的含义，并且不将其解释为理想化或者过于形式上的含义，除非在此明白地这样限定。
图1-10示出用于形成半导体存储器件的方法的实施例。特别地，图1-10示出用于非易失性存储器的存储器单元的形成。如图1中所示，隧穿绝缘层102、第一浮栅层104、第二浮栅层106和/或硬掩膜层108顺序形成在半导体衬底100上面。例如，半导体衬底100可以是硅衬底。隧穿绝缘层102可以是氧化物层。例如，隧穿绝缘层是通过热氧化半导体衬底100所形成的氧化硅层。形成80埃厚度的隧穿绝缘层102。第一浮栅层104可以由多晶硅形成。第二浮栅层106可以由金属如氮化钽、氮化钛等形成。硬掩膜层108可以由氮化硅形成。第一和第二浮栅层104和106都可以通过化学气相沉积(CVD)形成。根据一个实施例，第一和第二浮栅层104和106的组合厚度可以是300埃或更小。例如，第一和第二浮栅层104和106每一个都可以形成为50埃的厚度。
如图2中所示，使用抗蚀剂图案(未示出)图案化硬掩膜层108，以形成硬掩模图案108a。之后，使用硬掩模图案108a作为掩模蚀刻第二浮栅层106和第一浮栅层104。这导致由第一浮栅104a和第二浮栅106a形成的浮栅结构107。蚀刻可以是各向同性干法蚀刻。
接下来，如图3中所示，进行进一步的蚀刻以底切蚀刻第一浮栅104a。该蚀刻可以是具有关于第二浮栅106a的蚀刻选择性的非各向同性蚀刻，从而使得，蚀刻第一浮栅104a但不蚀刻第二浮栅106a。非各向同性蚀刻可以是湿法蚀刻、化学干法蚀刻(CDE)等。图3中的蚀刻导致第一浮栅104b具有小于第二浮栅106a宽度的宽度，且获得的浮栅结构107a实现了T形。在一个实施例中，第一浮栅104b的宽度比第二浮栅106a的宽度小了不超过10％。
如图4中所示，使用硬掩模图案108a作为掩模进行公知的浅沟槽隔离(STI)工艺，以首先在半导体衬底100中形成孔110。所述另一种方式，该工艺形成半导体衬底突起101，且得到在每一个突起101上形成的隧穿绝缘层102a和在该隧穿绝缘层102a上形成的浮栅结构107a。如所示出的，该工艺导致隧穿绝缘层102a的宽度大于第一浮栅104b。
接下来，如图5中所示，根据实施例，通过热氧化形成薄绝缘层112。特别地，热氧化工艺在限定孔110的半导体衬底100的表面上、在第一浮栅104b的侧壁上、以及在硬掩模图案108a上形成薄绝缘层112。
如图6中所示，公知为STI绝缘层的绝缘层114形成在半导体衬底100上面，以完全填充STI孔110并覆盖浮栅结构107a。绝缘层114可以由具有良好间隙填充特性的氧化硅如高密度等离子体(HDP)氧化物、硼磷硅玻璃(BPSG)、TOSZ、聚硅氮烷等形成。如图7中所示，例如通过化学机械抛光(CMP)来抛光绝缘层114以形成具有STI结构的绝缘层114a。在CMP工艺中，硬掩模图案108a被用作蚀刻阻挡层。因此，绝缘层114a具有突起115，在突起115之间设置控制栅结构107a。
如图8中所示，去除硬掩模图案108a。例如，硬掩模图案可以通过公知的湿法蚀刻工艺去除。去除硬掩模图案108a产生由绝缘层114a限定的凹部116。即，浮栅结构107a的上表面位于绝缘层114a的上表面下方。
如图8中进一步示出的，绝缘层112设置在凹部116的侧壁上。如图9所示，该部分绝缘层112通过湿法清洗工艺去除。湿法清洗工艺还蚀刻绝缘层114a，以使得绝缘层114a上表面的边缘117变圆。在一个实施例中，可以使用HF和/或蒸馏水进行湿法清洗工艺。在清洗工艺之后，浮栅结构107a的上表面仍保持在绝缘层114a上表面的下方。即，绝缘层114a仍限定了暴露第二浮栅106a的凹部116，并且浮栅结构107a保持设置于绝缘层114a的突起115之间。
如从图10中将理解的，在半导体衬底100上面形成介电层和导电层。介电层覆盖绝缘层114a并填充凹部116，导电层覆盖介电层。图案化介电层和导电层(例如通过光刻)，以形成介电图案120和控制栅122。例如，介电图案120可具有带状。然而，如图10中所示，介电图案120的底表面包括突起到凹部116中并填充凹部116的突起121，以使每个突起121都接触相应的第二浮栅106a。在一个实施例中，介电图案120可以由具有高于第一和第二浮栅104b和106a的介电常数的材料形成。例如，介电图案120可以由Al2O3、Hf2O3等形成。在一个实施例中，介电图案120的介电常数是7或更高。控制栅122可以由多晶硅形成，或者控制栅122可以由金属形成或者包括金属，其中该金属例如W、Ti等。
图11示出了在图10中形成的结构的透视图。如根据图10和11所理解的，由于在第二浮栅106a和介电图案120之间的接触面积大于在第一浮栅104b和隧穿绝缘层102之间的接触面积，并且介电图案120具有高于浮栅结构107a的介电常数，因此降低了耦合率。
图12-20示出了用于形成半导体存储器件的方法的另一实施例。特别地，图12-20示出了用于非易失性存储器的存储器单元的形成。如所示出的，在图12中，隧穿绝缘层202、第一浮栅层204以及牺牲层或者硬掩膜层206顺序地形成在半导体衬底200上。例如，半导体衬底200可以是硅衬底。隧穿绝缘层202可以是氧化物层。例如，隧穿绝缘层202可以是通过热氧化硅衬底200所形成的氧化硅层。隧穿绝缘层202可以形成为80埃的厚度。第一浮栅204可以由多晶硅形成。硬掩膜层206可以由氮化硅形成。第一浮栅层204可以通过化学气相沉积(CVD)形成。根据一个实施例，第一浮栅层204可以是50埃或更小。
如图13中所示，使用抗蚀剂图案(未示出)图案化硬掩膜层206以形成硬掩模图案206a。之后，使用硬掩模图案206a作为掩模蚀刻第一浮栅层204。这得到了第一浮栅204a。该蚀刻可以是各向同性干法蚀刻。
接下来，如图14中所示，进行进一步的蚀刻以底切蚀刻第一浮栅204a并形成第一浮栅204b。该蚀刻可以是具有关于硬掩模图案206a的蚀刻选择性的非各向同性蚀刻，从而蚀刻第一浮栅104a，但是不蚀刻硬掩模图案206a。该非各向同性蚀刻可以是湿法蚀刻、化学干法蚀刻(CDE)等。
如图14中所示，使用硬掩模图案206a作为掩模进行公知的浅沟槽隔离(STI)工艺，以首先在半导体衬底200中形成孔208。所述另一种方式，该工艺形成半导体衬底突起201，并且导致得到：i)在每个突起201上形成的隧穿绝缘层202a和ii)在隧穿绝缘层202a上形成的第一浮栅204b。如所示出的，该工艺导致第一浮栅204b的宽度小于隧穿绝缘层202a。
接下来，如图15中所示，根据实施例，通过热氧化形成薄绝缘层210。特别地，该热氧化工艺在限定孔208的半导体衬底200表面上、在第一浮栅204b的侧壁上以及在硬掩模图案206a上形成薄绝缘层210。
如图15中所示，公知为STI隔离层的绝缘层212形成在半导体衬底200上面以完全填充STI孔208并覆盖至此形成的浮栅结构。绝缘层212可以由具有良好的空隙填充特性的氧化硅如高密度等离子体(HDP)氧化物、硼磷硅玻璃(BPSG)、TOSZ、聚硅氮烷等形成。如图15中所示，例如通过化学机械抛光(CMP)来抛光绝缘层212，以形成具有STI结构的绝缘层212。在CMP工艺中，硬掩模图案206a被用作蚀刻阻挡层。因此，绝缘层212具有突起215，在突起215之间设置了第一浮栅204b。
如图16中所示，去除硬掩模图案206a。例如，通过公知的湿法蚀刻工艺来去除硬掩模图案206a。去除硬掩模图案206a产生了由绝缘层212限定的凹部216。即，第一浮栅204b的上表面位于绝缘层212的上表面下方。如图16中进一步示出的，绝缘层208设置在凹部216的侧壁上。
如图17中所示，第二浮栅层214形成在衬底200上面以使第二浮栅层214基本填充凹部216并覆盖绝缘层212。第二浮栅层214可以是多晶硅，且可通过CVD沉积。之后进行CMP工艺以暴露绝缘层212。结果，仅保留设置在凹部216中的第二浮栅层214。
如图18中所示，蚀刻第二浮栅层214以去除凹部216中的第二浮栅层214和绝缘层210的一部分，而不去除凹部216中的整个第二浮栅层214和绝缘层210。结果，在蚀刻工序之后保留第二浮栅214a。第二浮栅214a可具有50埃的厚度。然而，将理解，第一和第二浮栅204b和214a的厚度可变化。然而，可能希望保持第一和第二浮栅204b和214a的总厚度为300埃或更小。
如图18中进一步示出的，蚀刻工艺产生第二凹部218。该蚀刻可以是湿法或干法蚀刻，并且具有关于绝缘层212的蚀刻选择性。而且，图16-18中所示的工艺导致第二浮栅214a的宽度大于第一浮栅204b宽度，且获得的浮栅结构207实现了T形。在一个实施例中，第一浮栅204b的宽度比第二浮栅214a宽度低了不超出10％。而且，获得的浮栅结构207的上表面(即第二浮栅214a的上表面)位于绝缘层212的突起215的上表面下方。
接下来，如图19中所示，进行湿法清洗工艺以蚀刻绝缘层212，从而使得绝缘层212上表面的边缘217变圆。在一个实施例中，可以使用HF和/或蒸馏水进行湿法清洗工艺。在清洗工艺之后，浮栅结构207的上表面仍保持在绝缘层212的上表面下方。即，绝缘层212仍限定暴露第二浮栅214a的凹部218，且浮栅结构207保持设置在绝缘层212的突起215之间。
如将从图20理解的，介电层和导电层形成在半导体衬底200上面。介电层覆盖绝缘层212并填充凹部218，导电层覆盖介电层。可以图案化(例如通过光刻)介电层和导电层以形成介电图案220和控制栅222。例如，介电图案220可以具有带状。然而，如图20中所示，介电图案220的底表面包括突起到凹部218中并填充凹部218的突起221，以使每个突起221都接触相应的第二浮栅214a。在一个实施例中，介电图案220可以由具有高于第一和第二浮栅204b和214a的介电常数的材料形成。例如，介电图案220可以由Al2O3、Hf2O3等形成。在一个实施例中，介电图案220的介电常数是7或更大。控制栅222可以由多晶硅形成，或者控制栅222可以由金属形成或者包括金属，其中该金属例如W、Ti。
图21示出了根据本发明实施例的NAND闪存。如所示出的，NAND闪存包括用于存储数据的存储器单元的存储器阵列310、页面缓存块320、Y门控电路330和/或控制/解码器电路340，该制/解码器电路340用于控制存储器阵列310、页面缓存块320以及Y门控电路330的操作。该控制/解码器电路340接收命令信号以及地址，并产生用于控制存储器阵列310、页面缓存块320和Y门控电路330的控制信号。
图22示出了一部分存储器阵列310的实例。如所示出的，存储器阵列310包括多条位线B/Le、B/Lo，其中“e”和“o”表示偶数和奇数位线。存储器单元阵列310包括多个单元串，其每一个单元串都分别连接到位线B/Le和B/Lo中的一条。所示实例中每个单元串都由连接到其相应位线的串选择晶体管SST、连接到共用源极线CSL的接地选择晶体管GST、以及串联连接在串选择晶体管SST和接地选择晶体管GST之间的多个存储器单元M1-Mm形成。每个存储器单元M1-Mm都可根据上述实施例中的一个形成。虽然图22中未示出，但是可将多于一个的串连接到位线。每条位线可以被连接到页面缓存块320中相应的页面缓存器。
页面缓存块320包括多个页面缓存器，以基于来自控制/解码器电路340的控制信号来读取或写入数据到存储器阵列310中。Y门控电路330选择页面缓存块320中的页面缓存器，以基于来自控制/解码器电路340的控制信号来输入数据或输出数据。由于页面缓存块320、Y门控电路330和控制/解码器电路340的结构和操作是公知的，因此为了清楚起见，将不详细描述这些元件的这些结构和操作。代替地，示出可能采用本发明实施例的实例NAND闪存的USP 7,042,770在此通过参考将其整体并入本文。
而且，将理解，本发明的实施例在应用上不限于具有以上关于图21-22描述的体系结构的NAND闪存。代替地，本发明的实施例可用于各种NAND闪存体系结构的单元阵列。
图23示出了根据本发明实施例的NOR闪存。如所示出的，NOR闪存器件400包括单元阵列410、行选择器440和/或列选择器450。
单元阵列410由多个区BK1-BKn构成，每个区包括多个扇区SC1-SCm，每一个扇区被作为擦除单元。每个扇区都由耦合到多条字线和位线的多个存储器单元(未示出)构成。输出线和输出电路在图23中未示出，从而简化并清楚示出整个NOR闪存器件400。
行选择器440响应于行地址XA选择一条字线。列选择器450响应于列地址YA为每个区选择16条位线。与单元阵列410、行选择器440和列选择器450相关的结构和操作将参考图24详细描述。
NOR闪存器件400也包括数据输入缓存器420、程序驱动器430和/或控制器470。数据输入缓存器420并行接收16位的程序数据，该位数等于区数。程序数据以16位为单位被存储在输入缓存器420的单元缓存器IB1-IBn中。在数据锁存信号DLj(j＝1到n)的控制下，单元缓存器IB1-IBn交替地(alternatively)操作。例如，如果DL1是高电平，则第一单位缓存器IB1并行接收16位数据。该接收的数据暂时保存在第一单元缓存器IB1中。当程序选择信号PSEL是高电平时，数据输入缓存器420将保持在单位缓存器IB1-IBn中的数据同时转储到程序驱动器430。
控制器470将程序选择信号PSEL和数据锁存信号DLj施加到数据输入缓存器420。数据输入缓冲器420在控制器470的调节下，交替地或者顺序地按照区的数目以16位或更少位为单位接收程序数据。
程序驱动器30响应于存储在数据输入缓存器420中的程序数据分组DB 1i-DBni(i＝1到16)，同时地将程序电压施加到在位线分组BL1i-Blni(i＝1到16)当中所选的位线。程序驱动器包括对应于单位缓存器IB1-Ibn的单位驱动器PD1-PDn。程序驱动器430被提供有来自外部电源的高压VPP，其大于(内部)电源电压。来自外部电源的高电压VPP被用于在编程操作中提供所选单位晶体管的漏极电压和单位电流。另外，可以通过使用嵌入到NOR闪存器件中的电荷泵电路(未示出)来在内部提供高电压VPP。
NOR闪存器件400也包括故障检测器460。故障检测器感应在单位阵列410中存储的数据并之后通过比较感应数据和在数据输入缓存器420中存储的程序数据来检测编程的故障。故障检测器460由单位阵列410的所有区共享。
如图23中所示，NOR闪存器件400接收命令信号CMD、地址信号ADD、数据DQi以及高压VPP。例如，可从主机器件或者存储器控制器提供这些信号。
图24示出了第一区BK1的电路图，作为与行和列选择器以及外围装置相关的实例，如图23中所示。行选择器440包括多个行解码器RD1-RDm，而列选择器450包括多个列解码器CD1-CDm。每对行和列解码器对应于扇区SC1-SCm。列选择器450还包括对应于第一区BK1设置的全局(global)列解码器GCD。
参考图24，在由多个每个形成擦除单元的扇区SC1-SCm构成的第一区BK1中，第一扇区SC1耦合到：用于驱动指定给所选存储器单元MC的字线的行解码器RD1和用于选择指定给全局位线(例如GBL1)的位线BL1-BLk的列解码器。根据本发明的实施例形成存储器单元MC。全局位线示范性地以数量16来设置，以使得全局位线GBL1-GBL16的每一条与位线BL1-BLk(相对于全局位线优选可称作局部位线)通过它们在每个扇区中的相应的列栅极晶体管连接。列栅极晶体管通过与其对应的列解码器来控制。其他扇区被设置具有与第一扇区SC1相同的连接特征。
全局位线GBL1到GBL16每个经由由全局列解码器GCD1控制的选择晶体管G1到G16，从由程序驱动器30提供的位线分组BL1i到Blni中的一个(如BL1i)引出。结果，存储器单元阵列被构造成这样结构，其中，每条局部位线根据列被连接到存储器单元，而每条全局位线连接到一组局部位线。
由于图23-24中所示的NOR闪存的操作和进一步的详细结构是公知的，因此为了简单起见将不提供进一步的描述。代替地，示出可以采用本发明实施例的实例NOR闪存的USP 7,072,214被通过参考全部包括在这里。
而且，将理解，本发明的实施例在应用上不限于具有上面关于图23-24所述的结构的NOR闪存。而是，本发明实施例可用于各种NOR闪存结构的单元阵列。
图25示出了另一实施例。如所示出的，该实施例包括连接到存储器控制器520的存储器510。存储器510可以是上述的NAND闪存或NOR闪存。然而，存储器510不限于这些存储器结构，而可以是具有根据本发明实施例形成的存储器单元的任何存储器结构。存储器控制器520提供用于控制存储器510操作的输入信号。例如，在图21-22的NAND闪存的情况下，存储器控制器520提供命令CMD和地址信号。在图23-24的NOR闪存的实例中，存储器控制器520提供CMD、ADD、DQ和VPP信号。将理解，存储器控制器520可基于所接收的控制信号(未示出)来控制存储器510。
图26示出另一实施例。该实施例与图25的实施例相同，除了存储器510和存储器控制器520被具体实施为卡530。例如，卡530可以是存储卡如闪存卡。即，卡530可以是满足任何工业标准的卡，以与消费电子设备如数字照相机、个人计算机等一起使用。将理解，存储控制器520可基于由卡530从另一个(例如外部)设备接收的控制信号来控制存储器510。
图27示出了另一实施例。该实施例表示便携式设备600。便携式设备600可以是MP3播放器、视频播放器、视频和音频组合播放器等。如所示出的，便携式设备600包括存储器510和存储器控制器520。便携式设备600还可以包括编码器和解码器610、显示部件620和接口630。
数据(视频、音频等)利用编码器和解码器(EDC)610经由存储器控制器520被输入到存储器510中或者从存储器510输出。如图27中的虚线所示，数据可从EDC 610直接输入到存储器510和/或从存储器510直接输出到EDC 610。
EDC 610编码数据以存储在存储器510中。例如，EDC 610可以在音频数据上进行MP3编码以存储在存储器510中。可选择地，EDC610可以在视频数据上进行MPEG编码(例如MPEG2、MPEG4等)以存储在存储器510中。而且，EDC 610可以包括多个编码器，用于根据不同数据格式编码不同类型数据。例如，EDC 610可以包括用于音频数据的MP3编码器和用于视频数据的MPEG编码器。
EDC 610解码来自存储器510的输出。例如，EDC 610可以在从存储器510输出的音频数据上进行MP3解码。可选择地，EDC 610可以在从存储器510输出的视频数据上进行MPEG解码(例如MPEG2、MPEG4等)。而且，EDC 610可以包括多个解码器，用于根据不同数据格式解码不同类型的数据。例如，EDC 610可以包括用于音频数据的MP3解码器和用于视频数据的MPEG解码器。
还将理解，EDC 610可以仅包括解码器。例如，已经编码的数据可以由EDC 610接收并且被传送到存储器控制器520和/或存储器510。
EDC 610可以经由接口630接收用于编码的数据或者接收已经编码的数据。接口630符合已知标准(例如，火线、USB等)。接口630还可以包括多于一个的接口。例如，接口630可以包括火线接口、USB接口等。来自存储器510的数据也可以经由接口630输出。
显示部件620可以显现从存储器输出和/或由EDC 610解码的数据给用户。例如，显示部件620可以包括用于输出音频数据的扬声器插孔、用于输出视频数据的显示屏幕和/或其他。
图28示出了本发明的再一实施例。如所示出的，存储器510可以与主机系统700连接。主机系统700可以是处理系统，如个人计算机、数字照相机等。主机系统700可以使用存储器510作为可移动存储介质。如将理解的，主机系统700提供用于控制存储器510操作的输入信号。例如，在图21-22的NAND闪存的情况下，主机系统700提供命令CMD和地址信号。在图23-24的NOR闪存的实例中，主机系统700提供CMD、ADD、DQ和VPP信号。
图29示出了本发明的实施例，其中主机系统700连接到图26的卡530。在该实施例中，主机系统700提供控制信号给卡530，以使存储器控制器520控制存储器510的操作。
图30示出了本发明的再一实施例。如所示出的，存储器510可以连接到计算机系统800中的中央处理单元(CPU)810。例如，计算机系统800可以是个人计算机、个人数字助理等。存储器510可以与CPU810直接连接、经由总线连接等。将理解，为了清楚起见，图30未示出在计算机系统800中可能包括的全部补充部件。
由此描述了本发明，明显本发明可以很多种方式变化。不认为这种变化脱离了本发明，且所有这种修改都意图被包括在本发明的范围内。
Claims (79)
1.一种半导体存储器件，包括：
半导体衬底，具有多个突起部分；
隧穿绝缘层，形成在所述突起的半导体衬底部分的至少一个上方；
浮栅结构，设置在所述隧穿绝缘层上方，所述浮栅结构的上部比所述浮栅结构的下部宽，且所述浮栅结构的下部宽度小于所述隧穿绝缘层的宽度；
多个第一绝缘层部分，形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅结构被设置在所述突起的第一绝缘层部分之间；
介电层，形成在所述多个第一绝缘层部分和所述浮栅结构上方；和
控制栅，形成在所述介电层上方。
2.如权利要求1所述的器件，其中，所述浮栅结构的上表面位于所述多个第一绝缘层部分的上表面下方。
3.如权利要求1所述的器件，其中，所述多个突起的第一绝缘层部分限定暴露所述浮栅结构的上部的凹部，且所述介电层形成在所述多个第一绝缘层部分和所述浮栅结构上方，以使所述介电层形成在所述凹部的至少一部分中。
4.如权利要求1所述的器件，其中，所述浮栅结构具有小于300埃的厚度。
5.如权利要求1所述的器件，其中，所述浮栅结构的上部由与所述浮栅结构的下部不同的材料形成。
6.如权利要求5所述的器件，其中，所述浮栅结构的上部包括钽和钛中的一种。
7.如权利要求6所述的器件，其中，所述浮栅结构的下部包括多晶硅。
8.如权利要求5所述的器件，其中，所述浮栅结构的下部包括多晶硅。
9.如权利要求5所述的器件，其中，所述浮栅结构的下部和上部形成T形。
10.如权利要求5所述的器件，进一步包括：
绝缘侧壁，所述绝缘侧壁形成在所述浮栅结构的下部的侧壁上，并且不形成在所述浮栅结构的上部的侧壁上。
11.如权利要求1所述的器件，其中，所述浮栅结构的上部和下部由相同材料形成。
12.如权利要求11所述的器件，其中，所述浮栅结构的上部和下部包括多晶硅。
13.如权利要求11所述的器件，其中，所述浮栅结构的下部和上部形成T形。
14.如权利要求11所述的器件，还包括：
绝缘侧壁，其形成在所述浮栅结构的下部的侧壁上以及所述浮栅结构的上部的侧壁上。
15.如权利要求1所述的器件，其中，所述浮栅结构的下部和上部形成T形。
16.如权利要求1所述的器件，还包括：
绝缘侧壁，其形成在所述浮栅结构的下部的侧壁上，而且不形成在所述浮栅结构的上部的侧壁上。
17.如权利要求1所述的器件，还包括：
绝缘侧壁，其形成在所述浮栅结构的下部的侧壁上，且不形成在所述浮栅结构的上部的侧壁上。
18.如权利要求1所述的器件，其中，所述浮栅结构的下部的宽度比所述浮栅结构的上部的宽度小了不超出10％。
19.如权利要求1所述的器件，其中，所述介电层的介电常数大于所述浮栅结构的介电常数。
20.如权利要求19所述的器件，其中，所述介电层的所述介电常数大于或等于7。
21.如权利要求1所述的器件，其中，所述介电层包括铝和铪中的一种。
22.如权利要求1所述的器件，其中，所述多个突起的第一绝缘层部分的上表面的边缘是圆的。
23.如权利要求1所述的器件，其中，所述绝缘层部分包括TOSZ。
24.一种半导体存储器件，包括：
半导体衬底；
浮栅结构，其设置在所述衬底上方，且所述浮栅结构的上部比所述浮栅结构的下部宽；
多个第一绝缘层部分，其形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅结构被设置在所述多个突起的第一绝缘层部分之间，且所述浮栅结构的上表面位于所述突起的第一绝缘层部分的上表面下方；
介电层，形成在所述多个第一绝缘层部分和所述浮栅结构上方；和
控制栅，形成在所述介电层上方。
25.一种半导体存储器件，包括：
半导体衬底；
浮栅结构，其设置在所述衬底上方，并且所述浮栅结构的上部比所述浮栅结构的下部宽；
多个第一绝缘层部分，其形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅被设置在所述多个突起的第一绝缘层部分之间，并且所述多个突起的第一绝缘层部分限定了暴露所述浮栅结构的上部的凹部；
介电层，其形成在所述多个第一绝缘层部分和所述浮栅结构上方，以使所述介电层形成在所述凹部的至少一部分中；和
控制栅，其形成在所述介电层上方。
26.一种形成半导体存储器件的方法，包括：
使用掩模图案在半导体衬底上形成浮栅结构；
蚀刻所述浮栅结构的下部，以使所述浮栅结构的下部比所述浮栅结构的上部窄；
在所述半导体衬底上方形成第一绝缘层；
蚀刻所述第一绝缘层以暴露所述掩模图案；
蚀刻所述掩模图案以产生由暴露所述浮栅结构的所述第一绝缘层限定的凹部；
在所述第一绝缘层上方形成介电层以使所述介电层形成在所述凹部的至少一部分中；以及
在所述介电层上方形成控制栅。
27.如权利要求26所述的方法，其中，所述形成浮栅结构的步骤包括：
在所述衬底上方形成隧穿绝缘层；
在所述隧穿绝缘层上方形成第一浮栅层；
在所述第一浮栅层上方形成第二浮栅层；
在所述第二浮栅层上方形成掩模图案；以及
使用所述掩模图案来图案化所述第二浮栅层、第一浮栅层和隧穿绝缘层。
28.如权利要求27所述的方法，其中，所述第一浮栅层具有50埃的厚度。
29.如权利要求27所述的方法，其中，所述第二浮栅层具有50埃的厚度。
30.如权利要求27所述的方法，其中，所述第一和第二浮栅层的组合厚度小于300埃。
31.如权利要求27所述的方法，其中，所述第二浮栅层由不同于所述第一浮栅层的材料形成。
32.如权利要求31所述的方法，其中，所述第二浮栅层包括钽和钛中的一种。
33.如权利要求32所述的方法，其中，所述第一浮栅层包括多晶硅。
34.如权利要求31所述的方法，其中，所述第一浮栅层包括多晶硅。
35.如权利要求27所述的方法，其中，所述蚀刻所述浮栅结构下部的步骤：蚀刻图案化的所述第一浮栅层。
36.如权利要求35所述的方法，其中，所述蚀刻所述浮栅结构下部的步骤：蚀刻图案化的所述第一浮栅层，以使所述图案化的第一浮栅层的宽度小于所述图案化的隧穿绝缘层的宽度。
37.如权利要求26所述的方法，其中，所述蚀刻所述浮栅结构下部的步骤：湿法蚀刻所述浮栅结构。
38.如权利要求26所述的方法，其中，所述蚀刻所述浮栅结构下部的步骤：化学干法蚀刻所述浮栅结构。
39.如权利要求26所述的方法，其中，所述蚀刻所述浮栅结构下部的步骤：蚀刻所述浮栅结构，以使所述浮栅结构下部的宽度比所述浮栅结构上部的宽度少了不超出10％。
40.如权利要求26所述的方法，其中，所述形成第一绝缘层的步骤包括：
在所述半导体衬底中形成多个孔；
用所述第一绝缘层填充所述多个孔，以使所述第一绝缘层从所述半导体衬底突起，且所述浮栅结构被设置在所述第一绝缘层的多个突起部分之间。
41.如权利要求40所述的方法，其中，所述形成第一绝缘层的步骤在所述填充所述多个孔的步骤之前，包括：
在所述浮栅结构和所述多个孔上形成绝缘侧壁。
42.如权利要求26所述的方法，其中，所述蚀刻所述第一绝缘层的步骤包括：化学机械抛光所述第一绝缘层直到暴露所述掩模图案。
43.如权利要求26所述的方法，其中，所述蚀刻所述掩模图案的步骤包括：湿法蚀刻所述掩模图案。
44.如权利要求26所述的方法，其中，所述介电层的介电常数大于所述浮栅结构的介电常数。
45.如权利要求44所述的方法，其中，所述介电层的所述介电常数大于或等于7。
46.如权利要求26所述的方法，其中，所述介电层包括铝和铪中的一种。
47.如权利要求26所述的方法，在所述形成所述介电层的步骤之前，还包括：
使所述第一绝缘层的上表面的边缘变圆。
48.如权利要求26所述的方法，其中，所述第一绝缘层包括TOSZ。
49.一种形成半导体存储器件的方法，包括：
使用掩模图案在半导体衬底上方形成第一浮栅；
在所述半导体衬底上方形成第一绝缘层；
蚀刻所述第一绝缘层以暴露所述掩模图案；
蚀刻所述掩模图案以形成由暴露所述第一浮栅的所述第一绝缘层限定的第一凹部；
在所述半导体衬底上方形成第二浮栅层以使所述第二浮栅层填充所述第一凹部的至少一部分；
蚀刻所述第二浮栅层以形成第二浮栅，从而由暴露所述第二浮栅的所述第一绝缘层限定第二凹部；
在所述第一绝缘层上方形成介电层，以使得所述介电层形成在所述第二凹部的至少一部分中；以及
在所述介电层上方形成控制栅。
50.如权利要求49所述的方法，其中，所述形成第一浮栅的步骤包括：
在所述衬底上方形成隧穿绝缘层；
在所述隧穿绝缘层上方形成第一浮栅层；
在所述第一浮栅层上方形成掩模图案；以及
使用所述掩模图案来图案化所述第一浮栅层和隧穿绝缘层。
51.如权利要求50所述的方法，其中，所述第一浮栅层具有50埃的厚度。
52.如权利要求50所述的方法，其中，所述第一浮栅层包括多晶硅。
53.如权利要求49所述的方法，其中，所述形成第一浮栅的步骤还包括：
蚀刻所述图案化的第一浮栅层，以使所述图案化的第一浮栅层的宽度小于所述图案化的隧穿绝缘层的宽度。
54.如权利要求53的方法，其中，所述蚀刻所述图案化的第一浮栅层的步骤：湿法蚀刻所述浮栅结构。
55.如权利要求53所述的方法，其中，所述蚀刻所述图案化的第一浮栅层的步骤：化学干法蚀刻所述浮栅结构。
56.如权利要求26所述的方法，其中，所述形成第一绝缘层的步骤包括：
在所述半导体衬底中形成多个孔；并且其中
用所述第一绝缘层来填充所述多个孔。
57.如权利要求56所述的方法，其中，所述形成第一绝缘层的步骤，在所述填充所述多个孔的步骤之前，包括：
在所述第一浮栅和所述多个孔上形成绝缘侧壁。
58.如权利要求49所述的方法，其中，所述蚀刻所述第一绝缘层的步骤包括：化学机械抛光所述第一绝缘层直到暴露所述掩模图案。
59.如权利要求49所述的方法，其中，所述蚀刻所述掩模图案的步骤包括：湿法蚀刻所述掩模图案。
60.如权利要求49所述的方法，其中，所述第一和第二浮栅层由相同材料形成。
61.如权利要求49所述的方法，其中，所述第二浮栅层包括多晶硅。
62.如权利要求49所述的方法，其中，所述第一浮栅的宽度小于所述第二浮栅的宽度。
63.如权利要求62所述的方法，其中，所述第一浮栅的宽度比所述第二浮栅的宽度小了不超出10％。
64.如权利要求49所述的方法，其中，所述蚀刻所述第二浮栅层的步骤：
蚀刻在所述第一凹部中的所述第二浮栅层以获得50埃的厚度。
65.如权利要求49所述的方法，其中，所述蚀刻所述第二浮栅层的步骤：
蚀刻在所述第一凹部中的所述第二浮栅层，以使得获得的所述第一浮栅和第二浮栅的组合厚度小于300埃。
66.如权利要求49所述的方法，其中，所述介电层的介电常数大于所述第一和第二浮栅的介电常数。
67.如权利要求66所述的方法，其中，所述介电层的所述介电常数大于或等于7。
68.如权利要求49所述的方法，其中，所述介电层包括铝和铪中的一种。
69.如权利要求49所述的方法，在所述形成所述介电层的步骤之前，还包括：
使所述第一绝缘层的上表面的边缘变圆。
70.如权利要求49所述的方法，其中，所述第一绝缘层包括TOSZ。
71.一种存储器件，包括：
存储器阵列，其包括存储器单元的阵列，每一个存储器单元包括：
半导体衬底，其具有多个突起部分，
隧穿绝缘层，其形成在所述多个突起的半导体衬底部分的至少一个的上方，
浮栅结构，其设置在所述隧穿绝缘层上方，所述浮栅结构的上部宽于所述浮栅结构的下部，且所述浮栅结构的下部的宽度小于所述隧穿绝缘层的宽度，
多个第一绝缘层部分，其形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅结构被设置在所述多个突起的第一绝缘层部分之间，
介电层，其形成在所述多个第一绝缘层部分和所述浮栅结构上方，和
控制栅，其形成在所述介电层上方；和
控制电路，其被配置为从所述存储器阵列读取数据和将数据写入到所述存储器阵列。
72.如权利要求71所述的存储器件，其中，所述存储器阵列具有NAND结构。
73.如权利要求71所述的存储器件，其中，所述存储器阵列具有NOR结构。
74.一种存储器系统，包括：
存储器件，该存储器件包括：
包括存储器单元的阵列的存储器阵列，每一个存储器单元包括：
半导体衬底，其具有多个突起部分，
隧穿绝缘层，其形成在所述多个突起的半导体衬底部分的至少一个上方，
浮栅结构，其设置在所述隧穿绝缘层上方，所述浮栅结构的上部宽于所述浮栅结构的下部，且所述浮栅结构的下部的宽度小于所述隧穿绝缘层的宽度，
多个第一绝缘层部分，其形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅结构设置在所述多个突起的第一绝缘层部分之间，
介电层，其形成在所述多个第一绝缘层部分和所述浮栅结构上方，和
控制栅，其形成在所述介电层上方；
控制电路，其被配置为从所述存储器阵列读取数据以及向所述存储器阵列写入数据；和
存储器控制器，该存储器控制器被配置为控制所述存储器件。
75.如权利要求74所述的存储器系统，其中，所述存储器件和存储器控制器被容纳在卡中。
76.如权利要求74所述的存储器系统，还包括：
解码器，其被配置为解码从所述存储器件读取的数据。
77.如权利要求76所述的存储器系统，还包括：
至少一个显示部件，其被配置为显现所述解码的数据。
78.如权利要求74所述的存储器系统，其中，所述存储器控制器被配置为与主机设备接口连接。
79.一种处理系统，包括：
中央处理单元；
存储器件，其操作地连接到所述中央处理系统，该存储器件包括：
存储器阵列，其包括存储器单元的阵列，每个存储器单元包括：
半导体衬底，其具有多个突起部分，
隧穿绝缘层，其形成在所述多个突起的半导体衬底部分的至少一个的上方，
浮栅结构，其设置在所述隧穿绝缘层上方，所述浮栅结构的上部宽于所述浮栅结构的下部，且所述浮栅结构的下部的宽度小于所述隧穿绝缘层的宽度，
多个第一绝缘层部分，其形成在所述半导体衬底中并从所述半导体衬底突起，以使所述浮栅结构被设置在所述多个突起的第一绝缘层部分之间，
介电层，其形成在所述多个第一绝缘层部分和所述浮栅结构上方，和
控制栅，其形成在所述介电层上方；和
控制电路，其被配置为从所述存储器阵列读取数据和向所述存储器阵列写入数据。
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