CN103378104A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个隧道绝缘层图案；形成于所述隧道绝缘膜图案上方的多个导电膜图案；形成于所述沟槽的侧壁和底面上的多个第一隔离层；以及形成于所述导电膜图案之间的多个第二隔离层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2012年4月19日提交至韩国专利局的韩国申请No.10-2012-0040701的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有气隙的半导体器件及其制造方法。
背景技术
最近，随着半导体器件的集成度的提高，半导体器件的缺陷率增大。将参照图1A至1D详细描述相关技术的问题。
图1A至1D为横截面图，示出根据相关技术的制造NAND快闪存储器件的存储器单元的方法。图1A至1D为沿栅极线截取的NAND快闪存储器件的存储器单元的横截面图。
参照图1A，半导体层101包括形成有沟槽109的隔离区，并且有源区A由沟槽109隔开。隧道绝缘层103和用于浮置栅的第一导电膜105a层叠在各个有源区A上。可以仅在使要形成沟槽109的区域开放的隔离掩模107之下保留隧道绝缘层103和第一导电膜105a。
随着集成度的增大，有源区A的宽度和沟槽109的宽度减小。因此，具有高集成度的半导体器件的有源区A和沟槽109可以具有极窄的宽度。
参照图1B，在整个结构上形成足够数量的隔离层111a，从而填充沟槽109。此处，若具有窄宽度的沟槽109的内部没有完全以隔离层111a填充，则可以在沟槽109内的隔离层111a中产生气隙113。此处，当形成气隙113时，各个沟槽109中的气隙113的位置和尺寸可能是不规则的，而不是一致的。
参照图1C，隔离层111a被平坦化，直到暴露出隔离掩模107，并且随后将隔离掩模107去除。随后，通过刻蚀工艺降低隔离层111a的高度，从而暴露第一导电膜105a的上侧壁。因此，形成具有目标高度的隔离层111b。在所执行的用于将隔离层111b的高度调整为目标高度的刻蚀工艺中，可以暴露气隙113。
参照图1D，在包括隔离层111b的整个结构的表面形成电介质膜121，并且在电介质膜121上形成用于控制栅的第二导电膜123。形成第二导电膜123以覆盖第一导电膜105a之间的空间（如图1C所示）。其后，通过使用栅极掩模125作为刻蚀阻挡的刻蚀工艺刻蚀第二导电膜123、电介质膜121和第一导电膜105a。因此，将第二导电膜123在与有源区A或隔离层111b交叉的方向上图案化成栅极线。保留第一导电膜105b作为处于栅极线和有源区A交叉点处的浮置栅。
在上文中，在形成电介质膜121和第二导电膜123时，若暴露气隙113，则可以用电介质膜121和第二导电膜123填充气隙113的内部。因此，在形成栅极线的刻蚀过程中，可不去除气隙113内的第二导电膜123，并且可将栅极线连接，而不是分离以导致故障。
此外，若没有气隙113，则有源区A与浮置栅105b之间的空间以及有源区A与作为栅极线的第二导电膜123之间的空间可能被隔离层111b填充。在此情况下，有源区A与浮置栅105b之间的第一电容以及有源区A与相邻的存储器单元的栅极线之间的第二电容由隔离层111b的电容率（permittivity，介电常数）来确定。随着集成度的提高，取决于隔离层111b的电容率的第一和第二电容增大。因此，由于有源区A与浮置栅105b之间的干扰以及有源区A与栅极线之间的干扰，故障率可能升高。
发明内容
本发明的例示性实施例涉及具有低缺陷率和低故障率的半导体器件及其制造方法。
根据本发明例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个隧道绝缘层图案；形成于所述隧道绝缘膜图案上方的多个导电膜图案；形成于所述沟槽的侧壁和底面上的多个第一隔离层；以及形成于所述导电膜图案之间的多个第二隔离层。
根据本发明例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个导电膜图案；以及形成于所述有源区和所述导电膜图案之间的多个隧道绝缘层图案，并且所述多个隧道绝缘层图案具有比所述导电膜图案和所述有源区的侧壁进一步突出的侧壁。
根据本发明例示性实施例的制造半导体器件的方法包括：在包括交替布置的多个第一区和第二区的衬底上层叠隧道绝缘层和第一导电膜；刻蚀所述第一导电膜、所述隧道绝缘层和所述衬底的第二区以在所述第一区上形成隧道绝缘膜图案和第一导电膜图案并且在所述第二区中形成沟槽；以及，在所述第一导电膜图案之间并且在所述沟槽的表面上形成隔离结构以在所述沟槽内以及在所述隧道绝缘膜图案之间形成气隙。
附图说明
图1A至1D为横截面图，示出根据相关技术的制造NAND快闪存储器件的存储器单元的方法；
图2A至2D为横截面图，示出根据本发明实施例的半导体器件及其制造方法；
图3示出根据本发明的一个实施例的存储系统的配置。
具体实施方式
在下文中，将参照附图详细描述本发明的一些例示性实施例。提供附图以使本领域的普通技术人员能够理解本发明实施例的范围。
将参照附图详细描述本发明的实施例。应理解，在本发明中，应广义地解释“在…上”和“在…上方”的含义，从而“在…上”不仅表示“直接在…上”，还包括其间具有中间零件或中间层的含义；并且，“在…上方”不仅表示“在…上方”的含义，还包括其间无中间部件或中间层的含义（即，直接在…上）。
图2A至2D为横截面图，示出根据本发明实施例的半导体器件及其制造方法。具体地，图2A至2D分别为NAND快闪存储器件的存储器单元区的部分的俯视图以及沿根据本发明实施例的俯视图上所示的虚线截取的横截面图。
参照图2A，在包括隔离区和有源区的衬底201的第一区A1上方形成隧道绝缘层图案203和第一导电膜图案205a，并在衬底201的第二区B1中形成沟槽209。在下文中，将详细描述形成隧道绝缘层图案203、第一导电膜图案205a和沟槽209的工艺的实例。
首先，在包括第一和第二区A1和B1的衬底201上顺序地层叠隧道绝缘层和第一导电膜，并且在第一导电膜上层叠隔离掩模207。
衬底201可以由单晶硅形成。第一区A1为被限定为具有比有源区的宽度大的宽度的区域。第一区A1包括有源区和与隔离区的边缘相接触的有源区的侧面。第二区B1为被限定为具有比衬底201的隔离区的宽度短的宽度的区域。第二区B1为隔离区的一部分。第二区B1将第一区A1分割。第一区A1可以被限定为具有比第二区B1的宽度大的宽度。衬底201的有源区为由隔离区分离的区域。在形成存储器单元的区域中，可以在一个方向上平行地布置有源区和隔离区。另外，在形成存储器单元的区域中，可以交替地布置有源区和隔离区。可以基于有源区和隔离区的布置来确定第一区A1和第二区B1的布置。因此，在形成存储器单元的区域中，可以在一个方向上平行地交替布置第一区A1和第二区B1。
例如，隧道绝缘层可以由例如氧化硅等氧化物或例如氧氮化硅等氧氮化物（oxy-nitride）形成。替代地，为了改善隧道绝缘层的鸟嘴（bird's beak）现象，可以在形成氧化膜之前和之后形成氮化膜，以使隧道绝缘层具有包括氮化膜、氧化膜和氮化膜的层叠结构。
第一导电膜可以由多晶硅膜形成。多晶硅膜可以为单一的未掺杂多晶硅膜、单一的掺杂多晶硅膜或未掺杂多晶硅与掺杂多晶硅的层叠膜。在NAND快闪存储器件的情况下，可以将第一导电膜用作存储电荷的浮置栅膜。
形成隔离掩模207以阻挡第一区A1并暴露第二区B1。可以形成隔离掩模207之间的开口以暴露隔离区。此处，开口的宽度可以短于隔离区的宽度。隔离掩模207的宽度大于有源区的宽度，并且可以阻挡有源区和有源区两侧的各个隔离区的边缘。隔离掩模207可以由氮化膜或氧化膜形成。
在形成隔离掩模207之后，刻蚀通过隔离掩模207暴露的第一导电膜、隧道绝缘层和第二区B1。因此，在第一区A1上方形成隧道绝缘层图案203和第一导电图案205a。在第二区B1中形成沟槽209。隧道绝缘层图案203和第一导电膜图案205a的宽度可以大于有源区的宽度，并且可以形成于有源区和各个隔离区的边缘的上方。沟槽209的宽度可以短于隔离区的宽度，并且可以形成于隔离区中。
参照图2B，在通过沟槽209暴露的第一区A1的表面上以及在第一导电膜图案205a之间形成隔离层210a和210b。在沟槽209内以及在隧道绝缘层图案203之间形成气隙213。为了形成气隙213，可以在暴露沟槽209和第一导电膜图案205a的侧壁（图2A所示）的状态下执行氧化。此处，对衬底201和第一导电膜图案205a的通过沟槽209暴露的部分进行氧化，并且在氧化区上生长氧化膜。
例如，可以通过以1:1的比率混合H2气体和O2气体并在介于700℃和800℃之间的温度下执行氧化。在此条件下，多晶硅的氧化速度快于单晶硅的氧化速度，并且在多晶硅被氧化的区域中的氧化膜的生长快于在单晶硅被氧化的区域中的氧化膜的生长。在本发明的本例示性实施例中，通过沟槽209暴露的衬底201可以由单晶硅形成，而第一导电膜图案205a可以由多晶硅形成。因此，将第一导电膜图案205a的暴露表面氧化成厚于通过沟槽209暴露的衬底201的表面，因此未被氧化的第二区A2的宽度大于未被氧化的第一导电膜图案205b的宽度。此外，在第一导电膜图案205a的氧化区上的氧化膜生长快于在衬底201的氧化区上的氧化膜生长，因此，在沟槽209被氧化膜覆盖之前，第一导电膜图案205a之间的空间被氧化膜覆盖。在沟槽209的暴露表面上形成第一隔离层210a，并且通过上述氧化在第一导电膜图案205b之间形成第二隔离层210b。此外，在沟槽209被第一隔离层210a覆盖之前，首先以第二隔离层210b覆盖第一导电膜图案205b之间的空间以阻挡沟槽209的开口。因此，可以在沟槽209内形成气隙213。
第一隔离层210a包括衬底201的第一区A1的部分氧化的部分以及在氧化的第一区A1上生长的氧化膜。第二隔离层210b包括第一导电膜图案205a的侧壁的氧化部分和在第一导电膜图案205a的被氧化的侧壁上生长的氧化膜。未被氧化的第一区A1的一部分形成有源区A2。第一区A1的氧化部分和存在沟槽209的区域形成隔离区B2。
可以将未被氧化而保留在有源区A2上的第一导电膜图案205b用作栅极线或浮置栅。剩余的隧道绝缘层图案203的宽度可以大于第一导电膜图案205b的宽度或有源区A2的宽度。换句话说，隧道绝缘层图案203的侧壁比有源区A2的侧壁或第一导电膜图案205b的侧壁进一步突出。
隔离掩模207可以防止第一导电膜图案205a的顶表面在上述氧化工艺中被氧化。此外，在本发明的本例示性实施例中，通过氧化以第二隔离层210b填充第一导电膜图案205a之间的空间，而不是通过沉积氧化膜来填充。与通过沉积氧化膜填充特定空间的情况相比，在以通过氧化形成的氧化膜填充特定空间时，易于均匀地控制在特定空间内形成的氧化膜的量。因此，在本发明的本例示性实施例中，第二隔离层210b是通过氧化形成，所以在第一导电膜图案205a之间的各个空间中可以一致地形成第二隔离层210b。
在本发明的本例示性实施例中，因为第一和第二隔离层210a和210b是通过氧化形成的，所以可以一致地控制第一和第二隔离层210a和210b的形成位置。因此，可以一致地控制形成于第一和第二隔离层210a和210b之间的气隙213的位置。
参照图2C，在去除隔离掩模207之后，刻蚀第二隔离层210b（图2B所示）以使其具有预定高度，从而防止存储器单元之间的干扰。因此，第一导电膜图案205b的侧壁被暴露。可以用刻蚀工艺之后剩余的第二隔离层210c的高度来确定隔离结构211的有效场氧化物高度（EFH）。
若隔离掩模207由氧化膜形成，则可以使用刻蚀第二隔离层210b的工艺来去除隔离掩模207，因此，无需额外的去除隔离掩模207的工艺。
在本发明的本例示性实施例中，将气隙213一致地控制在剩余的第二隔离层210c之下。因此，即使在执行调节EFH的刻蚀工艺时，气隙213也不会被剩余的第二隔离层210c暴露出来。
在本发明的本例示性实施例中，仅在第一导电膜图案205b之间通过氧化形成第二隔离层210b。相比而言，若通过氧化膜沉积工艺以氧化膜填充沟槽209以及第一导电膜图案205b之间的空间，则可以将氧化膜形成为具有足以填充沟槽209以及第一导电膜图案205b之间的空间的厚度。因此，在使用氧化膜沉积工艺的情况下，在沟槽209以及第一导电膜图案205b之间的空间上均匀地形成氧化膜。因此，与通过去除由氧化膜沉积工艺形成的氧化膜来控制EFH的情况相比，如果根据本发明的本例示性实施例，通过去除由氧化形成的第二隔离层210b来控制EFH，则可以减少氧化膜的刻蚀的量。因此，可以调节各个隔离区B2（如图2D所示）的第二隔离层210b的刻蚀的量，从而使各个隔离区B2的隔离结构211的EFH一致。
参照图2D，在NAND快闪存储器件的情况下，在包括隔离结构211（如图2C所示）的整个结构的表面上形成电介质膜221之后，可以在电介质膜221上进一步层叠第二导电膜223和栅极掩模225。
例如，可以将电介质膜221形成为包括氧化膜/氮化膜/氧化膜的ONO膜。替代地，可以使用具有高电容率（permittivity，介电常数）的金属氧化物来形成电介质膜221以增大电容。具有高电容率的金属氧化物可以包括氧化铪、氧化钛、氧化钽、氧化锆、以及氧化铝等。
可以使用例如掺杂多晶硅、金属、金属氧化物、或金属硅化物等形成第二导电膜223，作为NAND快闪存储器件的控制栅膜。通过剩余的第二隔离层210c阻挡根据本发明的本例示性实施例的气隙213，所以在形成第二导电膜223时，第二导电膜223不会渗入气隙213。因此，在本发明的本例示性实施例中，可以防止栅极线没有被保留在气隙213内的第二导电膜223分离的现象的出现，因此，可以防止半导体器件的缺陷。
可以使用例如氧化硅、氮化硅或氧氮化硅（silicon oxy-nitride）形成栅极掩模225。栅极掩模225是限定随后要形成栅极线的区域的图案，并可以被形成为沿与有源区A2和隔离区B2交叉的方向的线状图案。
随后，刻蚀经由栅极掩模225暴露的区域的第二导电膜223、电介质膜221和第一导电膜图案205b。因此，将第二导电膜223图案化成沿与有源区A2或隔离结构211交叉的方向的栅极线。第一导电膜图案205c保留在栅极线和有源区A2的交叉点以用作浮置栅。
在下文中，将描述根据本发明的本例示性实施例的半导体器件的结构特征。
如图2D所示，根据本发明的本例示性实施例的半导体器件包括：由形成于隔离区B2中的沟槽分割开的多个有源区A2；形成于有源区A2上的隧道绝缘层图案203；以及形成于隧道绝缘层图案203上的第一导电膜图案205c。第一导电膜图案205c可以为NAND快闪存储器件的浮置栅或半导体器件的栅极线。
在半导体器件的隔离区B2中形成在与有源区A2的延伸方向相同的方向上延伸的气隙213、剩余的第二隔离层210c以及第一隔离层210a。以在有源区A2之间的空间中形成开口的方式，在沟槽的侧壁和底面上形成第一隔离层210a。形成第二隔离层210b以覆盖第一导电膜图案205c之间的空间，从而阻挡有源区A2之间的开口，其中第二隔离层210b稍后会成为剩余的第二隔离层210c。在第一隔离层210a与第二隔离层210b之间形成气隙213。
隧道绝缘层图案203的侧壁比第一导电膜图案205c或有源区A2的侧壁进一步突出。第一隔离层210a和剩余的第二隔离层210c可以由插入其间的隧道绝缘层图案203间隔开。各个气隙213具有在与有源区A2交叉的方向上截取的T形横截面。
在NAND快闪存储器件的情况下，在包括第一导电膜图案205c和剩余的第二隔离层210c的整个结构上进一步层叠电介质膜221和被图案化成栅极线的第二导电膜图案223。此处，可以形成第一导电膜图案205c以使其比剩余的第二隔离层210c进一步突出于衬底201的上方，从而增加第一导电膜图案205c和第二导电膜图案225的正对面积。第二导电膜图案225为NAND快闪存储器件的栅极线，其可以形成为在与有源区A2交叉的方向上的线状图案。可以将第一导电膜图案205c形成为处于有源层A2和第二导电膜图案225的交叉点处的NAND快闪存储器件的浮置栅。
由第一隔离层210a和和剩余的第二隔离层210c确定气隙213的形状和位置。第一隔离层210a和剩余的第二隔离层210c包括第一导电膜的氧化部分和衬底以及在第一导电膜的氧化部分和衬底上生长的氧化膜，所以可以定量地控制其位置和厚度。因此，在各个隔离区B2中可以一致地形成气隙213的形状和位置。具体地，根据本发明的本例示性实施例的气隙213从有源区A2之间的空间延伸到隧道绝缘层图案203之间的空间，从而一致地形成于各个隔离区B2中。气隙213为以电容率低于氧化膜的空气填充的部分。因此，通过在第一导电膜图案205c（浮置栅）和有源区A2之间布置气隙213，可以减小第一导电膜图案205c与有源区A2之间的电容以及第一导电膜图案205c与第二导电膜图案223之间的电容。因此，可以减小第一导电膜图案205c与有源区A2之间以及第一导电膜图案205c与作为栅极线的第二导电膜图案223之间的电干扰，因此可以减小半导体器件的故障率。
图3示出根据本发明的本例示性实施例的存储系统的配置。
参照图3，根据本发明的本例示性实施例的存储系统1100包括非易失性存储器件1120和存储控制器1110。
非易失性存储器件1120包括基于上文参照图2A至2D所述的方法制造的非易失性存储器件。此外，非易失性存储器件1120可以为包括多个快闪存储芯片的多芯片封装。
存储控制器1110可以控制非易失性存储器件1120，并且可以包括SRAM 1111、CPU1112、主机接口1113、ECC 1114和存储接口1115。SRAM 1111可以用作CPU 1112的工作存储器。CPU 1112执行用于交换存储控制器1110的数据的通用控制操作，并且主机接口1113包括连接到存储系统1100的主机的数据交换协议。另外，ECC 1114检测并校正从非易失性存储器件1120读取的数据中所包括的错误，并且存储接口1115执行与非易失性存储器件1120的接口连接。此外，存储控制器1110可以进一步包括用于存储与主机等接口连接的代码数据的ROM。
存储系统1100可以为组合有非易失性存储器件1120和控制器1110的存储卡或固态盘（SSD）。例如，若存储系统1110为SSD，则存储控制器1110可以通过各种接口协议中的一种与外部（例如，主机）通信，例如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等。
如上所述，通过气隙可以减小半导体器件的缺陷率和故障率。
尽管已结合实施例示出和描述了本发明，但是本领域的技术人员易于理解，可作出各种修改和变化，而不背离附加的权利要求所界定的本发明的精神和范围。

Claims (27)

1.一种半导体器件，包括：
衬底，所述衬底包括由多个沟槽分割开的多个有源区；
多个隧道绝缘层图案，所述多个隧道绝缘层图案形成于所述有源区上方；
多个导电膜图案，所述多个导电膜图案形成于所述隧道绝缘膜图案上方；
多个第一隔离层，所述多个第一隔离层形成于所述沟槽的侧壁和底面上；以及
多个第二隔离层，所述多个第二隔离层形成于所述导电膜图案之间。
2.如权利要求1所述的半导体器件，其中，所述多个第一隔离层和第二隔离层中的每个第一隔离层和第二隔离层被形成为在由所述第一隔离层和第二隔离层包围的空间内产生气隙。
3.如权利要求2所述的半导体器件，其中，所述气隙具有沿与有源区交叉的方向上截取的T形横截面。
4.如权利要求2所述的半导体器件，其中，所述多个第一隔离层、所述第二隔离层和所述气隙在与所述多个有源区的延伸方向相同的方向上延伸。
5.如权利要求1所述的半导体器件，其中，所述多个隧道绝缘层图案的侧壁比所述有源区的侧壁或所述导电膜图案的侧壁进一步突出。
6.如权利要求1所述的半导体器件，其中，所述多个导电膜图案比所述第二隔离层进一步突出于所述衬底上方。
7.如权利要求1所述的半导体器件，其中，各个所述有源区的宽度大于各个所述导电膜图案的宽度。
8.如权利要求1所述的半导体器件，其中，所述衬底包括单晶硅。
9.如权利要求1所述的半导体器件，其中，所述多个导电膜图案包括多晶硅。
10.一种半导体器件，包括：
衬底，所述衬底包括由多个沟槽分割开的多个有源区；
多个导电膜图案，所述多个导电膜图案形成于所述有源区上方；以及
多个隧道绝缘层图案，上述多个隧道绝缘层图案形成于所述有源区与所述导电膜图案之间，且具有比所述导电膜图案和所述有源区的侧壁进一步突出的侧壁。
11.如权利要求10所述的半导体器件，还包括：
多个第一隔离层，所述多个第一隔离层形成于所述沟槽的侧壁和底面上；以及
多个第二隔离层，所述多个第二隔离层形成于所述导电膜图案之间；
其中，所述多个第一隔离层和所述多个第二隔离层中的每个第一隔离层和第二隔离层被形成为在由所述第一隔离层和第二隔离层包围的空间内产生气隙。
12.如权利要求11所述的半导体器件，其中，所述气隙在与所述有源区的延伸方向相同的方向上延伸。
13.如权利要求10所述的半导体器件，其中，各个所述有源区的宽度大于各个所述导电膜图案的宽度。
14.如权利要求10所述的半导体器件，其中，所述衬底包括单晶硅。
15.如权利要求10所述的半导体器件，其中，所述多个导电膜图案包括多晶硅。
16.一种制造半导体器件的方法，包括以下步骤：
在包括交替布置的多个第一区和第二区的衬底上方层叠隧道绝缘层和第一导电膜；
刻蚀所述第一导电膜、所述隧道绝缘层和所述衬底的所述第二区以在所述第一区上方形成隧道绝缘膜图案和第一导电膜图案并且在所述第二区中形成沟槽；以及
在所述第一导电膜图案之间以及在所述沟槽的表面上形成隔离结构以在所述沟槽内以及在所述隧道绝缘膜图案之间形成气隙。
17.如权利要求16所述的方法，其中，形成所述隔离结构的步骤包括执行氧化从而以比在所述衬底的表面上更快的速率在所述第一导电膜图案的表面上生长氧化膜。
18.如权利要求16所述的方法，其中，通过以1:1的比率混合H2气体和O2气体在介于700℃和800℃之间的温度下执行所述隔离结构的形成。
19.如权利要求16所述的方法，其中，所述隔离结构包括：
沿所述第一区的表面形成的第一隔离层；以及
形成于所述第一导电膜图案之间且与所述第一隔离层间隔开的第二隔离层。
20.如权利要求19所述的方法，其中，所述第一隔离层包括所述第一区的氧化部分和在所述第一区的氧化部分上生长的氧化膜。
21.如权利要求19所述的方法，其中，所述第二隔离层包括所述第一导电膜图案的侧壁的氧化部分和在所述第一导电膜图案的侧壁的氧化部分上生长的氧化膜。
22.如权利要求16所述的方法，其中，形成所述沟槽的步骤包括：
形成隔离掩模以阻挡所述第一区并将所述第二区开放；以及
刻蚀由所述隔离掩模开放的区域中的所述第一导电膜、所述隧道绝缘层和所述衬底。
23.如权利要求22所述的方法，还包括：
在形成所述隔离结构之后去除所述隔离掩模。
24.如权利要求16所述的方法，其中，所述衬底包括单晶硅。
25.如权利要求16所述的方法，其中，所述第一导电膜图案包括多晶硅。
26.如权利要求16所述的方法，还包括：
在形成所述隔离结构之后，
在所述隔离结构和所述第一导电膜图案的表面上形成电介质膜；
在所述电介质膜上形成第二导电膜；
在所述第二导电膜上与所述第一区交叉的方向上形成栅极掩模；以及
刻蚀经由所述栅极掩模暴露的区域的所述第二导电膜、所述电介质膜和所述第一导电膜图案。
27.如权利要求16所述的方法，还包括：
在形成所述隔离结构之后，
刻蚀所述隔离结构，以便暴露所述第一导电膜图案的侧壁。
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