KR20130117944A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 에어-갭을 통해 반도체 소자의 불량률 및 오동작률을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 트렌치에 의해 구분되는 다수의 활성 영역들을 포함하는 기판; 상기 활성 영역들 각각의 상부에 형성된 터널 절연막 패턴; 상기 터널 절연막 패턴 상부에 형성된 도전막 패턴; 상기 트렌치 내부에 개구부가 형성되도록 상기 활성 영역의 측벽 및 저면을 따라 형성된 제1 소자 분리 절연막; 및 서로 이웃한 상기 도전막 패턴 사이에 형성되어 상기 개구부를 차단하는 제2 소자 분리 절연막을 포함하는 반도체 소자 및 그 제조방법을 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 에어-갭을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 향상되면서 반도체 소자의 불량률이 높아지고 있다. 이하, 도 1a 내지 도 1d를 참조하여, 종래 기술의 문제점에 대해 보다 구체적으로 설명한다.
도 1a 내지 도 1d는 종래 낸드 플래시 메모리 소자의 메모리 셀 제조 방법을 나타내는 단면도들이다. 특히, 도 1a 내지 도 1d는 낸드 플래시 메모리 소자의 메모리 셀들을 게이트 라인을 따라 절취한 단면을 나타낸 것이다.
도 1a를 참조하면, 반도체 기판(101)은 트렌치(109)가 형성되는 소자 분리 영역과, 트렌치(109)에 의해 구획되는 활성 영역(A)을 포함한다. 활성 영역(A) 상에는 터널 절연막(103) 및 플로팅 게이트용 제1 도전막(105a)이 적층된다. 터널 절연막(103) 및 제1 도전막(105a)은 트렌치(109)가 형성될 영역을 정의하는 소자 분리 마스크(107)의 하부에만 잔류될 수 있다.
활성 영역(A) 및 트렌치(109)의 폭은 집적도가 증가할수록 줄어든다. 따라서, 집적도가 높은 반도체 소자의 활성 영역(A) 및 트렌치(109)의 폭은 매우 좁게형성될 수 있다.
도 1b를 참조하면, 트렌치(109)가 채워질 수 있을 만큼 충분한 양의 소자 분리 절연막(111a)을 전체 구조상에 형성한다. 이 때, 좁은 폭으로 형성되는 트렌치(109) 내부가 소자 분리 절연막(111a)으로 완전히 채워지지 못하고, 트렌치(109) 내부의 소자 분리 절연막(111a) 내에 에어-갭(113)이 발생할 수 있다. 에어-갭(113)이 발생한 경우, 트렌치(109) 내부에서 에어-갭(113)의 위치 및 에어-갭(113)의 크기는 트렌치(109) 마다 일정하게 형성되지 않고 불균일하게 형성될 수 있다.
도 1c를 참조하면, 소자 분리 마스크(107)가 노출되는 시점까지 소자 분리 절연막(111a)의 표면을 평탄화한 후, 소자 분리 마스크(107)를 제거한다. 이어서, 제1 도전막(105a)의 상단 측벽이 노출될 수 있도록 식각 공정으로 소자 분리 절연막(111a)의 높이를 낮춘다. 이로써, 타겟으로 하는 높이를 가진 소자 분리 절연막(111b)이 형성된다. 소자 분리 절연막(111b)의 높이를 타겟 높이로 맞추기 위한 식각 공정 동안, 에어-갭(113)이 개구될 수 있다.
도 1d를 참조하면, 소자 분리 절연막(111b)이 형성된 전체 구조의 표면을 따라 유전체막(121)을 형성한 후, 유전체막(121) 상부에 컨트롤 게이트용 제2 도전막(123)을 형성한다. 제2 도전막(123)은 제1 도전막(105a)들 상단 측벽 사이의 공간을 매립하도록 형성된다. 이 후, 게이트 마스크(125)를 식각 마스크로 이용한 식각 공정으로 제2 도전막(123), 유전체막(121) 및 제1 도전막(105a)을 식각한다. 이로써, 제2 도전막(123)은 활성 영역(A) 또는 소자 분리막 절연막(111b)에 교차하는 방향을 따르는 게이트 라인으로 패터닝된다. 제1 도전막(105b)은 게이트 라인과 활성 영역(A)의 교차부에 플로팅 게이트로 패터닝된다.
상기에서 유전체막(121) 및 제2 도전막(123)을 형성할 때, 에어-갭(113)이 개구되어 있었다면, 에어-갭(113) 내부에 유전체막(121) 및 제2 도전막(123)이 채워질 수 있다. 그 결과, 게이트 라인을 형성하기 위한 식각 공정 시 에어-갭(113) 내부의 제2 도전막(123)이 제거되지 않아 게이트 라인들끼리 서로 분리되지 않고 연결되어 불량이 발생할 수 있다.
한편, 에어-갭(113)이 형성되지 않았다면 활성 영역(A)과 플로팅 게이트(105b) 사이와, 활성 영역(A)과 게이트 라인인 제2 도전막(123) 사이는 소자 분리 절연막(111b)으로 채워진 상태가 된다. 이 경우, 인접한 메모리 셀의 활성 영역(A)과 플로팅 게이트(105b) 사이의 제1 커패시턴스와 활성 영역(A)과 게이트 라인 사이의 제2 커패시턴스는 소자 분리 절연막(111b)의 유전율에 의해 결정된다. 소자 분리 절연막(111b)의 유전율에 의존하는 제1 및 제2 커패시턴스는 집적도가 향상됨에 따라 증가된다. 그에 따라, 활성 영역(A)과 플로팅 게이트(105b) 사이, 활성 영역(A)과 게이트 라인 사이의 간섭 현상으로 인한 오동작률이 높아질 수 있다.
본 발명의 실시 예는 반도체 소자의 불량률 및 오동작률을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자는 트렌치에 의해 구분되는 다수의 활성 영역들을 포함하는 기판; 상기 활성 영역들 각각의 상부에 형성된 터널 절연막 패턴; 상기 터널 절연막 패턴 상부에 형성된 도전막 패턴; 상기 트렌치 내부에 개구부가 형성되도록 상기 활성 영역의 측벽 및 저면을 따라 형성된 제1 소자 분리 절연막; 및 서로 이웃한 상기 도전막 패턴 사이에 형성되어 상기 개구부를 차단하는 제2 소자 분리 절연막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 트렌치에 의해 구분되는 다수의 활성 영역들을 포함하는 기판; 상기 활성 영역들 각각의 상부에 형성된 도전막 패턴; 상기 활성 영역과 상기 도전막 패턴 사이에 형성되며, 상기 활성 영역 및 상기 도전막 패턴의 측벽보다 돌출된 측벽을 가진 터널 절연막 패턴; 및 서로 이웃한 상기 활성 영역 사이와 서로 이웃한 상기 터널 절연막 패턴 사이에 에어-갭을 형성하며 상기 활성 영역의 표면과 상기 도전막 패턴 사이에 형성된 소자 분리막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 교대로 배치된 다수의 제1 및 제2 영역들을 포함하는 기판 상에 터널 절연막 및 제1 도전막을 적층하는 단계; 상기 제1 도전막, 상기 터널 절연막, 및 상기 제2 영역을 식각하여 상기 제1 영역 상부에 터널 절연막 패턴 및 제1 도전막 패턴을 형성하고, 상기 제2 영역에 트렌치를 형성하는 단계; 및 상기 제1 영역의 표면과 서로 이웃한 상기 제1 도전막 패턴 사이에 소자 분리막을 형성하여 상기 트렌치 내부와 상기 터널 절연막 패턴 사이에 에어-갭을 형성하는 단계를 포함할 수 있다.
본 기술은 에어-갭을 통해 반도체 소자의 불량률 및 오동작률을 개선할 수 있다.
도 1a 내지 도 1d는 종래 낸드 플래시 메모리 소자의 메모리 셀 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2d를 본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2d를 본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 도면들이다. 특히, 도 2a 내지 도 2d 각각은 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 메모리 셀 영역 일부의 평면도와, 평면도에 도시된 절취선을 따라 절취한 단면도를 개시하고 있다.
도 2a를 참조하면, 소자 분리 영역 및 활성 영역을 포함하는 기판(201)의 제1 영역(A1) 상부에 터널 절연막 패턴(203) 및 제1 도전막 패턴(205a)을 형성하고, 기판(201)의 제2 영역(B1)에 트렌치(209)를 형성한다. 이하, 터널 절연막 패턴(203), 제1 도전막 패턴(205a), 및 트렌치(209) 형성 공정의 일례를 보다 구체적으로 설명한다.
먼저, 제1 및 제2 영역(A1, B1)을 포함하는 기판(201) 상에 터널 절연막 및 제1 도전막을 순차로 적층한 후, 제1 도전막 상에 소자 분리 마스크(207)를 적층한다.
기판(201)은 단결정 실리콘으로 형성될 수 있다. 제1 영역(A1)은 기판(201)의 활성 영역보다 넓은 폭으로 정의되는 영역으로서 활성 영역으로부터 활성 영역 양측의 소자 분리 영역들 각각의 가장자리 영역까지 확장된 영역이다. 제2 영역(B1)은 기판(201)의 소자 분리 영역보다 좁은 폭으로 정의되는 영역으로서 소자 분리 영역의 일부이며 제1 영역(A1)을 구획하는 영역이다. 제1 영역(A1)은 제2 영역(B1)보다 넓은 폭으로 정의될 수 있다. 기판(201)의 활성 영역 활성 영역은 소자 분리 영역에 의해 구획되는 영역이며, 기판(201)의 소자 분리 영역은 활성 영역들 사이에서 활성 영역들을 분리시키기 위한 영역이다. 메모리 셀들이 형성될 영역에서 활성 영역 및 소자 분리 영역은 일 방향을 따라 나란하게 정렬될 수 있다. 그리고, 메모리 셀들이 형성될 영역에서 다수의 활성 영역들 및 다수의 소자 분리 영역들이 교대로 배치될 수 있다. 제1 영역(A1) 및 제2 영역(B1)의 배치는 활성 영역 및 소자 분리 영역의 배치에 따라 결정된다. 따라서, 메모리 셀들이 형성될 영역에서 제1 영역(A1) 및 제2 영역(B1)은 교대로 배치되며 일 방향을 따라 나란하게 정렬될 수 있다.
터널 절연막은 실리콘 산화물과 같은 산화물 및 실리콘 산질화물과 같은 산질화물로 형성할 수 있다. 또는 터널 절연막의 버즈 빅(Bird's beak) 현상을 개선하기 위해 산화막 형성 전 후 질화막을 형성하여, 터널 절연막을 질화막/산화막/질화막 적층 구조로 형성할 수 있다.
제1 도전막은 폴리 실리콘막으로 형성된다. 폴리 실리콘막은 언도프트 폴리 실리콘 또는 도프트 폴리 실리콘의 단일막이거나, 언도프트 폴리 실리콘 및 도프트 폴리 실리콘의 적층막일 수 있다. 낸드 플래시 메모리 소자의 경우, 제1 도전막은 전하를 저장하는 플로팅 게이트막으로 이용될 수 있다.
소자 분리 마스크(207)는 제1 영역(A1)을 차단하고 제2 영역(B1)을 개구시키는 패턴으로 형성된다. 소자 분리 마스크(207)의 개구부는 소자 분리 영역의 폭보다 좁게 소자 분리 영역을 개구시키며 형성될 수 있다. 소자 분리 마스크(207)의 차단부는 활성 영역의 폭보다 넓게 활성 영역 및 활성 영역 양측의 소자 분리 영역들 각각의 가장자리를 차단할 수 있다. 소자 분리 마스크(207)는 질화막 또는 산화막으로 형성될 수 있다.
소자 분리 마스크(207) 형성 후, 소자 분리 마스크(207)를 통해 노출된 제1 도전막, 터널 절연막, 및 기판(201)의 제2 영역(B1)을 식각한다. 이로써, 제1 영역(A1) 상부에는 제1 영역(A1)을 따라 패터닝된 터널 절연막 패턴(203) 및 제1 도전막 패턴(205a)이 형성되고, 제2 영역(B1)에는 제2 영역(B1)을 따라 패터닝된 트렌치(209)가 형성된다. 터널 절연막 패턴(203) 및 제1 도전막 패턴(205a)은 활성 영역보다 넓은 폭으로 활성 영역 상부 및 활성 영역 양측의 소자 분리 영역들 각각의 가장자리 상부에 형성될 수 있다. 트렌치(209)는 소자 분리 영역보다 좁은 폭으로 소자 분리 영역에 형성될 수 있다.
도 2b를 참조하면, 제1 영역(A1)의 표면과 서로 이웃한 제1 도전막 패턴(205a) 사이에 소자 분리막(210a, 210b)을 형성하여 트렌치(209) 내부와 서로 이웃한 터널 절연막 패턴(203) 사이에 에어-갭(213)을 형성한다. 에어-갭(213)을 형성하기 위해 트렌치(209) 및 제1 도전막 패턴(205a)의 측벽이 노출된 상태에서 산화 공정을 실시할 수 있다. 이 때, 트렌치(209)를 통해 노출된 기판(201)과 제1 도전막 패턴(205a)이 일부 산화되며, 산화된 영역 상부에 산화막이 성장한다.
산화 공정은 H2가스와 O2가스를 1:1로 혼합하여 700℃ 내지 800℃의 온도에서 실시할 수 있다. 이러한 조건에서 산화 속도는 단결정 실리콘에 비해 다결정 실리콘에서 더 빠르며, 산화막은 단결정 실리콘이 산화된 영역 상부에서보다 다결정 실리콘이 산화된 영역 상부에서 더 빠른 속도로 성장한다. 본 발명에서 트렌치(209)를 통해 노출된 기판(201)은 단결정 실리콘으로 형성되고, 제1 도전막 패턴(205a)은 다결정 실리콘으로 형성된다. 따라서, 트렌치(209)를 통해 노출된 기판(201) 표면보다 제1 도전막 패턴(205a)의 노출된 표면이 더 두껍게 산화되어 산화 후 잔류되는 제1 도전막 패턴(205b)의 폭보다 산화 후 잔류된 제2 영역(A2)의 폭이 더 넓다. 또한, 기판(201)의 산화된 영역 상부에서보다 제1 도전막 패턴(205a)의 산화된 영역 상부에서 더 빠른 속도로 산화막이 성장하여 트렌치(209)가 산화막으로 매립되기 전에 서로 인접한 제1 도전막 패턴(205a) 사이가 매립된다. 상술한 산화 공정에 의해 트렌치(209)의 노출된 표면을 따라 제1 소자 분리 절연막(210a)이 형성되고, 제1 도전막 패턴들(205b) 사이에 제2 소자 분리 절연막(210b)이 형성된다. 그리고, 트렌치(209)가 제1 소자 분리 절연막(210a)으로 매립되기 전, 제1 도전막 패턴들(205b) 사이가 제2 소자 분리 절연막(210b)에 의해 먼저 매립되어 트렌치(209)의 개구부가 제2 소자 분리 절연막(210b)에 의해 차단될 수 있다. 이로써, 트렌치(209) 내부에 에어-갭(213)이 형성될 수 있다.
제1 소자 분리 절연막(210a)은 기판(201)의 제1 영역(A1) 일부가 산화된 부분과 산화된 제1 영역(A1) 상에 성장된 산화막을 포함한다. 제2 소자 분리 절연막(210b)은 제1 도전막 패턴(205a)의 측벽이 산화된 부분과 산화된 제1 도전막 패턴(205a) 측벽 상에 성장된 산화막을 포함한다. 제1 영역(A1)의 산화되지 않은 부분은 활성 영역(A2)이 되며, 제1 영역(A1)의 산화된 부분과 트렌치(209) 형성 영역은 소자 분리 영역(B2)이 된다.
산화되지 않고 활성 영역(A2) 상에 잔류하는 제1 도전막 패턴(205b)은 게이트 라인 또는 플로팅 게이트로 이용될 수 있다. 터널 절연막 패턴(203)은 제1 도전막 패턴(205b) 및 활성 영역(A2)의 폭보다 넓은 폭으로 잔류할 수 있다. 이에 따라 터널 절연막 패턴(203)의 측벽은 제1 도전막 패턴(205b) 및 활성 영역(A2)의 측벽보다 돌출될 수 있다.
소자 분리 마스크(207)는 상술한 산화 공정 동안 제1 도전막 패턴(205a)의 상부면으로부터 제1 도전막 패턴(205a)이 산화되는 것을 방지할 수 있다. 또한, 본 발명에서는 산화막을 도포하여 제1 도전막 패턴들(205a) 사이를 채우지 않고, 산화 공정을 통해 제1 도전막 패턴들(205a) 사이를 제2 소자 분리 절연막(210b)으로 채운다. 산화막을 도포하여 특정 공간을 채우는 것보다 산화 공정을 통해 형성된 산화막으로 특정 공간을 채우는 것이 특정 공간 내에 형성된 산화막 량을 일정하게 제어할 수 있다. 따라서, 산화 공정을 통해 형성된 제2 소자 분리 절연막(210b)의 양은 제1 도전막 패턴들(205a) 사이의 공간마다 균일하게 형성될 수 있다.
본 발명은 제1 및 제2 소자 분리 절연막(210a, 210b)을 산화 공정을 통해 형성하므로 제1 및 제2 소자 분리 절연막(210a, 210b)의 형성 위치를 균일하게 제어할 수 있다. 이에 따라, 제1 및 제2 소자 분리 절연막(210a, 210b) 사이에 형성되는 에어-갭(213)의 위치를 균일하게 제어할 수 있다.
도 2c를 참조하면, 소자 분리 마스크(207)를 제거한 후, 메모리 셀간 간섭 현상 개선을 위해 제2 소자 분리 절연막(210b)을 일정 높이로 식각한다. 이로써, 제1 도전막 패턴(205b)의 측벽이 노출된다. 식각 공정 결과 잔류하는 제2 소자 분리 절연막(210c)과 그 하부의 제1 소자 분리 절연막(210a)의 높이에 의해 소자 분리막(211)의 EFH(Effective Field Oxide Height)가 결정될 수 있다.
소자 분리 마스크(207)가 산화막으로 형성된 경우, 제2 소자 분리 절연막(210b)을 식각하는 공정을 이용하여 소자 분리 마스크(207)를 제거할 수 있으므로 소자 분리 마스크(207) 제거 공정을 별도로 실시하지 않아도 된다.
본 발명에서 에어-갭(213)의 형성 위치는 제2 소자 분리 절연막(210c) 하부로 균일하게 제어된다. 따라서, EFH 조절을 위한 식각 공정을 실시하더라도 잔류되는 제2 소자 분리 절연막(210c)에 의해 에어-갭(213)이 개구되지 않는다.
본 발명에서 제2 소자 분리 절연막(210b)은 산화 공정을 통해 제1 도전막 패턴들(205b) 사이에만 형성된다. 이에 비해 산화막 도포 공정을 통해 트렌치(209) 및 제1 도전막 패턴들(205b) 사이를 산화막으로 채우는 경우, 트렌치(209) 및 제1 도전막 패턴들(205b) 사이가 채워질 만큼 충분한 두께로 산화막을 형성해야 한다. 따라서, 산화막 도포 공정을 이용하는 경우 산화막은 제1 도전막 패턴들(205b) 사이의 영역 뿐 아니라 그 상부에도 형성되어야 한다. 그 결과 산화막 도포 공정을 통해 형성된 산화막을 제거하여 EFH를 제어하는 경우보다 본 발명에 따라 산화 공정으로 형성된 제2 소자 분리 절연막(210b)을 제거하여 EFH를 제어하는 경우 산화막의 식각량을 줄일 수 있다. 이에 따라, 본 발명은 소자 분리 영역(B2)별 제2 소자 분리 절연막(210a)의 식각량을 균일화하여 소자 분리 영역(B2)별 소자 분리막(211)의 EFH를 균일화할 수 있다.
도 2d를 참조하면, 낸드 플래시 메모리 소자의 경우, 소자 분리막(211)이 형성된 전체 구조 표면을 따라 유전체막(221)을 형성한 후, 유전체막(221) 상부에 제2 도전막(223) 및 게이트 마스크(225)를 더 적층할 수 있다.
유전체막(221)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막(221)은 커패시턴스를 증가시키기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
제2 도전막(223)은 낸드 플래시 메모리 소자의 컨트롤 게이트막으로서 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 본 발명에 따른 에어-갭(213)은 제2 소자 분리 절연막(210c)에 의해 차단된 상태이므로 제2 도전막(223) 형성 시 에어-갭(213) 내부로 제2 도전막(223)이 침투하는 현상을 방지할 수 있다. 따라서, 본 발명은 에어-갭(213) 내부에 잔류하는 제2 도전막(223)에 의해 게이트 라인이 분리되지 않음에 따라 발생하는 반도체 소자의 불량을 개선할 수 있다.
게이트 마스크(225)는 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 게이트 마스크(225)는 게이트 라인이 형성될 영역을 정의하는 패턴으로 활성 영역(A2) 및 소자 분리 영역(B2)에 교차하는 방향을 따르는 라인 패턴으로 형성될 수 있다.
이어서, 게이트 마스크(225)를 통해 노출된 영역의 제2 도전막(223), 유전체막(221), 및 제1 도전막 패턴(205b)을 식각한다. 이로써, 제2 도전막(223)은 활성 영역(A2) 또는 소자 분리막(211)에 교차하는 방향을 따르는 게이트 라인으로 패터닝된다. 제1 도전막 패턴(205c) 게이트 라인과 활성 영역(A2)의 교차부에 플로팅 게이트로 패터닝된다.
이하, 본 발명에 따른 반도체 소자의 구조적 특징을 설명한다.
본 발명에 따른 반도체 소자는 도 2d에 도시된 바와 같이, 소자 분리 영역(B2)에 형성된 트렌치에 의해 구분되는 다수의 활성 영역들(A2)을 포함하는 기판(201), 활성 영역(A1) 상에 형성된 터널 절연막 패턴(203), 및 터널 절연막 패턴(203) 상부에 형성된 제1 도전막 패턴(205c)을 포함한다. 제1 도전막 패턴(205c)은 낸드 플래시 메모리 소자의 플로팅 게이트 또는 반도체 소자의 게이트 라인일 수 있다.
본 발명에 따른 반도체 소자의 소자 분리 영역(B2)에는 활성 영역(A2) 연장 방향과 동일한 방향으로 연장된 제1 소자 분리 절연막(210a), 제2 소자 분리 절연막(210c), 및 에어-갭(213)이 형성된다. 제1 소자 분리 절연막(210a)은 활성 영역들(A2) 사이의 공간에 개구부가 형성되도록 활성 영역(A2) 측벽 및 저면을 따라 형성된다. 제2 소자 분리 절연막(210c)은 제1 도전막 패턴들(205c) 사이에 형성되어 활성 영역들(A2) 사이의 개구부를 차단하며 형성된다. 에어-갭(213)은 제1 및 제2 소자 분리 절연막(210a, 210c) 사이에 형성된다.
터널 절연막 패턴(203)의 측벽은 활성 영역(A2) 및 제1 도전막 패턴(205c)의 측벽보다 돌출되게 형성될 수 있다. 그리고, 제1 및 제2 소자 분리 절연막(210a, 210c)은 터널 절연막 패턴(203)을 사이에 두고 격리되어 형성될 수 있다. 이러한 구조적 특징을 가지는 반도체 소자의 에어-갭(213)을 활성 영역(A2)에 교차하는 방향(즉, 활성 영역(A2)의 폭 방향)을 따라 절취하면, 그 단면은 T자 형태일 수 있다.
낸드 플래시 메모리 소자의 경우, 제1 도전막 패턴(205c) 및 제2 소자 분리 절연막(210c)이 형성된 전체 구조 상부에 유전체막(221) 및 게이트 라인으로서 패터닝된 제2 도전막 패턴(223)이 더 적층될 수 있다. 여기서 제1 도전막 패턴(205c)은 제2 소자 분리 절연막(210c)보다 기판(201) 상부로 돌출되게 형성되어 제1 도전막 패턴(205c)과 제2 도전막 패턴(225)의 대면면적이 증가될 수 있다. 제2 도전막 패턴(225)은 낸드 플래시 메모리 소자의 게이트 라인으로서 활성 영역(A2)에 교차하는 방향을 따라 라인 패턴으로 형성될 수 있다. 그리고, 제1 도전막 패턴(205c)은 낸드 플래시 메모리 소자의 플로팅 게이트로서 활성 영역(A2)과 제2 도전막 패턴(225)의 교차부에 형성될 수 있다.
본 발명에 따른 에어-갭(213)의 형태 및 위치는 제1 및 제2 소자 분리 절연막(210a, 210c)에 의해 결정된다. 제1 및 제2 소자 분리 절연막(210a, 210c)은 기판과 제1 도전막의 산화 부분 및 기판과 제1 도전막의 산화 부분 상에 성장된 산화막으로 구성되므로 그 위치 및 두께가 정량적으로 제어될 수 있다. 이에 따라, 본 발명에 따른 에어-갭(213)의 형태 및 위치는 소자 분리 영역(B2)별로 균일하게 형성될 수 있다. 특히, 본 발명에 따른 에어-갭(213)은 활성 영역들(A2) 사이로부터 터널 절연막 패턴들(203) 사이까지 연장되어 소자 분리 영역(B2)별로 균일하게 형성될 수 있다. 에어-갭(213)은 산화막보다 유전율이 작은 공기가 채워져 형성되는 부분이다. 따라서, 플로팅 게이트인 제1 도전막 패턴(205c)과 활성 영역(A2) 사이와 제1 도전막 패턴(205c)과 게이트 라인인 제2 도전막 패턴(223) 사이에 에어-갭(213)을 배치시킴으로써 제1 도전막 패턴(205c)과 활성 영역(A2) 사이와 제1 도전막 패턴(205c)과 제2 도전막 패턴(223) 사이의 커패시턴스를 줄일 수 있다. 그 결과, 본 발명은 플로팅 게이트인 제1 도전막 패턴(205c)과 활성 영역(A2) 사이와 제1 도전막 패턴(205c)과 게이트 라인인 제2 도전막 패턴(223) 사이의 전기적인 간섭을 줄여 반도체 소자의 오동작율을 줄일 수 있다.
201 : 반도체 소자 203: 터널 절연막 패턴
205a, 205b, 205c: 제1 도전막 패턴 207: 소자 분리 마스크
209: 트렌치 A1: 제1 영역
B1: 제2 영역 210a: 제1 소자 분리 절연막
210b, 210c: 제2 소자 분리 절연막 A2: 활성 영역
B2: 소자 분리 영역 213: 에어-갭
221: 유전체막 223: 제2 도전막 패턴
225: 게이트 마스크

Claims (23)

  1. 트렌치에 의해 구분되는 다수의 활성 영역들을 포함하는 기판;
    상기 활성 영역들 각각의 상부에 형성된 터널 절연막 패턴;
    상기 터널 절연막 패턴 상부에 형성된 도전막 패턴;
    상기 트렌치 내부에 개구부가 형성되도록 상기 활성 영역의 측벽 및 저면을 따라 형성된 제1 소자 분리 절연막; 및
    서로 이웃한 상기 도전막 패턴 사이에 형성되어 상기 개구부를 차단하는 제2 소자 분리 절연막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 소자 분리 절연막 사이에 에어-갭이 형성된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 활성 영역에 교차하는 방향을 따라 절취한 상기 에어-갭의 단면은 T자 형태인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 터널 절연막 패턴의 측벽이 상기 활성 영역의 측벽 및 상기 도전막 패턴의 측벽보다 돌출되게 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 도전막 패턴은 상기 제2 소자 분리 절연막보다 상기 기판 상부로 돌출되게 형성된 반도체 소자.
  6. 트렌치에 의해 구분되는 다수의 활성 영역들을 포함하는 기판;
    상기 활성 영역들 각각의 상부에 형성된 도전막 패턴;
    상기 활성 영역과 상기 도전막 패턴 사이에 형성되며, 상기 활성 영역 및 상기 도전막 패턴의 측벽보다 돌출된 측벽을 가진 터널 절연막 패턴; 및
    서로 이웃한 상기 활성 영역 사이와 서로 이웃한 상기 터널 절연막 패턴 사이에 에어-갭을 형성하며 상기 활성 영역의 표면과 상기 도전막 패턴 사이에 형성된 소자 분리막을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 소자 분리막은
    상기 활성 영역의 표면을 따라 형성된 제1 소자 분리 절연막; 및
    상기 제1 소자 분리 절연막과 격리되어 상기 도전막 패턴 사이에 형성된 제2 소자 분리 절연막을 포함하는 반도체 소자.
  8. 제 1 항 또는 제 6 항에 있어서,
    상기 활성 영역의 폭이 상기 도전막 패턴의 폭보다 넓게 형성된 반도체 소자.
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 기판은 단결정 실리콘으로 형성된 반도체 소자.
  10. 제 1 항 또는 제 6 항에 있어서,
    상기 도전막 패턴은 폴리 실리콘으로 형성된 반도체 소자.
  11. 제 2 항 또는 제 7 항에 있어서,
    상기 제1 및 제2 소자 분리 절연막과 상기 에어-갭은 상기 활성 영역과 동일한 방향으로 연장된 반도체 소자.
  12. 교대로 배치된 다수의 제1 및 제2 영역들을 포함하는 기판 상에 터널 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막, 상기 터널 절연막, 및 상기 제2 영역을 식각하여 상기 제1 영역 상부에 터널 절연막 패턴 및 제1 도전막 패턴을 형성하고, 상기 제2 영역에 트렌치를 형성하는 단계; 및
    상기 제1 영역의 표면과 서로 이웃한 상기 제1 도전막 패턴 사이에 소자 분리막을 형성하여 상기 트렌치 내부와 상기 터널 절연막 패턴 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    상기 기판의 표면에서보다 상기 제1 도전막 패턴의 표면에서 더 빠른 속도로 산화막을 성장시키는 산화 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    H2가스와 O2가스를 1:1로 혼합하여 700℃ 내지 800℃의 온도에서 실시하는 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 소자 분리막은 상기 제1 영역의 표면을 따라 형성된 제1 소자 분리 절연막; 및 상기 제1 소자 분리 절연막과 격리되어 서로 이웃한 상기 제1 도전막 패턴 사이에 형성된 제2 소자 분리 절연막을 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 소자 분리 절연막은 상기 제1 영역이 산화된 부분과, 상기 제1 영역이 산화된 부분 상에 성장된 산화막을 포함하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제2 소자 분리 절연막은 상기 제1 도전막 패턴의 측벽이 산화된 부분과, 상기 제1 도전막 패턴의 측벽이 산화된 부분 상에 성장된 산화막을 포함하는 반도체 소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 제1 영역을 차단하고 상기 제2 영역을 개구시키는 소자 분리 마스크를 상기 제1 도전막 상에 형성하는 단계; 및
    상기 소자 분리 마스크에 의해 개구된 영역의 상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 소자 분리 마스크를 제거하는 단계를 상기 소자 분리막을 형성하는 단계 이 후 더 포함하는 반도체 소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 기판은 단결정 실리콘으로 형성된 반도체 소자의 제조방법.
  21. 제 12 항에 있어서,
    상기 제1 도전막은 폴리 실리콘으로 형성된 반도체 소자의 제조방법.
  22. 제 12 항에 있어서,
    상기 소자 분리막을 형성하는 단계 이 후,
    상기 소자 분리막 및 상기 제1 도전막 패턴의 표면을 따라 유전체막을 형성하는 단계;
    상기 유전체막 상부에 형성된 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상부에 상기 제1 영역에 교차하는 방향을 따르는 게이트 마스크를 형성하는 단계; 및
    상기 게이트 마스크를 통해 노출된 영역의 상기 제2 도전막, 상기 유전체막, 및 상기 제1 도전막 패턴을 식각하는 단계를 더 포함하는 반도체 소자의 제조방법.
  23. 제 12 항에 있어서,
    상기 소자 분리막을 형성하는 단계 이 후,
    상기 제1 도전막 패턴의 상단 측벽이 노출되도록 상기 소자 분리막을 식각하는 단계를 더 포함하는 반도체 소자의 제조방법.
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