KR20130092753A - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 활성 영역 상에 형성되며 서로 이격된 전하 저장막 패턴들과, 전하 저장막 패턴들 사이에 형성된 절연 패턴을 포함하는 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다. 이러한 본 기술은, 제1 방향을 따라 형성된 트렌치를 포함하고 상기 트렌치 내부에 소자 분리막이 매립되며, 상기 소자 분리막에 의해 구분된 활성 영역들을 포함하는 반도체 기판, 상기 제1 방향에 교차되는 제2 방향을 따라 상기 반도체 기판 상에 형성된 제1 절연 패턴들, 상기 제1 절연 패턴들 사이의 상기 활성 영역들 각각의 상부에 형성된 전하 저장막 패턴들, 및 상기 전하 저장막 패턴들 사이의 상기 소자 분리막 상에 형성된 제2 절연 패턴을 포함하는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.

Description

불휘발성 메모리 소자 및 그 제조방법{Nonvolatile memory device and manufacturing method of the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리 소자가 고집적화되어 메모리 셀들 사이의 피치(pitch)가 줄어듦에 따라 불휘발성 메모리 소자를 구성하는 패턴을 형성하기 위한 공정 진행시 불량율이 증가하고 있다. 특히, 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우, 게이트 패턴을 형성하는 과정에서 불량이 발생하기 쉽다.
낸드 플래시 메모리 소자의 게이트 패턴의 형성방법을 설명하면 이하와 같다. 먼저, 반도체 기판 상부에 터널 절연막 및 전하 저장막을 적층한다. 이 후, 소자 분리 하드 마스크 패턴을 식각 마스크로 전하 저장막, 터널 절연막, 및 반도체 기판을 식각한다. 이로써, 반도체 기판에 제1 방향을 따르는 트렌치가 형성되고, 트렌치에 의해 구분된 반도체 기판의 활성 영역 상에 터널 절연막 및 전하 저장막이 잔류된다. 이 후, 트렌치를 절연물로 채워 소자 분리막을 형성한다.
이어서, 전하 저장막과 후속 공정에서 형성될 컨트롤 게이트막 간 대면 면적을 증가시켜 전하 저장막과 컨트롤 게이트간 커플링 비를 개선하기 위해 식각 공정을 통해 소자 분리막의 높이를 전하 저장막보다 낮춘다. 이로써 소자 분리막의 EFH(Effective Field oxide Height)가 결정되며, 전하 저장막 측벽 일부가 노출된다.
이 후, 측벽 일부가 노출된 전하 저장막의 표면과 소자 분리막의 표면을 따라 유전체막을 형성하고, 유전체막 상부에 전하 저장막들 사이의 공간을 채울 수 있을 만큼 충분한 두께로 컨트롤 게이트막을 형성한다. 연이어, 컨트롤 게이트막 상부에 제1 방향에 교차하는 제2 방향을 따르는 게이트 하드 마스크 패턴을 형성하고, 게이트 하드 마스크 패턴을 식각 베리어로 컨트롤 게이트막, 유전체막, 및 전하 저장막을 식각한다. 이로써, 컨트롤 게이트막 패턴은 제2 방향을 따르는 라인 형태로 패터닝되고, 전하 저장막 패턴은 활성 영역 상부에서 다수로 분리되어 컨트롤 게이트막과 활성 영역의 교차부에 형성된다.
상술한 게이트 하드 마스크 패턴을 식각 마스크로 하여 컨트롤 게이트막, 유전체막 및 전하 저장막을 패터닝하는 과정에서 전하 저장막의 측벽에 형성된 유전체막은 완전히 제거되지 않고 남아 펜스(fence)를 형성할 수 있다. 유전체막 펜스는 식각 대상이 되는 전하 저장막의 일부를 차단하여 전하 저장막의 불필요한 부분이 제거되지 않고 잔류될 수 있다. 이 경우, 활성 영역 상부에서 전하 저장막 패턴이 분리되지 않고 유전체막 펜스에 의해 잔류된 전하 저장막의 일부영역을 통해 연결되어 소자 페일을 유발한다. 또한, 접합 영역을 형성하기 위해 불순물 주입 공정 진행시 유전체막 펜스에 의해 잔류된 전하 저장막의 일부영역에 의해 활성 영역 일부에 불순물이 주입되지 않아 소자의 동작시 디스터브(disturb)를 유발할 수 있다.
본 발명의 실시 예는 활성 영역 상에 형성되며 서로 이격된 전하 저장막 패턴들과, 전하 저장막 패턴들 사이에 형성된 절연 패턴을 포함하는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자는 제1 방향을 따라 형성된 트렌치를 포함하고 상기 트렌치 내부에 소자 분리막이 매립되며, 상기 소자 분리막에 의해 구분된 활성 영역들을 포함하는 반도체 기판, 상기 제1 방향에 교차되는 제2 방향을 따라 상기 반도체 기판 상에 형성된 제1 절연 패턴들, 상기 제1 절연 패턴들 사이의 상기 활성 영역들 각각의 상부에 형성된 전하 저장막 패턴들, 및 상기 전하 저장막 패턴들 사이의 상기 소자 분리막 상에 형성된 제2 절연 패턴을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 반도체 기판에 제1 방향을 따라 트렌치를 형성하는 단계; 상기 트렌치 내부에 소자 분리막을 매립하여 상기 소자 분리막에 의해 구분된 활성 영역들을 정의하는 단계; 상기 반도체 기판 상에 상기 제1 방향에 교차되는 제2 방향을 따라 제1 절연 패턴들을 형성하는 단계; 상기 제1 절연 패턴들 사이의 상기 활성 영역들 각각의 상부에 전하 저장막 패턴들을 형성하는 단계; 및 상기 전하 저장막 패턴들 사이의 상기 소자 분리막 상에 제2 절연 패턴을 형성하는 단계를 포함한다.
본 기술은 유전체막 형성 전, 전하 저장막의 불필요한 영역을 제거하여 전하 저장막 패턴 형성 공정을 완료하므로 유전체막 펜스(fence)로 인해 전하 저장막 패턴들이 분리되지 않는 현상과, 접합 영역에 불순물이 주입되지 않는 현상을 개선할 수 있다. 이로써, 본 기술은 불휘발성 메모리 소자의 신뢰성 및 수율을 확보할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타내는 사시도 및 사시도의 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 단면도들이다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 평면도들 및 평면도들의 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타내는 사시도 및 단면도들이다. 특히, 도 1b 내지 도 1d에 도시된 단면도들은 도 1a에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 것이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 xyz좌표계의 x방향(이하, "제1 방향"이라 함)을 따라 형성된 트렌치 내부(111)에 매립된 소자 분리막(113)에 의해 구분된 활성 영역들(A)을 포함하는 반도체 기판(101)과 반도체 기판(101) 상에 형성된 게이트 패턴들을 포함한다. 메모리 어레이 영역 내 활성 영역들(A)은 소자 분리막(113)에 의해 분리되어 제1 방향을 따라 정의된다.
게이트 패턴들 각각은 터널 절연막(125a), 전하 저장막 패턴(127a), 유전체막(141a), 및 컨트롤 게이트 패턴(143a)이 적층된 구조로 형성된다. 컨트롤 게이트 패턴(143a) 상부에는 마스크 패턴(145)이 더 적층될 수 있다.
터널 절연막(125a)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 전하 저장막 패턴(127a)은 실리콘막으로 형성될 수 있다. 터널 절연막(125a) 및 전하 저장막 패턴(127a)은 제1 방향에 교차되는 제2 방향(예를 들어, xyz좌표계의 y방향)을 따라 반도체 기판(101) 상에 형성되며 제1 방향으로 이웃한 제1 절연 패턴들(121b)을 사이의 활성 영역(A) 상에 형성된다. 또한, 제2 방향으로 이웃한 전하 저장막 패턴들(127a) 사이의 소자 분리막(113) 상부에 제2 절연 패턴(131a)이 더 형성된다. 이로써, 메모리 어레이 영역의 소자 분리막(113a)은 제1 및 제2 절연 패턴들(121b, 131a)에 의해 차단된다.
불휘발성 메모리 소자의 고집적화에 따라 트렌치(111)의 종횡비가 높아지면서 트렌치(111) 내부에 보이드(void) 또는 심(seam)이 발생되는 현상을 최소화하기 위해 소자 분리막(113a)은 유동성이 높은 SOD(Spin on Dielectric)막을 경화하여 형성할 수 있다.
소자 분리막(113a)을 차단하는 제1 및 제2 절연 패턴들(121b, 131a)은 소자 분리막(113a)에 비해 밀도가 높은 절연물질로 형성한다. 이러한 제1 및 제2 절연 패턴들(121b, 131a)은 밀도나 낮은 SOD(Spin on Dielectric)막으로 형성된 소자 분리막(113a)을 보호할 수 있다. 또한, 밀도가 높은 제1 및 제2 절연 패턴들(121b, 131a)은 밀도가 낮은 소자 분리막(113a)에 비해 균일한 식각이 가능하다. 따라서, 제1 및 제2 절연 패턴들(121b, 131a)을 식각하여 EFH(Effective Field oxide Height)를 조절함으로써 소자 분리막(113a)을 식각하여 EFH을 조절할 때보다 EFH를 균일하게 형성할 수 있다. 밀도가 높은 제1 및 제2 절연 패턴들(121b, 131a)은 HDP(High Density Plasma)막 또는 TEOS(tetraethly orthosilicate) 산화막으로 형성할 수 있다.
전하 저장막 패턴(127a)과 컨트롤 게이트 패턴(143a) 간 대면 면적을 증가시켜 전하 저장막 패턴(127a)과 컨트롤 게이트 패턴(143a)간 커플링 비를 개선하기 위해 제1 및 제2 절연 패턴들(121b, 131a)의 높이는 전하 저장막 패턴(127a)보다 낮게 형성될 수 있다. 이러한 제1 및 제2 절연 패턴들(121b, 131a)에 의해 전하 저장막 패턴들(127a) 사이의 공간 상부가 개구된다.
유전체막(141a)은 제1 및 제2 절연 패턴들(121b, 131a)의 표면 및 전하 저장막 패턴들(127a)의 표면을 따라 형성된다. 유전체막(141a)은 산화막/질화막/산화막이 적층된 구조로 형성될 수 있다. 유전체막(141a)의 두께는 제1 및 제2 절연 패턴들(121b, 131a)에 의해 개구된 전하 저장막 패턴들(127a) 사이의 공간 상부가 채워지지 않도록 제어된다.
컨트롤 게이트 패턴(143a)은 제1 및 제2 절연 패턴들(121b, 131a)에 의해 개구된 전하 저장막 패턴들(127a) 사이의 공간을 채울 만큼 충분한 두께로 형성된다. 특히, 컨트롤 게이트 패턴(143a)은 제2 방향으로 이웃한 전하 저장막 패턴들(127a)들 사이를 채우며 형성된다. 또한, 컨트롤 게이트 패턴(143a)은 제2 방향을 따라 배열된 전하 저장막 패턴들(127a)에 중첩되며 제2 방향을 따르는 라인 형태로 형성된다. 컨트롤 게이트 패턴(143a) 하부의 유전체막(141a) 또한 컨트롤 게이트 패턴(143a)과 동일한 형태로 패터닝될 수 있다. 컨트롤 게이트 패턴(143a)은 실리콘막, 금속막, 금속 실리사이드막 또는 금속 질화막의 단일막으로 형성되거나, 실리콘막, 금속막, 금속 실리사이드막 또는 금속 질화막 중 적어도 2이상의 물질막으로 포함하는 적층막으로 형성될 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 제1 및 제2 절연 패턴들(121b, 131a)에 의해 전하 저장막 패턴들(127a)을 제1 및 제2 방향으로 분리되게 형성할 수 있다. 또한 밀도가 높은 제1 및 제2 절연 패턴들(121b, 131a)을 통해 EFH를 조절하여 EFH의 균일도를 향상시킬 수 있다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 나타내는 평면도들 및 단면도들이다. 특히, 도 2a 내지 도 2j에 도시된 단면도들은 평면도의 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 것이다.
도 2a를 참조하면, 반도체 기판(101)에 제1 방향을 따르는 트렌치들(111)을 형성한다. 트렌치들(111)의 형성방법을 보다 구체적으로 예를 들어 설명하면 이하와 같다.
먼저, 웰(well; 미도시)이 형성된 반도체 기판(101)의 상부에 버퍼 산화막(103)을 형성하고, 버퍼 산화막(103)이 형성된 반도체 기판(101)의 일정 깊이에 문턱 전압 조절용 이온을 주입한다. 이 후, 버퍼 산화막(103) 상에 식각 정지막(105) 및 제1 마스크 패턴(107)을 순차로 형성한다.
식각 정지막(107)은 후속 평탄화 공정 진행시 평탄화 정지막 역할을 하는 막으로서, 질화막으로 형성될 수 있으며, 제1 마스크 패턴(107)은 트렌치(111)가 형성될 영역을 개구시키는 패턴으로서 제1 방향을 따르는 라인 패턴으로 형성될 수 있다. 또한, 제1 마스크 패턴(107)은 트렌치(111)을 형성하기 위한 후속 식각 공정시, 식각 베리어 역할을 하는 패턴으로서 산화막으로 형성될 수 있다.
상술한 제1 마스크 패턴(107)을 식각 베리어로 제1 마스크 패턴(107)에 의해 노출된 식각 정지막(105), 버퍼 산화막(103), 및 반도체 기판(101)을 식각하여, 반도체 기판(101)에 일정 깊이의 트렌치들(111)을 형성한다. 이러한 트렌치들(111)이 형성되지 않은 영역, 즉 제1 마스크 패턴(107) 하부의 영역은 반도체 기판(101)의 활성 영역(A)으로 정의된다. 활성 영역(A)은 제1 마스크 패턴(107)과 동일하게 제1 방향을 따라 형성된다.
도 2b를 참조하면, 반도체 기판(101)에 형성된 트렌치들(111) 각각의 내부를 소자 분리막(113)으로 채운다. 소자 분리막(113)의 형성방법을 보다 구체적으로 예로 들어 설명하면 이하와 같다.
먼저, 트렌치들(111)을 채울 수 있을 만큼 충분한 두께의 절연물질을 전체 구조 상부에 형성한다. 이 때, 절연물질은 좁고 깊은 트렌치들(111)을 보이드 및 심 발생을 줄이면서 채울 수 있는 SOD막을 형성한 후, SOD막을 어닐 공정으로 경화시켜 형성할 수 있다. 또한 본 발명의 실시 예에서는 활성 영역(A) 상부에 전하 저장막이 더 적층되지 않은 상태에서 트렌치들(111) 내부를 절연물질로 채우므로 보이드 및 심 발생을 더욱 최소화할 수 있다.
이어서, 식각 정지막(105) 노출시 정지되는 평탄화 공정을 실시한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing)로 실시할 수 있다. 이러한 평탄화 공정을 통해 제1 마스크 패턴(107)이 제거될 수 있다. 이 후, 식각 정지막(105) 및 버퍼 산화막(103)을 제거한다. 이로써, 트렌치들(111) 각각의 내부에 소자 분리막(113)이 형성되어, 제2 방향으로 이웃한 반도체 기판(101)의 활성 영역들(A) 사이가 절연된다.
도 2c를 참조하면, 소자 분리막(113)에 의해 구분된 활성 영역들(A)을 포함하는 반도체 기판(101) 상에 제1 절연막(121)을 형성한다. 이 후, 제1 절연막(121) 상에 제2 마스크 패턴들(123)을 형성한다. 제2 마스크 패턴들(123) 각각은 제2 방향을 따라 라인 형태로 형성되어 전하 저장막 패턴이 형성될 영역과 소자 분리막(113)의 일부를 개구시킨다. 제1 절연막(121)은 소자 분리막(113)에 비해 밀도가 높은 HDP막 또는 TEOS 산화막으로 형성될 수 있다.
도 2d를 참조하면, 제2 마스크 패턴들(123)에 의해 개구된 제1 절연막(121)을 식각하여 전하 저장막 패턴이 형성될 영역과 소자 분리막(113)의 일부를 개구시키는 제1 절연 패턴들(121a)을 형성한다. 제1 절연 패턴들(121a) 각각은 제2 마스크 패턴(123)과 동일하게 제2 방향을 따르는 라인 형태로 형성된다.
제1 절연 패턴들(121a) 형성 후, 제2 마스크 패턴(123)을 제거한다.
도 2e를 참조하면, 제1 방향으로 이웃한 제1 절연 패턴들(121a) 사이의 활성 영역(A) 및 소자 분리막(113) 상부에 터널 절연막(125) 및 전하 저장막(127)을 순차로 형성한다.
터널 절연막(125)은 반도체 기판(101)을 산화시켜 형성한 실리콘 산화막이거나, 산화막 증착 공정을 통해 형성될 수 있다. 전하 저장막(127)은 제1 절연 패턴들(121a) 사이의 공간을 채울 만큼 충분한 두께의 실리콘막을 터널 절연막(125)이 형성된 전체 구조 상부에 형성한 후, 제1 절연막 패턴들(121a)이 노출될 때까지 CMP등으로 실리콘막을 평탄화하여 형성할 수 있다.
도 2f를 참조하면, 전하 저장막(127)이 형성된 전체 구조 상부에 제3 마스크 패턴들(129)을 형성한다. 제3 마스크 패턴들(129)은 전하 저장막(127)의 불필요한 영역을 개구시키는 패턴으로 형성된다. 구체적으로 제3 마스크 패턴들(129)은 활성 영역(A) 상부의 전하 저장막(127)을 차단하며, 소자 분리막(113) 상부의 전하 저장막(127)을 노출시키도록 형성될 수 있으며, 활성 영역(A)과 동일하게 제1 방향을 따라 라인 형태로 형성될 수 있다.
도 2g를 참조하면, 제3 마스크 패턴(129)에 의해 노출된 전하 저장막(127)을 식각하여 전하 저장막 패턴들(127a)을 형성한다. 이로써, 전하 저장막 패턴들(127a)은 활성 영역들(A) 상부에 형성되며 제1 및 제2 방향으로 분리되어 다수행 및 다수열을 포함하는 매트릭스 형태로 형성된다. 전하 저장막(127) 식각 후, 제3 마스크 패턴(129)에 의해 노출된 터널 절연막(125)이 더 식각되어, 잔류된 터널 절연막(125a)은 전하 저장막 패턴(127a)과 동일한 형태로 형성될 수 있다.
전하 저장막 패턴(127a) 형성 후, 제3 마스크 패턴(129)이 제거된다.
도 2h를 참조하면, 제2 방향으로 이웃한 전하 저장막 패턴들(127a) 사이의 공간을 채우는 제2 절연 패턴(131)을 형성한다. 제2 절연 패턴(131)은 제2 방향으로 이웃한 전하 저장막 패턴들(127a) 사이의 소자 분리막(113) 상부에 형성되며 제1 절연 패턴(121a)과 동일한 물질로 형성될 수 있다. 즉, 제2 절연 패턴(131)은 소자 분리막(113)에 비해 밀도가 높은 절연물질로 형성될 수 있으며, 예를 들어 HDP막, TEOS산화막으로 형성될 수 있다.
제2 절연 패턴(131) 형성 후, 소자 분리막(113)은 제1 및 제2 절연 패턴들(121a, 131)에 의해 차단되며, 제1 및 제2 방향으로 분리된 전하 저장막 패턴들(127a) 사이는 제1 및 제2 절연 패턴들(121a, 131)에 의해 절연된다.
도 2i를 참조하면, 제1 및 제2 절연 패턴들(121b, 131a)의 높이가 전하 저장막 패턴들(127a)보다 낮아지도록 제1 및 제2 절연 패턴들(121a, 131)의 일부를 식각한다. 이로써, 제1 및 제2 절연 패턴들(121b, 131a)의 높이가 EFH만큼 조절되며, 전하 저장막 패턴들(127a) 사이의 공간 상부가 일정 깊이로 개구된다.
상술한 바와 같이 소자 분리막(113)에 비해 밀도가 높은 제1 및 제2 절연 패턴들(121a, 131)을 식각하여 EFH를 조절함으로써, EFH의 균일도를 향상시킬 수 있다.
이어서, 제1 및 제2 절연 패턴들(121b, 131a)의 표면 및 전하 저장막 패턴들(127a)의 표면을 따라 유전체막(141)을 형성한다. 유전체막(141)의 두께는 제1 및 제2 절연 패턴들(121b, 131a)에 의해 개구된 전하 저장막 패턴들(127a) 사이의 공간이 유전체막(141)에 의해 채워지지 않도록 제어된다.
이 후, 유전체막(141) 상부에 제1 및 제2 절연 패턴들(121b, 131a)에 의해 개구된 전하 저장막 패턴들(127a) 사이의 공간을 채울만큼 충분한 두께의 컨트롤 게이트막(143)을 형성하고, 컨트롤 게이트막(143) 상부에 제4 마스크 패턴들(145)을 형성한다.
제4 마스크 패턴들(145) 각각은 컨트롤 게이트 패턴이 형성될 영역을 정의하는 패턴으로서, 제2 방향을 따르는 라인 형태로 형성된다. 또한 제4 마스크 패턴들(145) 각각은 제2 방향을 따라 일렬로 배열된 전하 저장막 패턴들(127a)과 제2 방향으로 이웃한 전하 저장막 패턴들(127a) 사이의 제2 절연 패턴(131a)을 차단하도록 형성된다.
도 2j를 참조하면, 제4 마스크 패턴들(145)에 의해 노출된 컨트롤 게이트막(143)을 식각하여 컨트롤 게이트 패턴들(143a)을 형성한다. 컨트롤 게이트 패턴들(143a)은 제4 마스크 패턴들(145)과 동일한 형태로 형성된다. 즉, 컨트롤 게이트 패턴들(143a) 각각은 제2 방향을 따르는 라인 형태로 형성되며, 제2 방향을 따라 일렬로 배열된 전하 저장막 패턴들(127a)과 제2 방향으로 이웃한 전하 저장막 패턴들(127a) 사이의 제2 절연 패턴(131a)에 중첩되도록 형성된다.
컨트롤 게이트막(143) 식각 후, 제4 마스크 패턴(145)에 의해 노출된 유전체막(141)이 더 식각되어, 잔류된 유전체막(141a)은 컨트롤 게이트 패턴(143a)과 동일한 형태로 형성될 수 있다.
본 발명의 실시 예에서는 전하 저장막(127)의 불필요한 영역을 제거하여 전하 저장막 패턴(127a)을 완성한 후, 유전체막(141a)을 형성하므로 유전체막(141a) 형성 후, 전하 저장막(127)의 불필요한 영역을 제거하는 공정을 더 실시할 필요가 없다. 따라서, 본 발명의 실시 예에서는 유전체막 펜스(fence)로 인해 전하 저장막 패턴(127a)들이 분리되지 않는 현상과, 접합 영역에 불순물이 주입되지 않는 현상을 개선할 수 있다.
101 : 반도체 기판 111 : 트렌치
A: 활성 영역 113: 소자 분리막
121b: 제1 절연 패턴 125a: 터널 절연막
127a: 전하 저장막 패턴 131a: 제2 절연 패턴
141a: 유전체막 143a: 컨트롤 게이트 패턴
107, 123, 129, 145: 마스크 패턴

Claims (13)

  1. 제1 방향을 따라 형성된 트렌치를 포함하고 상기 트렌치 내부에 소자 분리막이 매립되며, 상기 소자 분리막에 의해 구분된 활성 영역들을 포함하는 반도체 기판;
    상기 제1 방향에 교차되는 제2 방향을 따라 상기 반도체 기판 상에 형성된 제1 절연 패턴들;
    상기 제1 절연 패턴들 사이의 상기 활성 영역들 각각의 상부에 형성된 전하 저장막 패턴들; 및
    상기 전하 저장막 패턴들 사이의 상기 소자 분리막 상에 형성된 제2 절연 패턴을 포함하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 절연 패턴들과, 상기 전하 저장막 패턴들 표면을 따라 형성된 유전체막; 및
    상기 유전체막 상부에 형성되어 상기 전하 저장막 패턴들에 중첩되며, 상기 제2 방향을 따라 형성된 컨트롤 게이트 패턴을 더 포함하는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 상기 소자 분리막에 비해 밀도가 높은 절연물질로 형성된 불휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 HDP(High Density Plasma)막 또는 TEOS(tetraethly orthosilicate) 산화막으로 형성된 불휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 소자 분리막은 SOD(Spin on Dielectric)막으로 형성된 불휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 상기 전하 저장막 패턴들보다 낮은 높이로 형성된 불휘발성 메모리 소자.
  7. 반도체 기판에 제1 방향을 따라 트렌치를 형성하는 단계;
    상기 트렌치 내부에 소자 분리막을 매립하여 상기 소자 분리막에 의해 구분된 활성 영역들을 정의하는 단계;
    상기 반도체 기판 상에 상기 제1 방향에 교차되는 제2 방향을 따라 제1 절연 패턴들을 형성하는 단계;
    상기 제1 절연 패턴들 사이의 상기 활성 영역들 각각의 상부에 전하 저장막 패턴들을 형성하는 단계; 및
    상기 전하 저장막 패턴들 사이의 상기 소자 분리막 상에 제2 절연 패턴을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 절연 패턴을 형성하는 단계 이 후,
    상기 제1 및 제2 절연 패턴들과, 상기 전하 저장막 패턴들 표면을 따라 유전체막을 형성하는 단계; 및
    상기 전하 저장막 패턴들에 중첩되며 상기 제2 방향을 따르는 컨트롤 게이트 패턴을 상기 유전체막 상부에 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 전하 저장막 패턴들을 형성하는 단계는
    상기 제1 절연 패턴들 사이를 전하 저장막으로 채우는 단계;
    상기 활성 영역 상부의 상기 전하 저장막을 차단하며, 상기 소자 분리막 상부의 상기 전하 저장막을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 상기 전하 저장막을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 상기 소자 분리막에 비해 밀도가 높은 절연물질로 형성하는 불휘발성 메모리 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 HDP(High Density Plasma)막 또는 TEOS(tetraethly orthosilicate) 산화막으로 형성하는 불휘발성 메모리 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 소자 분리막은 SOD(Spin on Dielectric)막으로 형성하는 불휘발성 메모리 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 제2 절연 패턴을 형성하는 단계 이 후,
    상기 제1 및 제2 절연 패턴들의 높이가 상기 전하 저장막 패턴들보다 낮아지도록 상기 제1 및 제2 절연 패턴들을 식각하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
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