KR20130022744A - 3차원 불휘발성 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법은 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계; 상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계; 상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계; 상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및 상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함한다.

Description

3차원 불휘발성 메모리 소자의 제조방법{Method of fabricating for 3D-nonvolatile memory device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 3차원 불휘발성 메모리 소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 메모리 스트링을 3차원으로 배열하여 3차원 낸드 플래시 메모리 소자를 구현하면, 메모리 소자의 집적도를 극대화시킬 수 있을 것으로 예상되므로 3차원 낸드 플래시 메모리 소자에 대한 개발이 요구된다.
3차원 불휘발성 메모리 소자 중 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자는 U자형 채널홀 내부에 형성된 채널막을 포함할 수 있다.
도 1a 내지 도 1d는 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자의 채널막 형성방법을 도시한 단면도들이다.
도 1a를 참조하면, 기판(1) 상부에 절연막(3)을 형성한 후, 절연막(3) 상부에 파이프 게이트막(5)을 형성한다. 파이프 게이트막(5)은 파이프 트랜지스터의 파이프 게이트로 이용되는 도전막이다.
이 후, 파이프 게이트막(5)을 식각하여 트렌치(T)를 형성한 후, 트렌치(T) 내부를 희생막(7)으로 매립한다. 희생막(7)의 조성물질은 후속에서 형성된 적층 구조(ML)의 절연막(9)인 산화막에 대한 식각 선택비를 고려하여 선택되는 것이 바람직하다. 일반적으로 희생막(7)은 질화막이다.
이어서, 희생막(7)이 매립된 결과물 상부에 복수의 절연막(9) 및 복수의 게이트 막(11)이 교대로 적층하여 적층 구조(ML)를 형성한다. 적층 구조(ML)의 복수의 게이트 막(11) 중 최상층 게이트 막은 셀렉트 게이트막으로 이용되며, 그 하부의 나머지 게이트 막은 셀 게이트막으로 이용될 수 있다.
이 후, 적층 구조(ML) 상부에 하드 마스크 패턴(13)을 형성한다. 하드 마스크 패턴(13)은 적층 구조(ML)의 일부를 관통하는 채널홀(H)을 형성하기 위한 식각 공정 진행시 식각 마스크 역할을 하는 패턴이다. 이러한 하드 마스크 패턴(13)은 적층 구조(ML)에 대한 식각 선택비를 고려하여 선택되는 것이 바람직하다. 일반적으로 하드 마스크 패턴(13)은 희생막(7)과 동일한 질화막이다.
하드 마스크 패턴(13) 형성 후, 하드 마스크 패턴(13)에 의해 노출된 적층 구조(ML)를 제거하여 채널홀(H)을 형성한다. 트렌치(T)에는 한 쌍의 채널홀(H)이 연결된다.
도 1b를 참조하면, 희생막(7)을 제거하여 트렌치(T)를 개구시킨다. 이로써, 채널이 형성될 U자형 채널홀이 개구된다. U자형 채널홀은 트렌치(T) 및 트렌치(T)에 연결된 한 쌍의 채널홀(H)로 구성된다. 질화막으로 형성된 희생막(7)은 산화막(9) 및 도전막(5, 11)에 대한 식각 선택비를 가지는 인산에 의해 제거된다. 이 때, 희생막(7)과 동일하게 질화막으로 형성된 하드 마스크 패턴(13) 또한 제거되어 적층 구조(ML)를 구성하는 복수의 절연막(9) 중 최상층의 절연막이 노출된다.
도 1c를 참조하면, 트렌치(T) 및 채널홀(H)이 형성된 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)을 순차적으로 형성한다. 이어서, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 표면을 따라 채널막(17)을 형성한다. 이 후, 트렌치(T) 및 채널홀(H)의 잔류하는 영역이 채워지도록 갭-필 절연막(19)을 형성한다. 갭-필 절연막(19)은 주로 산화막으로 형성된다.
상기에서 갭-필 절연막(19)을 형성하지 않고, 트렌치(T) 및 채널홀(H) 내부를 채널막(17)으로 채울 수 있다.
도 1d를 참조하면, 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)이 트렌치(T) 및 채널홀(H) 내부에만 잔류되도록 적층 구조(ML)의 상부면에 적층된 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 불필요한 영역을 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방법 등의 평탄화 공정으로 제거한다. 이 때, 적층 구조(ML)를 구성하는 복수의 절연막(9) 중 최상층의 절연막 두께를 균일화하기 위해서 복수의 절연막(9) 중 최상층의 절연막을 식각 정지막으로 이용해야 하나, 산화막으로 형성된 절연막(9)을 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 평탄화 공정의 식각 정지막으로 이용할 수 없다. 이 때문에 평탄화 공정을 제어하기 어려워 평탄화 공정 후 잔류하는 절연막(9)의 두께가 불균일해져 소자의 전기적 특성이 열화될 수 있다.
본 발명은 U자형 메모리 스트링을 가진 3차원 불휘발성 메모리 소자의 제조 공정시 평탄화 공정의 안정성을 개선할 수 있는 3차원 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법은 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계; 상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계; 상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계; 상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및 상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함한다.
상기 다수의 절연막 및 도전막을 교대로 적층하는 단계 이전, 상기 제1 파이프 게이트막 상부에 제2 파이프 게이트막을 형성하는 단계를 더 포함한다. 이 경우, 상기 채널홀을 형성하는 단계에서 상기 다수의 절연막 및 도전막의 노출된 영역을 제거한 후, 상기 제2 파이프 게이트막을 더 제거한다.
상기 보호막은 상기 하드 마스크 패턴과 동일한 물질로 형성할 수 있다. 상기 보호막은 상기 하드 마스크 패턴보다 얇은 두께로 형성하는 것이 바람직하다.
상기 채널막은 상기 적층막의 표면을 따라 형성되며, 상기 채널막을 형성하는 단계 이후, 상기 채널막의 상부에 상기 트렌치 및 채널홀을 매립하는 갭-필 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 희생막, 절연막, 및 갭-필 절연막은 산화막이며, 상기 하드 마스크 패턴 및 상기 보호막은 질화막으로 형성할 수 있다.
본 발명은 다수의 절연막 및 도전막이 교대로 적층된 적층 구조를 관통하는 채널홀을 패터닝하기 위한 하드 마스크 패턴과 채널홀 하부의 트렌치 내에 형성된 희생막을 서로 다른 물질로 형성함으로써, 후속 공정에서 채널홀을 통해 희생막을 선택적으로 제거하고 하드 마스크 패턴을 잔류시킬 수 있다. 그 결과, 희생막 제거 후 전체 구조 표면을 따라 적층막을 형성한 후, 적층막을 평탄화하는 공정을 하드 마스크막 노출시 정지할 수 있다. 따라서, 평탄화 공정 동안 적층 구조의 최상층에 형성된 절연막 두께가 손실되는 것을 방지할 수 있으므로 적층 구조의 최상층에 형성된 절연막 두께가 불균일해지는 현상을 개선할 수 있다.
도 1a 내지 도 1d는 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자의 채널막 형성방법을 도시한 단면도들이다.
도 2a 내지 도 2i는 본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2i는 본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, 기판(101) 상부에 제1 절연막(103)을 형성한 후, 제1 절연막(103)의 상부에 제1 파이프 게이트막(105a)을 형성한다. 이 후, 포토리소그래피 공정을 통해 제1 파이프 게이트막(105a) 상부에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 노출된 제1 파이프 게이트막(105a)의 일부를 식각하여 제1 파이프 게이트막(105a)에 트렌치(T)를 형성한다. 포토레지스트 패턴은 트렌치(T) 형성 후 제거할 수 있다.
이 후, 트렌치(T) 내부를 채울 수 있을 정도로 충분한 두께의 희생막(107)을 형성하고, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식 등으로 제1 파이프 게이트막(105a)이 노출되도록 희생막(107)을 평탄화한다. 이로써 트렌치(T) 내부가 희생막(107)으로 매립되며, 트렌치(T)가 형성되지 않은 제1 파이프 게이트막(105a)의 일부 영역 상에 형성된 희생막(107)이 제거된다.
이어서, 희생막(107)으로 트렌치(T)가 매립된 전체 구조물 상부에 제2 파이프 게이트막(105b)을 형성한다.
제1 및 제2 파이프 게이트막(105a, 105b)은 파이프 트랜지스터의 게이트를 위한 것이다. 제1 파이프 게이트막(105a)은 트렌치(T)의 측벽 및 저면을 감싸도록 형성되며, 제2 파이프 게이트막(105b)은 트렌치(T)를 채우는 희생막(107) 전체를 덮도록 형성된다. 제1 및 제2 파이프 게이트막(105a, 105b)은 도전막이며, 예를 들어 폴리 실리콘막일 수 있다.
본 발명에 따른 희생막(107)은 채널홀을 통해 노출된 적층 구조의 측벽을 보호하기 위해 후속 공정에서 형성될 하드 마스크 패턴 및 보호막과 식각 선택비를 고려하여 하드 마스크 패턴 및 보호막과 다른 물질로 형성하는 것이 바람직하여, 예를 들어 희생막(107)은 산화막으로 형성할 수 있다.
도 2b를 참조하면, 복수의 제2 절연막(109) 및 복수의 도전막(111)을 교대로 적층하여 제2 파이프 게이트막(105b) 상부에 적층 구조(ML)를 형성한다.
복수의 도전막(111) 중 최상층의 도전막은 셀렉트 트랜지스터의 게이트막으로 이용될 수 있으며, 그 하부의 도전막들은 메모리 셀의 게이트막으로 이용될 수 있다. 이 경우, 메모리 셀 게이트용 도전막에 비해 셀렉트 게이트용 도전막의 두께가 더 두껍게 형성될 수 있다. 한편, 복수의 도전막(111)은 모두 메모리 셀의 게이트막으로 이용될 수 있다. 이러한 복수의 도전막(111)은 폴리 실리콘막으로 형성될 수 있다.
제2 절연막(109)은 기판(101) 상에 형성된 파이프 게이트와 메모리 셀 게이트 사이, 그리고 기판(101) 상에 적층될 메모리 셀 게이트들 사이, 그리고 메모리 셀 게이트와 셀렉트 게이트 사이를 서로 격리시키기 위해 형성되는 층간 절연막으로서 산화막으로 형성할 수 있다. 상기에서 파이프 게이트와 메모리 셀 게이트 사이, 그리고, 메모리 셀 게이트와 셀렉트 게이트 사이를 격리시키기 위한 제2 절연막(109)의 두께는 메모리 셀 게이트들 사이를 격리시키기 위한 제2 절연막(109)의 두께보다 두껍게 형성될 수 있다.
이 후, 적층 구조(ML) 상부에 제1 하드 마스크 패턴(113)을 형성한다. 제1 하드 마스크 패턴(113)은 채널홀(H)이 형성될 적층 구조(ML)의 일부 영역을 노출시키는 패턴으로 형성된다. 이러한 제1 하드 마스크 패턴(113)은 후속 평탄화 공정 시 식각 정지막 역할을 할 수 있는 질화막으로 형성되는 것이 바람직하다.
이어서, 식각 공정으로 적층 구조(ML)의 노출된 영역을 제거한다. 이 때, 적층 구조(ML) 하부의 제2 파이프 게이트막(105b)까지 제거하여 희생막(107)을 노출시킨다. 이로써, 적층 구조(ML) 및 제2 파이프 게이트막(105b)을 관통하는 채널홀(H)이 형성된다. 트렌치(T)에는 한 쌍의 채널홀(H)이 연결된다. 채널홀(H)을 통해 희생막(107)이 노출될 뿐 아니라, 채널홀(H)의 측벽을 통해 적층 구조(ML)의 제2 절연막(109) 및 도전막(111)이 노출된다.
도 2c를 참조하면, 본 발명의 실시 예에서 예시한 바와 같이 희생막(107)과 적층 구조(ML)의 제2 절연막(109)을 동일한 산화막으로 형성한 경우, 채널홀(H)의 측벽을 통해 노출된 적층 구조(ML)의 제2 절연막(109)이 희생막(107)을 제거하기 위한 후속 식각 공정 동안 제거되지 않도록 보호되어야 한다. 이를 위해, 채널홀(H)의 표면을 포함한 전체 구조의 표면을 따라 희생막(107)에 대한 식각 선택비를 고려하여 희생막(107)과 다른 물질로 보호막(114)을 형성한다.
보호막(114)은 산화막에 대해 고선택비를 가지는 질화막으로 형성하는 것이 바람직하다. 또한, 본 발명에 예시된 바와 같이 보호막(114)이 제1 하드 마스크 패턴(113)과 동일한 질화막으로 형성되는 경우, 보호막(114)의 두께는 보호막(114)을 제거하기 위한 후속 공정에서 제1 하드 마스크 패턴(113)이 제거되지 않고 잔류될 수 있도록 하기 위해 제1 하드 마스크 패턴(113)보다 두꺼운 두께로 형성되는 것이 바람직하다.
도 2d를 참조하면, 채널홀(H)의 측벽 상에 형성된 보호막(114)의 손실을 최소화하고 희생막(107)의 표면을 따라 형성된 보호막(114)을 제거할 수 있는 비등방성 식각 공정인 건식 식각 공정으로 보호막(114)을 식각한다. 이러한 비등방성 식각 공정 후 잔류하는 보호막(114a)에 의해 희생막(107)은 노출되고, 채널홀(H)의 측벽은 잔류하는 보호막(114a)에 의해 보호된다.
도 2e를 참조하면, 보호막(114a)에 대한 희생막(107)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 노출된 희생막(107)을 선택적으로 제거하여 트렌치(T)를 개구시킨다. 이 때 식각 물질로는 질화막에 대한 산화막의 식각 선택비가 높은 C 3 F 8 등의 CF 계열 가스, 또는 CH 3 F 또는 CH 2 F 2 등이 이용될 수 있다.
도 2f를 참조하면, 적층 구조(ML)의 제2 절연막(109) 및 도전막(111), 그리고 제1 및 제2 파이프 게이트막(105a, 105b)에 대한 보호막(114a)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 잔류하는 보호막(114a)을 제거하여 적층 구조(ML)의 측벽을 노출시킨다. 이 때 식각 물질로는 산화막 및 도전막(예를 들어 폴리 실리콘막 )에 대한 질화막의 식각 선택비가 높은 인산 용액을 이용할 수 있다. 그리고, 보호막(114a)의 제거를 위해 인산을 이용한 습식 식각 공정시 , 식각 시간을 제어하 여 적층 구조( ML ) 상부에 보호막(114a)과 동일한 물질로 형성된 제1 하드 마스크 패턴(113)을 잔류시킬 수 있다. 이는 제1 하드 마스크 패턴(113)의 두께가 보호막보다 두껍게 형성되었기 때문에 가능하다.
보호막(114a)의 제거로 트렌치(T) 및 트렌치(T)에 연결된 한 쌍의 채널홀(H)로 구성된 U자형 채널홀이 형성된다.
도 2g를 참조하면, 트렌치(T) 및 채널홀(H)이 개구된 전체 구조의 표면을 따라 터널 절연막용 산화막, 전하 저장막용 질화막, 및 블로킹 절연막용 산화막을 순차적으로 형성하여 적층막(115)을 형성한다. 셀 게이트용 도전막의 측벽 상에 형성된 터널 절연막용 산화막은 전하가 터널링 되는 터널 절연막으로, 전하 저장막용 질화막은 전하를 저장하는 전하 저장막으로, 블로킹 절연막용 산화막은 전하의 이동을 차단하는 블로킹 절연막으로서 이용된다. 그리고, 셀렉트 게이트용 도전막의 측벽 상에 형성된 적층막(115)은 게이트 절연막으로 이용된다.
적층막(115)의 표면을 따라 채널막(117)을 형성한다. 채널막(117)은 폴리 실리콘막으로 형성될 수 있다. 이 때, 트렌치(T) 내부에 형성된 채널막(117)은 파이프 채널막이며, 채널홀(H) 내부에 형성된 채널막(117)은 메모리 셀 및 셀렉트 트랜지스터의 채널막이다. 채널막(117)은 적층막(115)의 표면을 따라 트렌치(T) 및 채널홀(H)을 채우지 않을 정도의 두께로 형성되거나, 도면에 도시하진 않았으나, 트렌치(T) 및 채널홀(H)을 채울수 있도록 형성될 수 있다.
채널막(117)이 적층막(115)의 표면을 따라 트렌치(T) 및 채널홀(H)을 채우지 않을 정도의 두께로 형성된 경우, 트렌치(T) 및 채널홀(H)의 잔류하는 영역이 채워지도록 갭-필 절연막(119)을 형성한다. 갭-필 절연막(119)은 산화막으로 형성될 수 있다.
도 2h를 참조하면, 잔류하는 제1 하드 마스크 패턴(113)을 식각 정지막으로 하는 평탄화 공정으로 제1 하드 마스크 패턴(113) 상부의 채널막(117) 및 적층막(115)을 제거하여 제1 하드 마스크 패턴(113)을 노출시킨다. 평탄화 공정은 화학적 기계적 연마 방식으로 실시될 수 있다. 이로써, U자형 채널홀 내면을 따라 채널막( 117)이 형성된다.
채널막(117)은 적층 구조( ML ) 하부의 채널막(117)은 트렌치(T)의 측벽 및 저면 뿐 아니라 제2 파이프 게이트막(105b)의 배면을 따라 형성되며, 제1 및 제2 파이프 게이트막(105a, 105b)에 중첩된다. 특히, 트렌치(T)와 제2 파이프 게이트막(105b)의 경계부에서 구부러지게 형성된 채널막(117)은 제2 파이프 게이트 막(105b)에 중첩된다. 그 결과, 제1 및 제2 파이프 게이트막(105a, 105b)에 소정 전압을 인가하면, 트렌치(T)와 제2 파이프 게이트막(105b)의 경계부에서 구부러지게 형성된 채널막(117)의 일부에도 전계가 형성된다. 즉, 파이프 채널막인 트렌 치(T) 내부의 채널막 (117) 전체적으로 전계가 형성되어 파이프 채널에 흐르는 전류를 개선할 수 있다.
한편, 본 발명은 채널막(117) 및 적층막(115)의 평탄화 공정 시 제1 하드 마스크 패턴(113)을 식각 정지막으로 이용할 수 있으므로, 채널막(117) 및 적층막(115)의 평탄화 공정 시 제1 하드 마스크 패턴(113)을 통해 그 하부의 제2 절연막(109) 두께가 손실되는 것을 방지할 수 있다.
도 2i를 참조하면, 적층 구조( ML )의 최상부층 도전막이 셀렉트 게이트용 도전막인 경우, 갭-필 절연막(119)을 소정 깊이 리세스하여 정션 플러그(121)가 형성될 영역을 확보한다. 리세스 공정 시 셀렉트 라인( DSL , SSL )과 정션의 오버랩 정도를 고려하 여 리세스 공정을 수행한다. 이 후, 갭-필 절연막(119)이 리세스된 영역에 정션 플러그(121)를 형성한다. 정션 플러그(121)는 N타입의 불순물이 고농도로 도핑된 폴리실리콘막으로 형성할 수 있다.
이어서, 채널막 (117) 및 제2 절연막(109)에 대한 제1 하드 마스크 패턴(113)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 제1 하드 마스크 패턴( 113)을 제거한다. 이 때 식각 물질로는 산화막 및 도전막(예를 들어 폴리 실리콘막 )에 대한 질화막의 식각 선택비가 높은 인산 용액을 이용할 수 있다.
이 후, 슬릿(123)이 형성될 영역을 노출시키기 위한 제2 하드 마스크 패턴들을 형성한다. 제2 하드 마스크 패턴들은 질화막으로 형성될 수 있다. 이 후, 제2 하드 마스크 패턴들에 의해 노출된 적층 구조( ML )를 제거하여 적층 구조( ML )를 관통하는 슬릿(123)을 형성한다. 슬릿(123)은 적층 구조( ML )를 다수의 라인 타입의 패턴들으로 분리하기 위해 형성되는 것으로서 채널홀(H)들 사이에 형성된다.
슬릿 (123) 형성 후, 제2 하드 마스크 패턴을 제거하고, 슬릿(123)의 내부를 채울만큼 충분한 두께의 제3 절연막(125)을 전체 구조 상부에 형성한다. 이로써, 슬릿( 123)과 제3 절연막(125)을 사이에 두고 분리된 복수의 워드 라인들( WL ) 및 복수의 셀렉트 라인들( SSL , DSL )이 형성된다.
이어서, 트렌치(T)에 연결된 한 쌍의 채널홀 (H) 중 하나의 채널홀 (H) 내에 형성된 정션 플러그(121)에 접속된 소스 라인( SL ), 및 나머지 하나의 채널홀 (H) 내에 형성된 정션 플러그(121)에 접속된 드레인 콘택 플러그( DCT ), 드레인 콘택 플러그( DCT )에 접속된 비트 라인( BL )을 형성한다. 이로써, 비트 라인( BL )과 소스 라인( SL ) 사이에 접속된 U자형 메모리 스트링을 포함하는 3차원 불휘발성 메모리 소자가 형성된다.
U자형 메모리 스트링은 정션 플러그(121)를 통해 소스 라인( SL )에 접속된 채널막(117)과 소스 셀렉트 라인( SSL )의 교차부에 형성된 소스 셀렉트 트랜지스터, 소스 셀렉트 라인( SSL ) 하부의 워드 라인들( WL )과 채널막(117)의 교차부에 형성된 제1 그룹의 메모리 셀들 , 정션 플러그(121) 및 드레인 콘택 플러그( DCT )를 통해 비트 라인( BL )에 접속된 채널막(117)과 드레인 셀렉트 라인( DSL )의 교차부에 형성된 드레인 셀렉트 트랜지스터, 드레인 셀렉트 라인( DSL ) 하부의 워드 라인들( WL )과 채널막( 117)의 교차부에 형성된 제2 그룹의 메모리 셀들 , 및 트렌치 (T) 내부의 채널막(117)과 파이프 게이트(105a, 105b)의 교차부에 형성되어 제1 및 제2 메모리 셀들을 연결하는 파이프 트랜지스터를 포함한다. 그리고, 서로 이웃한 U자형 메모리 스트링은 동일한 소스 라인( SL )에 접속될 수 있다.
상술한 바와 같이 본 발명은 터널 절연막, 전하 저장막, 블로킹 절연막의 적층막(115) 및 채널막(117)의 평탄화 공정 시, 적층 구조(ML) 상부에 형성된 제1 하드 마스크 패턴을 식각 정지막으로 이용함으로써 적층 구조(ML)의 최상층에 형성된 절연막(109) 두께가 손실되는 것을 방지할 수 있다.
101: 반도체 기판 103: 제1 절연막
105a, 105b: 파이프 게이트막 107: 희생막
109: 제2 절연막 111: 도전막
113: 하드 마스크 패턴 114: 보호막
115: 터널 절연막, 전하 저장막 및 블로킹 절연막의 적층막
117: 채널막 119: 갭-필 절연막

Claims (5)

  1. 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
    상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
    상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
    상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  2. 희생막으로 채워진 트렌치를 포함하는 제1 파이프 게이트막, 상기 제1 파이프 게이트막 상부에 적층된 제2 파이프 게이트막, 상기 제2 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역 및 상기 제2 파이프 게이트막을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
    상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
    상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
    상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  3. 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 절연막 및 도전막을 교대로 적층한 후, 상기 다수의 절연막 및 도전막의 상부에 상기 희생막과 다른 물질로 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
    상기 채널홀의 측벽 상에 상기 하드 마스크 패턴과 동일한 물질로 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
    상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
    상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  4. 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 절연막 및 도전막을 교대로 적층한 후, 상기 다수의 절연막 및 도전막의 상부에 상기 희생막과 다른 물질로 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
    상기 채널홀의 측벽 상에 상기 하드 마스크 패턴보다 얇은 두께의 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
    상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
    상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  5. 제1 산화막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 제2 산화막 및 도전막을 교대로 적층하고, 상기 다수의 제2 산화막 및 도전막의 상부에 제1 질화막으로 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 상기 다수의 제2 산화막 및 도전막의 노출된 영역을 제거하여 상기 제1 산화막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
    상기 채널홀의 측벽 상에 상기 제1 질화막보다 얇은 제2 질화막을 형성한 후, 상기 트렌치가 노출되도록 상기 제1 산화막을 제거하는 단계;
    상기 제2 질화막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 표면을 따라 채널막을 형성하는 단계;
    상기 트렌치 및 채널홀이 채워지도록 상기 채널막의 상부에 제3 산화막을 형성하는 단계; 및
    상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 제3 산화막, 채널막, 및 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
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