KR101949285B1 - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 터널 절연막을 형성하는 단계; 상기 터널 절연막 상에 불순물의 농도가 상부로 갈수록 높은 플로팅 게이트용 도전막들을 적어도 세 개 이상 형성하는 단계; 상기 도전막들 상에 소자 분리 영역들이 오픈된 하드 마스크 패턴들을 형성하는 단계; 상기 하드 마스크 패턴들 사이로 노출된 상기 도전막들, 상기 터널 절연막 및 상기 반도체 기판을 한 번의 식각 공정으로 식각하여, 측면에 경사각을 가지는 트렌치들을 형성하는 단계; 상기 트렌치들의 내부에 소자 분리막을 형성하는 단계; 및 상기 소자 분리막을 포함한 전체구조의 표면을 따라 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.

Description

반도체 메모리 소자의 제조방법{Manufacturing method of semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 대용량화 및 경량화를 위하여 높은 집적도가 요구되고 있다. 특히, 플로팅 게이트를 포함하는 NAND 플래시 메모리 소자는 메모리 셀들의 간격이 매우 좁게 배열되기 때문에 제조 공정이 점차 어려워지고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 메모리 소자는 활성영역의 반도체 기판(11) 상에 적층된 터널 절연막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)를 포함한다. 터널 절연막(12)은 산화막으로 형성될 수 있다. 플로팅 게이트(13)는 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 유전체막(14)은 산화막, 질화막 및 산화막이 적층된 구조로 형성되거나 고유전체막으로 형성될 수 있다. 콘트롤 게이트(15)는 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다.
특히, 콘트롤 게이트(15)는 프로그램, 소거 및 독출 동작시 다양한 동작전압들이 인가되기 때문에 저항이 낮아야 한다. 하지만, 플로팅 게이트들(13) 사이의 간격이 좁아지면서, 콘트롤 게이트(15)를 형성할 때 플로팅 게이트들(13) 사이에 보이드(VO)가 발생할 수 있다. 즉, 콘트롤 게이트(15) 내에 보이드(VO)가 발생할 수 있다. 이처럼, 콘트롤 게이트(VO) 내에 보이드가 발생하면 콘트롤 게이트(15)의 면적이 감소되고, 면적 감소로 인해 콘트롤 게이트(15)의 저항은 증가할 수 있다.
콘트롤 게이트(15)의 저항이 증가하면 동작전압들을 빠르게 전달하기가 어려워 지기 때문에 반도체 메모리 소자의 동작 속도가 느려질 수 있으며, 신뢰도가 저하될 수 있다.
본 발명의 실시예는 반도체 메모리 소자의 신뢰도를 개선할 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명의 실시예에 따는 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 터널 절연막을 형성하는 단계; 상기 터널 절연막 상에 불순물의 농도가 상부로 갈수록 높은 플로팅 게이트용 도전막들을 적어도 세 개 이상 형성하는 단계; 상기 도전막들 상에 소자 분리 영역들이 오픈된 하드 마스크 패턴들을 형성하는 단계; 상기 하드 마스크 패턴들 사이로 노출된 상기 도전막들, 상기 터널 절연막 및 상기 반도체 기판을 한 번의 식각 공정으로 식각하여, 측면에 경사각을 가지는 트렌치들을 형성하는 단계; 상기 트렌치들의 내부에 소자 분리막을 형성하는 단계; 및 상기 소자 분리막을 포함한 전체구조의 표면을 따라 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
본 기술은 콘트롤 게이트 형성시, 플로팅 게이트들 사이에 보이드가 발생하지 않도록 함으로써, 콘트롤 게이트의 저항 증가를 방지할 수 있으며, 이로 인해 반도체 메모리 소자의 신뢰도 저하를 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 활성영역들 및 소자 분리 영역들이 정의된 반도체 기판(210) 상에 터널 절연막(220) 및 플로팅 게이트용 도전막들(230)을 순차적으로 형성한다. 터널 절연막(220)은 산화막으로 형성할 수 있으며, 예를 들면 SiO2막으로 형성할 수 있다. 플로팅 게이트용 도전막들(230)은 후속 트렌치 형성 공정 시 패터닝되는 도전막 패턴들의 폭을 조절하기 위하여 불순물이 서로 다른 농도로 도핑된 다수의 폴리실리콘막으로 형성한다. 불순물은 인(phosphorus)과 같은 5가 불순물 또는 보론(Boron)과 같은 3가 불순물일 수 있다.
플로팅 게이트용 도전막들(230)을 형성하는 방법을 구체적으로 설명하면 다음과 같다.
동일한 식각 조건 하에서, 도전막에 도핑된 불순물의 농도에 따라 도전막의 식각률에도 차이가 발생한다. 예를 들면, 도핑된 불순물의 농도가 높은 도전막은 불순물의 농도가 상대적으로 낮은 도전막보다 상대적으로 더 빠르게 식각된다. 이는, 불순물이 많이 주입될수록 식각 공정시 도전막의 결합이 더 쉽에 파괴될 수 있는 특성을 이용한 것이다. 후속 트렌치 형성 공정 시 하부에 형성된 도전막은 상부에 형성된 도전막보다 느리게 식각되어야 하므로, 터널 절연막(220)의 상부에는 불순물의 농도가 가장 낮게 도핑된 도전막을 형성하고, 상부로 갈수록 불순물의 농도가 더 높게 도핑된 도전막들을 형성한다. 예를 들면, 터널 절연막(220)의 상부에 불순물이 제1 농도로 도핑된 제1 도전막(231)을 형성하고, 제1 도전막(231)의 상부에 불순물이 제1 농도보다 높은 제2 농도로 도핑된 제2 도전막(232)을 형성하고, 제2 도전막(232)의 상부에 불순물이 제2 농도보다 높은 제3 농도로 도핑된 제3 도전막(233)을 순차적으로 형성할 수 있다. 여기서, 플로팅 게이트용 도전막들(230)의 개수는 조절 가능한데, 플로팅 게이트의 목표 두께 내에서 도전막들을 많이 형성할수록 후속 트렌치 형성 공정시 더욱 고른 측면을 갖는 플로팅 게이트를 형성할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이 세 개의 도전막들(231, 232 및 233)을 형성하는 경우, 도전막들(231, 232 및 233)은 플로팅 게이트의 목표두께를 1/3로 나눈 두께로 각각 형성할 수 있다. N개의 도전막들을 형성할 경우, 목표 두께를 1/N로 나눈 두께로 각각의 도전막을 형성할 수 있다. N개의 도전막들을 형성할 때에도, 하부에서 상부로 갈수록 불순물의 농도가 더 높은 도전막들을 형성한다.
도 2b를 참조하면, 제3 도전막(도 2a의 233)의 상부에 소자 분리 영역들이 개방된 하드 마스크 패턴들(240)을 형성한다. 하드 마스크 패턴들(240)을 식각 마스크로 사용하는 식각 공정을 실시하여 활성영역들 내에 제3 도전패턴들(233a), 제2 도전패턴들(232a) 및 제1 도전패턴들(231a)을 포함하는 도전패턴들(230a)을 형성하고, 도전패턴들(230a)의 사이의 소자 분리 영역들 내부로 노출되는 터널 절연막(220) 및 반도체 기판(210)을 식각하여 트렌치들(TC)을 형성한다. 식각 공정은 건식 식각 또는 습식 식각 공정 중 적어도 하나 이상의 식각방법으로 실시할 수 있다. 예를 들면, 건식 식각 공정을 실시하여 도전패턴들(230a) 및 트렌치들(TC)을 형성한 후, 클리닝 공정(습식 식각 공정)을 실시할 수 있다.
도전패턴들(230a)을 형성하는 식각 공정 시, 불순물이 제3 농도로 도핑된 제3 도전패턴들(233a)은 제2 및 제1 도전패턴들(232a, 231a)보다 더 많이 식각되고, 제2 도전패턴들(232a)은 제1 도전패턴들(231a)보다 더 많이 식각된다. 이로 인해, 제2 도전패턴들(232a) 간의 간격(W2)은 제1 도전패턴들(231a) 간의 간격(W1)보다 넓게 형성되고, 제3 도전패턴들(233a) 간의 간격(W3)은 제2 도전패턴들(232a) 간의 간격(W2)보다 넓게 형성된다.
도 2c를 참조하면, 트렌치들(TC)의 내부에 소자 분리막(250)을 형성한다. 소자 분리막(250)은 절연물질로 형성할 수 있다. 예를 들면, 소자 분리막(250)은 산화막으로 형성하거나, 유동성 절연물질과 HDP(High Density Plasma)막을 적층하여 형성할 수 있다. 유동성 물질은 SOG(Spin On Glass)막일 수 있으며, SOG막 중에서도 PSZ(Polisilazane)막일 수 있다. 소자 분리막(250)을 형성하는 방법을 구체적으로 설명하면 다음과 같다.
트렌치들(TC)의 저면이 채워지도록 전체구조 상에 유동성 절연물질을 채운다. 유동성 절연물질을 고형화하기 위한 열처리 공정을 실시한 후, 전체구조 상에 HDP막을 형성한다. HDP막은 트렌치들(TC)의 상부 영역을 완전히 채우기 위하여 하드 마스크 패턴들(도 2b의 240)이 모두 덮이도록 충분한 두께로 형성한다. 이어서, 하드 마스크 패턴들(240)이 노출될 때까지 평탄화 공정을 실시한다. 이로 인해, 각각의 트렌치(TC)에 채워진 소자 분리막(250)이 형성된다. 하드 마스크 패턴들(240)을 제거한 후, EFH(Effective Field Height) 조절을 위하여 소자 분리막(250)을 일부 식각한다. 이어서, 소자 분리막(250)이 형성된 전체구조의 표면을 따라 유전체막(260)을 형성한다. 유전체막(260)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전체막으로 형성할 수 있다.
도 2d를 참조하면, 유전체막(260)의 상부에 콘트롤 게이트용 도전막(270)을 형성한다. 콘트롤 게이트용 도전막(270)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 특히, 콘트롤 게이트용 도전막(270)을 형성할 때, 플로팅 게이트 사이 영역(300)은 상부 폭이 하부 폭보다 넓기 때문에 보이드(void) 없이 콘트롤 게이트용 도전막(270)을 용이하게 형성할 수 있다.
상술한 바와 같이, 불순물이 서로 다른 농도로 도핑된 도전막들을 적층하여 플로팅 게이트용 도전막을 형성함으로써, 플로팅 게이트들의 상부 폭이 하부 폭보다 넓은 구조를 형성할 수 있으며, 이로 인해 콘트롤 게이트용 도전막 형성시 보이드가 발생하는 것을 방지할 수 있다. 콘트롤 게이트에 보이드를 발생시키지 않으면 콘트롤 게이트의 저항이 높아지는 것을 방지할 수 있으므로, 반도체 메모리 소자의 동작 속도가 저하되는 것을 방지할 수 있다. 또한, 상술한 실시예에서는 플로팅 게이트의 측면 경사각을 조절하기 위하여 불순물이 서로 다른 농도로 도핑된 도전막을 형성하였으나, 측면 경사각을 조절하기 위한 금속배선 등의 제조시에도 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
11, 210: 반도체 기판 12, 220: 터널 절연막
13: 플로팅 게이트 230: 플로팅 게이트용 도전막들
230a: 플로팅 게이트용 도전패턴들 231: 제1 도전막
231a: 제1 도전패턴들 232: 제2 도전막
232a: 제2 도전패턴들 233: 제3 도전막
233a: 제3 도전패턴들 240: 하드 마스크 패턴들
250: 소자 분리막 260: 유전체막
270: 콘트롤 게이트용 도전막 300: 플로팅 게이트 사이 영역
VO: 보이드 TC: 트렌치

Claims (5)

  1. 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 불순물의 농도가 상부로 갈수록 높은 플로팅 게이트용 도전막들을 적어도 세 개 이상 형성하는 단계;
    상기 도전막들 상에 소자 분리 영역들이 오픈된 하드 마스크 패턴들을 형성하는 단계;
    상기 하드 마스크 패턴들 사이로 노출된 상기 도전막들, 상기 터널 절연막 및 상기 반도체 기판을 한 번의 식각 공정으로 식각하여, 측면에 경사각을 가지는 트렌치들을 형성하는 단계;
    상기 트렌치들의 내부에 소자 분리막을 형성하는 단계; 및
    상기 소자 분리막을 포함한 전체구조의 표면을 따라 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 플로팅 게이트용 도전막들은 폴리실리콘막으로 형성되는 반도체 메모리 소자의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 플로팅 게이트용 도전막들을 형성하는 단계는,
    상기 터널 절연막의 상부에 상기 불순물의 농도가 가장 낮은 도전막을 형성하고, 상부로 갈수록 상기 불순물의 농도가 높게 도핑된 도전막들을 형성하는 반도체 메모리 소자의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물은 5가 불순물 또는 3가 불순물인 반도체 메모리 소자의 제조방법.
  5. 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 플로팅 게이트용 도전막들을 적어도 세 개 이상 형성하되, 상기 도전막들의 식각되는 정도가 상이하도록 상부로 갈수록 불순물의 농도가 높은 상기 도전막들을 형성하는 단계;
    상기 도전막들 중 최상단에 형성된 도전막의 상부에 다수의 개구부들이 포함된 하드 마스트 패턴들을 형성하는 단계; 및
    상기 개구부들을 통해 노출된 상기 도전막들을 한 번의 식각 공정을 통해 패터닝하여, 하부로 갈수록 개구부의 폭이 좁아지는 도전막 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
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