JP2010087134A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板2に形成されたトレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が形成されている。フローティングゲート6の側部は、埋設絶縁体4の上方に迫り出し、その側面は、平面10およびその下方に連続する曲面11からなる。フローティングゲート6の上面12ならびに平面10および曲面11からなる側面上には、ONO膜13がそれらの各面に接して形成されている。そして、ONO膜13上には、コントロールゲート14が形成されている。
【選択図】図2
Description
図4は、STI構造を有するフラッシュメモリの構造を示す模式的な断面図である。
各トレンチ103には、酸化シリコン(SiO2)からなる埋設体104が埋設されている。埋設体104は、シリコン基板102の表面から突出しており、その突出した部分の側面は、シリコン基板102の表面と直交する平面になっている。また、埋設体104の上面は、その側面に直交し、シリコン基板102の表面と平行をなす平面になっている。
トレンチ103が延びる方向と直交する方向における埋設体104の側方において、トンネル酸化膜105上には、第1ポリシリコン層106および第2ポリシリコン層107からなるフローティングゲート108が形成されている。フローティングゲート108は、トレンチ103が延びる方向に所定幅を有している。
絶縁膜109上には、ポリシリコンからなるコントロールゲート110が形成されている。コントロールゲート110は、フローティングゲート108上だけでなく、その側方にも形成されている。
そこで、本発明の目的は、カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供することである。
請求項3に記載のように、前記フローティングゲートは、第1導電層および第2導電層を前記第1絶縁膜上にこの順に積層した構造を有し、前記第2導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第2導電層の側面が前記平面および前記曲面を有していてもよい。
図1は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。図2は、図1に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
半導体記憶装置1は、STI構造を有するNOR型のフラッシュメモリである。半導体記憶装置1は、図2に示すように、半導体基板2を備えている。半導体基板2は、たとえば、シリコン基板である。半導体基板2には、複数のトレンチ3が所定方向(以下、この方向を「WL方向」という。)に一定の間隔で並列に形成されている。
各トレンチ3の間は、トレンチ3により分離されるアクティブエリアAAである。各アクティブエリアAAには、複数のフローティングゲート6がWL方向と直交する方向(以下、この方向を「BL方向」という。)に一定の間隔で並べて形成されている。また、フローティングゲート6は、WL方向にも整列している。すなわち、フローティングゲート6は、WL方向およびBL方向にそれぞれ一定の間隔を有する格子点上に配置されている。各フローティングゲート6は、BL方向に所定幅(たとえば、90nm)を有している。
第1導電層7は、たとえば、ドープトポリシリコンからなる。第1導電層7の側面9は、埋設絶縁体4における半導体基板2の表面から突出した部分の側面に沿った平面になっている。第1導電層7の上面は、第1導電層7の側面9と直交する平面になっている。
また、半導体基板2上には、図1に示すように、複数のビットラインBLがWL方向に並列に設けられている。各ビットラインBLは、アクティブエリアAA上に層間絶縁膜を介して設けられ、BL方向に延び、その下方の各ドレイン領域にコンタクトされている。ビットラインBLは、たとえば、タングステンからなる。
このように、フローティングゲート6に電子が蓄積されている状態と蓄積されていない状態とでは、メモリセルの閾値電圧が異なる。メモリセルからのデータの読み出し時には、ソースラインSLとビットラインBLとの間に電位差が形成され、コントロールゲートに適当な読み出し電圧が印加される。この読み出し電圧の印加により、ドレイン−ソース間に電流が流れれば、論理信号「1」が得られる。一方、ドレイン−ソース間に電流が流れなければ、論理信号「0」が得られる。
まず、図3Aに示すように、熱酸化法により、半導体基板2の表面上に、トンネル酸化膜5が形成される。そして、熱CVD(Chemical Vapor Deposition:化学気相成長)法により、トンネル酸化膜5上に、ドープトポリシリコン層32および窒化シリコン(SiN)層33がこの順に積層される。
その後、図3Dに示すように、熱酸化法(ライナー酸化法)により、トレンチ3の内面上に、シリコン酸化膜が形成される。次いで、HDP−CVD(High Density Plasma Chemical Vapor Deposition:高密度プラズマ化学的気相蒸着)法により、トレンチ3上に、酸化シリコンの堆積層が形成される。この堆積層により、トレンチ3が埋め尽くされるとともに、窒化シリコン層33の表面の全域が覆われる。トレンチ3の内面上のシリコン酸化膜とHDP−CVD法により形成された酸化シリコンの堆積層とは、一体化して酸化シリコン層34となる。
次いで、図3Fに示すように、リン酸(H3PO4)を用いたエッチングにより、窒化シリコン層33が除去される。
次に、図3Hに示すように、熱CVD法により、ドープトポリシリコン層32上に新たなドープトポリシリコン層35が積層される。そして、CMP法により、ドープトポリシリコン層35が研磨される。この研磨は、ドープトポリシリコン層35の表面が酸化シリコン層34の表面と面一になるまで続けられる。
以上のように、半導体記憶装置1では、半導体基板2に、トレンチ3が形成されている。トレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が形成されている。フローティングゲート6の側部は、埋設絶縁体4の上方に迫り出し、その側面は、平面10およびその下方に連続する曲面11からなる。フローティングゲート6の上面12ならびに平面10および曲面11からなる側面上には、ONO膜13がそれらの各面に接して形成されている。そして、ONO膜13上には、コントロールゲート14が形成されている。コントロールゲート14は、ONO膜13を挟んで、フローティングゲート6の上面および側面に対向している。
さらにまた、フローティングゲート6の第1導電層7の側面9は、第2導電層8の曲面11の下方に連続している。そして、ONO膜13は、第1導電層7の側面9の一部に接している。これにより、フローティングゲート6の側面積をさらに拡大することができる。その結果、フローティングゲート6とコントロールゲート14との間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
また、本発明は、フラッシュメモリに限らず、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、フローティングゲートを有する不揮発性の半導体記憶装置に広く適用することができる。
2 半導体基板
3 トレンチ
4 埋設絶縁体
5 トンネル酸化膜(第1絶縁膜)
6 フローティングゲート
7 第1導電層
8 第2導電層
9 側面(第1導電層の側面)
10 平面(フローティングゲート(第2導電層)の平面)
11 曲面(フローティングゲート(第2導電層)の曲面)
12 上面(フローティングゲートの上面)
13 ONO膜(第2絶縁膜)
14 コントロールゲート
32 ドープトポリシリコン層(第1導電材料層)
34 酸化シリコン層(堆積層)
35 ドープトポリシリコン層(第2導電材料層)
Claims (6)
- 半導体基板と、
前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、
前記半導体基板の表面上に形成された第1絶縁膜と、
前記埋設絶縁体の側方において、前記第1絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、
前記フローティングゲートの上面、前記平面および前記曲面に接する第2絶縁膜と、
前記第2絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置。 - 前記コントロールゲートにおける前記フローティングゲートの前記曲面と対向する部分が前記第2絶縁膜と接している、請求項1に記載の半導体記憶装置。
- 前記フローティングゲートは、第1導電層および第2導電層を前記第1絶縁膜上にこの順に積層した構造を有し、前記第2導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第2導電層の側面に前記平面および前記曲面を有している、請求項1または2に記載の半導体記憶装置。
- 前記第1導電層の側面は、前記第2導電層の前記曲面の下方に連続し、
前記第2絶縁膜は、前記第1導電層の前記側面の少なくとも一部に接している、請求項3に記載の半導体記憶装置。 - 第1導電層および第2導電層の積層構造を有するフローティングゲートを備える半導体記憶装置を製造する方法であって、
半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に前記第1導電層の材料からなる第1導電材料層を形成する工程と、
前記第1導電材料層上に開口を有するハードマスクを形成する工程と、
前記ハードマスクを用いたエッチングにより、前記第1導電材料層、前記第1絶縁膜および前記半導体基板を選択的に除去し、前記半導体基板にトレンチを形成する工程と、
前記トレンチ、前記第1絶縁膜および前記第1導電材料層におけるエッチングにより除去された部分ならびに前記ハードマスクの前記開口内を埋め尽くすように、前記トレンチ上に絶縁材料を堆積させることにより、堆積層を形成する工程と、
前記堆積層の形成後、前記ハードマスクを除去する工程と、
前記ハードマスクの除去後、エッチングにより、前記堆積層の側部を除去し、前記堆積層における前記第1絶縁層から露出する側面を平面およびその下方に連続する曲面に形成する工程と、
前記第1導電材料層上に前記第2導電層の材料からなる第2導電材料層を形成する工程と、
前記第2導電材料層の形成後、エッチングにより、前記堆積層を少なくとも前記第2導電材料層における前記曲面に接している部分が露出するまで除去し、前記トレンチ上に埋設絶縁体を形成する工程と、
前記第2導電材料層の露出している上面および側面上に第2絶縁膜を形成する工程と、
前記埋設絶縁体および前記第2絶縁膜上にコントロールゲートを形成する工程とを含む、半導体記憶装置の製造方法。 - 前記埋設絶縁体は、前記第1導電材料層の側面の一部が露出するまで除去され、
前記第2絶縁膜は、前記第1導電材料層の露出している側面上にも形成される、請求項5に記載の半導体記憶装置の製造方法。
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