JP4570240B2 - 半導体素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関するものであり、特に多重ゲート絶縁膜を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子又は半導体論理素子（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌｏｇｉｃ ｄｅｖｉｃｅ）はＭＯＳトランジスタで構成された集積回路で具現される。一般に、一つの半導体素子内の全てのＭＯＳトランジスタは同一な厚みで形成されたゲート絶縁膜を有する。しかし、フラッシュメモリ素子、ＥＰＲＯＭ素子又はＥＥＰＲＯＭ素子のような不揮発性メモリ素子は読み出しモードで動作する低電圧ＭＯＳトランジスタとプログラム及び消去モードで動作する高電圧ＭＯＳトランジスタを必要とする。従って、不揮発性メモリ素子チップ内に少なくとも２種類のＭＯＳトランジスタ、即ち低電圧ＭＯＳトランジスタ及び高電圧ＭＯＳトランジスタを形成しなければならない。
【０００３】
高電圧ＭＯＳトランジスタは、低電圧ＭＯＳトランジスタに比べて高電圧により駆動される。従って、高電圧ＭＯＳトランジスタは低電圧ＭＯＳトランジスタと相違に設計されなければならない。例えば、高電圧ＭＯＳトランジスタのゲート絶縁膜は低電圧ＭＯＳトランジスタのゲート絶縁膜より厚膜に形成しなければならない。これにより、不揮発性メモリ素子のような半導体メモリ素子を製造するためには少なくとも２種類の厚さを有するゲート絶縁膜、即ち多重ゲート絶縁膜（ｍｕｌｔｉ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）が要求される。
【０００４】
米国特許第５、７２３、３５５号は、高電圧トランジスタ、論理トランジスタ及びセルトランジスタを有するエンベデッド不揮発性メモリ素子の製造方法を開示している。この方法は、半導体基板の全面にセルトランジスタ用トンネル酸化膜及び浮遊ゲート用ポリシリコン膜を順次に形成する段階と、ポリシリコン膜及びトンネル酸化膜を連続的にパターニングして高電圧トランジスタ領域の半導体基板及び論理トランジスタ領域の半導体基板を露出させる段階と、露出された半導体基板表面に高電圧トランジスタ用ゲート酸化膜を形成する段階と、高電圧トランジスタ用ゲート酸化膜をパターニングして論理トランジスタ領域の半導体基板を露出させる段階と、露出された半導体基板表面に論理トランジスタ用ゲート酸化膜を形成する段階とを含む。
【０００５】
米国特許第５、７２３、３５５号によると、セルトランジスタ領域に形成されるトンネル酸化膜がフォトレジストパターンと接触されることが防止できる。従って、セルトランジスタのトンネル酸化膜がフォトレジストパターンに起因して汚染される現象を避けられる。しかし、論理トランジスタ領域を露出させるために高電圧トランジスタ用ゲート酸化膜をパターニングする間高電圧トランジスタ用ゲート酸化膜はフォトレジストパターンと接触される。従って、高電圧トランジスタ用ゲート酸化膜がフォトレジストパターンにより汚染される現象を避けにくい。結果的に、高電圧トランジスタの信頼性を改善しにくい。
【０００６】
一方、図１は、一般的な多重ゲート絶縁膜を有するメモリ素子の一部分を示した平面図である。ここで、参照符号“ａ”及び“ｂ”で表示した部分は各々周辺回路領域の高電圧トランジスタ領域及びセルアレイ領域を示す。セルアレイ領域ｂは周辺回路領域の低電圧トランジスタ領域に該当することもできる。
図１を参照すると、高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂが位置する。第１ゲートパターンＧＰは第１活性領域１ａを横切る。第１ゲートパターンＧＰ１及び第１活性領域１ａの間には第１ゲート絶縁膜が介在される。第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極で構成される。
【０００７】
又、第２ゲートパターンＧＰ２は第２活性領域１ｂを横切る。第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜及び制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧ及び第２活性領域１ｂの間には第２ゲート絶縁膜、即ちトンネル酸化膜が介在される。第２ゲート絶縁膜は第１ゲート絶縁膜より薄い。浮遊ゲートＦＧは図１に示すように、制御ゲート電極ＣＧ及び第２活性領域１ｂの間に介在される。従って、浮遊ゲートＦＧを形成するためには２回のパターニング工程が要求される。より詳しく説明すると、浮遊ゲートＦＧは第２活性領域１ｂ周辺の素子分離領域を露出させる浮遊ゲート隔離パターン３が描かれたフォトマスクにより１次にパターニングされ、制御ゲート電極ＣＧが描かれたフォトマスクにより２次にパターニングされる。
セルアレイ領域ｂが周辺回路領域の低電圧トランジスタ領域に該当する場合に、第２ゲートパターンＧＰ２は順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極で構成される。この際、第２ゲート電極は第２ダミーゲート電極と重畳される。
【０００８】
【発明が解決しようとする課題】
図２乃至図１２は、自己整列トレンチ素子分離技術（ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）を使用する従来の半導体素子の製造方法を説明するための断面図である。各図において、参照符号“ａ”及び“ｂ”で表示した部分は図１の高電圧トランジスタ領域ａ及びセルアレイ領域ｂに該当する。
【０００９】
図２を参照すると、半導体基板１１全面に第１ゲート絶縁膜１３、即ち高電圧トランジスタ用ゲート絶縁膜を形成する。第１ゲート絶縁膜１３は半導体基板１１、例えばシリコン基板を熱酸化させて形成する。第１ゲート絶縁膜１３は１５ボルト乃至２０ボルトのプログラム電圧及び消去電圧に耐えられる高電圧トランジスタに適しているように３００Å以上の厚膜に形成する。
【００１０】
第１ゲート絶縁膜１３上に高電圧トランジスタ領域ａを覆う第１フォトレジストパターン１５を形成する。第１フォトレジストパターン１５をエッチングマスクとして使用して第１ゲート絶縁膜１３を湿式エッチングしてセルアレイ領域ｂの半導体基板１１を露出させる。
図３を参照すると、第１フォトレジストパターンを除去する。第１フォトレジストパターンが除去された結果物を熱酸化させて露出されたセルアレイ領域ｂの半導体基板１１表面に第１ゲート絶縁膜１５より薄い第２ゲート絶縁膜１７、即ちセルトランジスタのトンネル酸化膜を形成する。第２ゲート絶縁膜１７は８０Å程度の薄膜に形成する。この際、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間に表面段差（ｓｔｅｐ ｄｉｆｆｅｒｅｎｃｅ）Ｔが発生する。表面段差Ｔは少なくとも第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間の厚さ差に該当する値を示す。
【００１１】
第１及び第２ゲート絶縁膜１３、１７が形成された結果物全面に第１導電膜１９及び化学機械的研磨阻止膜２１を順次に形成する。第１導電膜１９はドーピングされたポリシリコン膜に形成し、化学機械的研磨阻止膜２１はシリコン窒化膜に形成する。
図４を参照すると、化学機械的研磨阻止膜２１及び第１導電膜１９を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々第１パッドパターン及び第２パッドパターンを形成する。第１パッドパターンは高電圧トランジスタ領域ａの所定領域上に順次に積層された第１導電膜パターン１９ａ及び化学機械的研磨阻止膜パターン２１ａで構成される。これと同様に、第２パッドパターンはセルアレイ領域ｂの所定領域上に順次に積層された第１導電膜パターン１９ｂ及び化学機械的研磨阻止膜パターン２１ｂで構成される。
【００１２】
第１及び第２パッドパターンをエッチングマスクとして使用してゲート絶縁膜１３、１７をエッチングして半導体基板１１を露出させる。続けて、露出された半導体基板１１を乾式エッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定するトレンチ領域２３を形成する。この際、トレンチ領域２３の側壁は一般的に図４に示すように、傾斜したプロファイルを示す。これは、乾式エッチング工程を実施する間、エッチングされた領域の側壁にポリマ−等が吸着されるためである。このような現象はトレンチ領域２３のアスペクト比率が高いほどさらに酷く現れる。
【００１３】
トレンチ領域２３が形成された結果物を熱酸化させてトレンチ領域２３の側壁及び底に熱酸化膜２５ａを形成する。この際、第１導電膜パターン１９ａ、１９ｂの側壁にも熱酸化膜２５ｂが形成される。熱酸化膜２５ａはトレンチ領域２３を形成する間半導体基板１１に加えられたエッチング損傷を治癒するために形成することである。
【００１４】
図５を参照すると、トレンチ領域２３及び熱酸化膜２５ａ、２５ｂが形成された結果物全面にトレンチ領域２３を充填する絶縁体膜を形成する。絶縁体膜としては高密度プラズマ酸化膜が広く使用される。高密度プラズマ工程は反復的に実施される蒸着工程及びエッチング工程によりなる。従って、高密度プラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
【００１５】
化学機械的研磨阻止膜パターン２１ａ、２１ｂが露出されるまで絶縁体膜を、化学機械的研磨工程を使用して平坦化させてトレンチ領域２３内に絶縁体膜パターン２７を形成する。この際、高電圧トランジスタ領域ａに形成された化学機械的研磨阻止膜パターン２１ａはセルアレイ領域ｂに形成された化学機械的研磨阻止膜パターン２１ｂに比べてさらに研磨される。これは、図３で説明したように、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の表面段差Ｔに起因するためである。従って、高電圧トランジスタ領域ａに残存する化学機械的研磨阻止膜パターン２１ａ’はセルアレイ領域ｂに残存する化学機械的研磨阻止膜パターン２１ｂに比べて薄膜を有する。結果的に、絶縁体膜パターン２７の表面から第１ゲート絶縁膜１３の表面までの第１深さＴ１は絶縁体膜パターン２７の表面から第２ゲート絶縁膜１７の表面までの第２深さＴ２より浅い。
【００１６】
一方、化学機械的研磨阻止膜パターン２１ａ’、２１ｂの側壁は図５に示されたように傾斜したプロファイルを示す。これは、絶縁体膜が高密度プラズマ酸化膜で形成される場合に、化学機械的研磨阻止膜パターン２１ａ’、２１ｂの上部コ−ナ−がエッチングされるためである。
図６を参照すると、化学機械的研磨阻止膜パターン２１ａ’、２１ｂを除去した後、絶縁体膜パターン２７をリセスさせて素子分離膜２７ａ又は２７ｂを形成する。この際、絶縁体膜パターン２７をリセスさせる工程は非常に精密に調節されなければならない。詳しくは、第１ゲート絶縁膜１３の上部表面より高表面を有する第１素子分離膜２７ａを形成すると、後続工程でセルアレイ領域ｂに形成される浮遊ゲートの間にストリンガ（ｓｔｒｉｎｇｅｒ）が形成される問題点を誘発させる。又、第１ゲート絶縁膜１３の上部表面より低表面を有する第２素子分離膜２７ｂを形成すると、後続工程で形成される高電圧トランジスタのゲート電極と第１活性領域１ａとの絶縁破壊特性（ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が劣化される問題点を誘発させる。
特に、第２素子分離膜２７ｂの表面２７”が第２ゲート絶縁膜１７の上部表面と同一な高さを有する場合に、浮遊ゲートの間のストリンガは完全に除去できるが、高電圧トランジスタのゲート絶縁膜特性が顕著に劣化される。
【００１７】
図７、図８、図９（Ａ）及び図９（Ｂ）は第１素子分離膜２７Ａの表面（図６の２７’）が第１ゲート絶縁膜１３の上部表面と同一な高さを有する場合に、従来技術の問題点を説明するための断面図である。ここで、図９（Ａ）及び図９（Ｂ）は各々図１のＩ−Ｉ及びII−IIによる断面図である。
図７を参照すると、第１素子分離膜２７ａが形成された結果物全面に第２導電膜２９を形成する。第２導電膜２９上に高電圧トランジスタ領域ａの全面及びセルアレイ領域ｂの第２活性領域１ｂを覆う第２フォトレジストパターン３１を形成する。
【００１８】
図８を参照すると、第２フォトレジストパターン３１をエッチングマスクとして使用して第２導電膜２９をエッチングしてセルアレイ領域ｂの第１素子分離膜２７ａを露出させる第２導電膜パターンを形成する。第２導電膜パターンは高電圧トランジスタ領域ａの全面を覆う第２導電膜パターン２９ａとセルアレイ領域ｂの第２活性領域１ｂを覆う第２導電膜パターン２９ｂとで構成される。第２導電膜パターン２９ａ、２９ｂが形成された結果物全面にゲート層間絶縁膜３３及び第３導電膜３５を順次に形成する。
【００１９】
図９（Ａ）及び図９（Ｂ）を参照すると、第３導電膜３５、ゲート層間絶縁膜３３、第２導電膜パターン２９ａ、２９ｂ及び第１導電膜パターン１９ａ、１９ｂを連続的に異方性エッチングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。
この際、図９（Ａ）に示すように、第２ゲートパターンＧＰ２の両側の第２活性領域１ｂの縁部にストリンガ１９ｓが残存する。ストリンガ１９ｓは第１導電膜パターン１９ｂの傾斜した側壁に起因して形成される。第１素子分離膜２７ａの表面が高いほどストリンガ１９ｓを除去するのがさらに難しい。
【００２０】
第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極３０ａ、第１ゲート層間絶縁膜３３ａ及び第１ダミーゲート電極３５ａで構成される。又、第１ゲート電極３０ａは第１ゲート絶縁膜１３の所定領域を覆う第１導電膜パターンの一部分１９ａ’及び第１導電膜パターンの一部分１９ａ’を覆う第２導電膜パターンの一部分２９ａ’で構成される。これと同様に、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜３３ｂ及び制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧは第２ゲート絶縁膜１７の所定領域を覆う第１導電膜パターンの一部分１９ｂ’及び第１導電膜パターンの一部分１９ｂ’を覆う第２導電膜パターンの一部分２９ｂ’で構成される。
【００２１】
これに付加し、第１ゲートパターンＧＰ１及び第２ゲートパターンＧＰ２の側壁に通常の方法でシリコン窒過膜スペーサ（図示せず）を形成すると、図９（Ａ）に示すように、ストリンガ１９ｓの側壁にスペ−サ残余物３７が形成される。
これは、第２活性領域１ｂ及びその周辺の第１素子分離膜２７ａの間に段差が存在するためである。従って、後続工程で第２ゲートパターンＧＰ２の両側の第２活性領域１ｂ上にコンタクトホ−ルを形成する場合に、コンタクトホールにより露出される第２活性領域１ｂの面積が縮む。
【００２２】
図１０、図１１、図１２（Ａ）及び図１２（Ｂ）は第２素子分離膜２７ｂの表面（図６の２７”）が第２ゲート絶縁膜１７の上部表面と同一な高さを有する場合に、従来技術の問題点を説明するための断面図である。ここで、図１２（Ａ）及び図１２（Ｂ）は各々図１のＩ−Ｉ及びII−IIによる断面図である。
図１０、図１１、図１２（Ａ）及び図１２（Ｂ）を参照すると、第２素子分離膜２７ｂが形成された結果物全面に図７、図８、図９（Ａ）及び図９（Ｂ）で説明した方法と同一の方法で第１ゲートパターンＧＰ１及び第２ゲートパターンＧＰ２を形成する。ここで、第１導電膜パターン１９ａ、１９ｂの側壁が傾斜したプロファイルを示しても、第２ゲートパターンＧＰ２の両側の第２活性領域１ｂに図９Ａで示されたストリンガ１９ｓが残存しない。これは、第２素子分離膜２７ｂの表面が第２ゲート絶縁膜１７の上部表面と同一な高さを有するためである。言い換えれば、第２ゲート絶縁膜１７上に形成された第１導電膜パターン１９ｂの側壁全体が第２導電膜２９と接触されるためである。しかし、図１２（Ｂ）に示すように、第１活性領域１ａの縁部Ｗで第１ゲート絶縁膜１３の有効厚さ（ｅｆｆｅｃｔｉｖｅ ｔｈｉｃｋｎｅｓｓ）が縮まれる。これは、第２導電膜２９を形成する前に第１ゲート絶縁膜１３の側壁が露出されるためである。
【００２３】
前述したように従来の技術によると、第１ゲート絶縁膜及び第２ゲート絶縁膜がフォトレジスト膜により汚染される現象が防止できる。しかし、トレンチ領域内に形成された絶縁体膜パターンの最適リセス条件を求めにくい。トレンチ領域の側壁が垂直なプロファイルを示しても、素子分離膜の表面は少なくとも第１ゲート絶縁膜の上部表面より高くなければならない。これにより、第１ゲート絶縁膜及び第２ゲート絶縁膜の表面段差が増加するほど絶縁体膜パターンのリセス工程余裕度は減少する。又、トレンチ領域の側壁が過剰な傾斜を示す場合には、ストリンガ発生を抑制させるために素子分離膜の表面が第１ゲート絶縁膜の上部表面より低くなければならない。しかし、素子分離膜の表面が第１ゲート絶縁膜の上部表面より低ければ、第１ゲート絶縁膜の有効厚さが縮む問題点が発生する。
【００２４】
本発明の目的は、相異なる厚さを有するゲート絶縁膜の上部表面段差を最小化させて高信頼性を有する半導体素子を提供することにある。
本発明の他の目的は、相異なる厚さを有するゲート絶縁膜の上部表面段差を減少させて素子分離膜を形成する工程に対する余裕度を増加させ得る半導体素子の製造方法を提供することにある。
本発明のさらに他の目的は、隣り合うゲート電極の間にストリンガが発生する現象を抑制させ得る半導体素子の製造方法を提供することにある。
本発明のさらに他の目的は、相異なる厚さを有するゲート絶縁膜の破壊特性を改善させ得る半導体素子の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するために、本発明による製造方法により得られる半導体素子は、少なくとも一つの第１活性領域及び第１活性領域より高表面を有する少なくとも一つの第２活性領域で構成されて半導体基板の所定領域に限定された複数の活性領域と、第１活性領域上に形成された第１ゲート絶縁膜と、第２活性領域上に第１ゲート絶縁膜より薄厚で形成された第２ゲート絶縁膜と、複数の活性領域の間に形成された素子分離領域と、素子分離領域を充填する素子分離膜とを備えることを特徴とする。
【００２６】
第１ゲート絶縁膜の上部表面及び第２ゲート絶縁膜の上部表面の段差は、第１ゲート絶縁膜及び第２ゲート絶縁膜の厚み差より小さいことが望ましい。
又、素子分離領域の底は第１活性領域の表面より低いのが望ましい。素子分離領域は半導体基板が所定の深さでエッチングされたトレンチ領域であることが望ましい。
【００２７】
素子分離膜は、第１及び第２ゲート絶縁膜の側壁全体を完全に覆うことが望ましい。
本発明の他の目的を達成するために、本発明の一態様（ｏｎｅ ａｓｐｅｃｔ）による半導体素子の製造方法は、半導体基板の所定領域に半導体基板の主表面より低い下部面を有する第１ゲート絶縁膜を形成する段階と、第１ゲート絶縁膜と隣接した半導体基板の主表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する段階と、第１及び第２ゲート絶縁膜を有する半導体基板全面に第１導電膜及び化学機械的研磨阻止膜を順次に形成する段階と、化学機械的研磨阻止膜、第１導電膜、第１及び第２ゲート絶縁膜、及び半導体基板を連続的にエッチングして第１ゲート絶縁膜の下部及び第２ゲート絶縁膜の下部に各々第１及び第２活性領域を限定するトレンチ領域を形成する段階と、トレンチ領域内に絶縁体膜パターンを形成する段階と、各活性領域の上部に残存する化学機械的研磨阻止膜パターンを除去する段階と、絶縁体膜パターンをリセスさせて素子分離膜を形成する段階とを含むことを特徴とする。
【００２８】
第１及び第２ゲート絶縁膜は熱酸化膜で形成するのが望ましい。
絶縁体膜パターンは第１及び第２ゲート絶縁膜の側壁全体（ｅｎｔｉｒｅ ｓｉｄｅｗａｌｌｓ）が露出されないようにリセスされることが望ましい。
本発明の他の目的を達成するために、本発明の他の態様による半導体素子の製造方法は、半導体基板上に複数のパッドパターンを形成する段階と、パッドパターンをエッチングマスクとして使用して半導体基板をエッチングして少なくとも一つの第１活性領域及び少なくとも一つの第２活性領域を限定するトレンチ領域を形成する段階と、トレンチ領域を充填する絶縁体膜パターンを形成する段階と、第１活性領域上のパッドパターンを除去して第１活性領域を選択的に露出させる段階と、第１活性領域の表面に第２活性領域の表面より低い下部面を有する第１ゲート絶縁膜を形成する段階と、第２活性領域の表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する段階とを含むことを特徴とする。
第１ゲート絶縁膜の下部面は第２ゲート絶縁膜の下部面より低いことが望ましい。
又、第１及び第２ゲート絶縁膜は熱酸化膜で形成することが望ましい。
【００２９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
先ず、図１及び図３２を参照して本発明による半導体素子の構造を説明する。
ここで、図３２は図１のII−IIによる断面図である。図３２で、参照符号“ａ”で表示した部分は図１の高電圧トランジスタ領域ａを示し、参照符号“ｂ”で表示した部分は図１のセルアレイ領域ｂを示す。高電圧トランジスタ領域ａはＮＡＮＤ型フラッシュメモリ素子の周辺回路領域の一部分に該当し、セルアレイ領域ｂはＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部分に該当する。しかし、本発明はＮＡＮＤ型フラッシュメモリ素子に限定されず、相異なる厚さを有する２種類以上のゲート絶縁膜を使用する全ての半導体素子に適用するのが可能である。従って、セルアレイ領域ｂは低電圧トランジスタ領域に該当することもでき、高電圧トランジスタ領域ａ及びセルアレイ領域ｂの以外に低電圧トランジスタ領域を付加的に含むこともできる。
【００３０】
図３２を参照すると、半導体基板３０１、例えばシリコン基板の所定領域に複数の活性領域を限定する素子分離領域３０７が形成される。複数の活性領域は高電圧トランジスタ領域ａの所定領域に限定された少なくとも一つの第１活性領域１ａ及びセルアレイ領域ｂの所定領域に限定された少なくとも一つの第２活性領域１ｂで構成される。
【００３１】
第１活性領域１ａの表面は第２活性領域１ｂの表面より低い。素子分離領域３０７の底は第１活性領域１ａの表面より低いことが望ましい。素子分離領域３０７は半導体基板３０１をエッチングすることにより形成されたトレンチ領域であることが望ましい。
第１活性領域１ａ上に第１ゲート絶縁膜３０５ａが位置する。又、第２活性領域１ｂ上に第１ゲート絶縁膜３０５ａより薄い第２ゲート絶縁膜３０５ｂが位置する。第１ゲート絶縁膜３０５ａの上部表面及び第２ゲート絶縁膜３０５ｂの上部表面の段差は第１ゲート絶縁膜３０５ａ及び第２ゲート絶縁膜３０５ｂの厚み差より小さいことが望ましい。一番望ましくは、第１ゲート絶縁膜３０５ａの上部表面は第２ゲート絶縁膜３０５ｂの上部表面と同一な高さを有する。言い換えれば、第１ゲート絶縁膜３０５ａの厚さは第１活性領域１ａの表面及び第２活性領域１ｂの表面の段差Ｄと第２ゲート絶縁膜３０５ｂとの厚みを合わせた値と同一なことが一番望ましい。
【００３２】
素子分離領域３０７内に素子分離膜３０９が充填される。素子分離膜３０９は第１ゲート絶縁膜３０５ａ及び第２ゲート絶縁膜３０５ｂの側壁全体を覆うことが望ましい。言い換えれば、素子分離膜３０９の表面は第１及び第２ゲート絶縁膜３０５ａ、３０５ｂの上部面の中最高の表面と同一か又はそれより高いのが望ましい。素子分離膜３０９及び半導体基板３０１の間に薄い熱酸化膜３１１が介在されることもできる。熱酸化膜３１１は素子分離領域３０７、即ちトレンチ領域に加えられたエッチング損傷を治癒するために形成する。
【００３３】
第１ゲート絶縁膜３０５ａの所定領域上に第１活性領域１ａを横切る第１ゲートパターンＧＰ１が位置する。第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極３１３ａ、第１ゲート層間絶縁膜３１５ａ及び第１ダミーゲート電極３１７ａで構成される。又、第２ゲート絶縁膜３０５ｂの所定領域上に第２活性領域１ｂを横切る第２ゲートパターンＧＰ２が位置する。第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜３１５ｂ及び制御ゲート電極ＣＧで構成される。ここで、制御ゲート電極ＣＧは隣り合う複数の第２活性領域１ｂを横切る反面、浮遊ゲートＦＧは制御ゲート電極ＣＧ及び第２活性領域１ｂが重畳される領域にのみ位置する。
【００３４】
一方、セルアレイ領域ｂが低電圧トランジスタ領域の場合、第２ゲートパターンＧＰ２は順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極で構成される。ここで、第２ゲート電極は浮遊ゲートＦＧとは違って第２ダミーゲート電極と完全に重畳される。
次に、本発明による半導体素子の製造方法を説明する。
【００３５】
図１３乃至図２３は本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。ここで、図２３（Ａ）は図１のＩ−Ｉによる断面図であり、図２３（Ｂ）は図１のII−IIによる断面図である。又、各図において、参照符号“ａ”及び“ｂ”で表示した部分は各々高電圧トランジスタ領域及びセルアレイ領域を示す。
【００３６】
図１３を参照すると、半導体基板１０１、例えばシリコン基板の主表面上にパッド酸化膜１０３、パッド窒化膜１０５及びマスク酸化膜１０７を順次に形成する。パッド酸化膜１０３は半導体基板１０１を熱酸化させて形成し、パッド窒化膜１０５はＣＶＤシリコン窒化膜で形成する。又、マスク酸化膜１０７はパッド窒化膜１０５に対して湿式エッチング選択比を有する物質膜、例えばＣＶＤ酸化膜で形成するのが望ましい。パッド酸化膜１０３は２００Å以下の厚み、望ましくは１００Å以下の薄膜で形成し、パッド窒化膜１０５は５０Å乃至２００Åの厚みで形成する。又、マスク酸化膜１０７は１００Å乃至５００Åの厚みで形成する。マスク酸化膜１０７上に高電圧トランジスタ領域ａ、即ち第１領域を露出させる第１フォトレジストパターン１０９を形成する。
【００３７】
図１４を参照すると、第１フォトレジストパターン１０９をエッチングマスクとして使用してマスク酸化膜１０７をエッチングしてセルアレイ領域ｂ、即ち第２領域を覆うパターニングされたマスク酸化膜１０７ａを形成する。マスク酸化膜１０７はフッ酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）溶液又は緩衝酸化膜エッチング溶液（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈａｎｔ；ＢＯＥ）を使用する湿式エッチング工程にエッチングするのが望ましい。これは、マスク酸化膜１０７を乾式エッチング工程にエッチングする場合に半導体基板１０１の表面にエッチング損傷が加えられることができるためである。続いて、第１フォトレジストパターン１０９を除去する。
【００３８】
図１５を参照すると、パターニングされたマスク酸化膜１０７ａをエッチングマスクとして使用して高電圧トランジスタ領域ａのパッド窒化膜１０５を選択的にエッチングしてセルアレイ領域ｂを覆うパターニングされたパッド窒化膜１０５ａを形成する。パッド窒化膜１０５やはり半導体基板１０１にエッチング損傷が加えられる現象を防止するために燐酸（ｐｈｏｓｐｈｏｒｉｃ ａｃｉｄ）溶液を使用する湿式エッチング工程にエッチングすることが望ましい。続いて、パターニングされたパッド窒化膜１０５ａをエッチング阻止膜として使用して高電圧トランジスタ領域ａのパッド酸化膜１０３を湿式エッチングしてセルアレイ領域ｂを覆うパターニングされたパッド酸化膜１０３ａを形成する。この際、パターニングされたマスク酸化膜１０７ａが除去され、高電圧トランジスタ領域ａの半導体基板１０１が選択的に露出される。
【００３９】
一方、図１３でパッド窒化膜１０５上にマスク酸化膜１０７を形成する工程を省略することもできる。この際、第１フォトレジストパターン１０９をエッチングマスクとして使用してパッド窒化膜１０５を湿式エッチングする間第１フォトレジストパターン１０９及びパッド窒化膜１０５の間の接着力が優れなければならない。
【００４０】
図１６を参照すると、高電圧トランジスタ領域ａの半導体基板１０１が露出された結果物を熱酸化させて高電圧トランジスタ領域ａの半導体基板１０１の表面に第１ゲート絶縁膜１１１、即ち第１ゲート酸化膜を形成する。この際第１ゲート絶縁膜１１１は図１６に示されたように熱酸化工程の特性に起因して半導体基板１０１の主表面より低い下部面を有する。しかし、第１ゲート絶縁膜１１１の上部面は半導体基板１０１の主表面より高い。従って、パターニングされたパッド窒化膜１０５ａをエッチングマスクとして使用して第１ゲート絶縁膜１１１を湿式エッチング工程にリセスさせることにより、第１ゲート絶縁膜１１１の上部面を半導体基板１０１の主表面の高さに近い表面Ｆへ低めることもできる。従って、第１ゲート絶縁膜１１１はリセス工程を考慮して最終的に所望の厚みより厚く形成するのが望ましい。例えば、高電圧トランジスタが３５０Åのゲート絶縁膜が要求される場合に第１ゲート絶縁膜１１１は少なくとも７００Åより厚膜で形成するのが望ましい。この際、第１ゲート絶縁膜１１１を大略１５０Å乃至２００Åの厚み程度にエッチングするのが望ましい。
【００４１】
一方、第１ゲート絶縁膜１１１を形成する前にパターニングされたパッド窒化膜１０５ａをエッチングマスクとして使用して露出された半導体基板１０１を選択的に所定深さでエッチングする工程を追加で実施することもできる。このように高電圧トランジスタ領域ａの半導体基板１０１をエッチングした後に熱酸化工程を通じて第１ゲート絶縁膜１１１を形成すると、第１ゲート絶縁膜１１１をリセスさせる工程を実施しなくても半導体基板１０１の主表面と殆ど同一な高さの上部面を有する第１ゲート絶縁膜１１１が形成できる。
【００４２】
図１７を参照すると、パターニングされたパッド窒化膜１０５ａは燐酸溶液を使用して除去する。その後、パターニングされたパッド酸化膜１０３ａを湿式エッチング工程に除去してセルアレイ領域ｂの半導体基板１０１を露出させる。この際、第１ゲート絶縁膜１１１は少なくともパターニングされたパッド酸化膜１０３ａの厚さほどリセスされる。従って、高電圧トランジスタ領域ａに最終的に残存する第１ゲート絶縁膜１１１ａは大略３５０Å乃至４００Åの所望の厚みを有する。結果的に第１ゲート絶縁膜１１１ａの上部面及び露出された半導体基板１０１の表面の段差Ｓは従来技術に比べて顕著に減少する。
【００４３】
他の方法に、図１６で第１ゲート絶縁膜１１１をリセスさせる工程を省略することもできる。この場合には、パターニングされたパッド酸化膜１０３ａを過度エッチングしてセルアレイ領域ｂの半導体基板１０１の表面と同一な高さを有する第１ゲート絶縁膜１１１ａを形成することもできる。
図１８を参照すると、パターニングされたパッド酸化膜１０３ａが除去された結果物を熱酸化させてセルアレイ領域ｂの半導体基板１０１表面に約８０Å以下の薄い第２ゲート絶縁膜１１３、即ちトンネル酸化膜を形成する。これにより、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の間の段差を従来技術に比べて顕著に減少させ得る。第１ゲート絶縁膜１１１ａの上部面は第２ゲート絶縁膜１１３の上部面と同一な高さを有することが一番望ましい。第２ゲート絶縁膜１１３が形成された結果物全面に第１導電膜１１５及び化学機械的研磨阻止膜１１７を順次に形成する。第１導電膜１１５は５００Å乃至１０００Åのドーピングされたポリシリコン膜に形成するのが望ましく、化学機械的研磨阻止膜１１７は５００Å乃至２０００Åのシリコン窒化膜で形成するのが望ましい。
【００４４】
図１９を参照すると、化学機械的研磨阻止膜１１７及び第１導電膜１１５を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１パッドパターン及び第２パッドパターンを形成する。第１パッドパターンは高電圧トランジスタ領域ａの所定領域上に順次に積層された第１導電膜パターン１１５ａ及び化学機械的研磨阻止膜パターン１１７ａで構成される。これと同様に、第２パッドパターンはセルアレイ領域ｂの所定領域上に順次に積層された第１導電膜パターン１１５ｂ及び化学機械的研磨阻止膜パターン１１７ｂで構成される。
【００４５】
化学機械的研磨阻止膜パターン１１７ａ、１１７ｂをエッチングマスクとして使用してゲート絶縁膜１１１ａ、１１３を乾式エッチングして半導体基板１０１を露出させる。続けて、露出された半導体基板１０１を乾式エッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定する素子分離領域１１９、即ちトレンチ領域を形成する。
【００４６】
トレンチ領域が形成された結果物を熱酸化させてトレンチ領域の側壁及び底に熱酸化膜１２１ａを形成する。この際、第１導電膜パターン１１５ａ、１１５ｂ、ポリシリコンパターンの側壁にも熱酸化膜１２１ｂが形成される。熱酸化膜１２１ａ、１２１ｂはトレンチ領域を形成する間半導体基板１０１に加えられたエッチング損傷を治癒するために形成することである。
【００４７】
図２０を参照すると、阻止分離領域１１９及び熱酸化膜１２１ａ、１２１ｂが形成された結果物全面に素子分離領域１１９を充填する絶縁体膜を形成する。絶縁体膜は高密度プラズマ酸化膜に形成するのが望ましい。高密度プラズマ工程は反復的に実施される蒸着工程及びエッチング工程によりなる。従って、高密度プラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。又、絶縁体膜を高密度プラズマ酸化膜に形成すると、化学機械的研磨阻止膜パターン１１７ａ、１１７ｂの側壁が傾斜したプロファイルを示す。これは、高密度プラズマ工程途中に反復的に実施されるエッチング工程に起因するためである。
【００４８】
化学機械的研磨阻止膜パターン１１７ａ、１１７ｂが露出される時まで絶縁体膜は化学機械的研磨工程を使用して平坦化させる。その結果、素子分離領域１１９内に絶縁体膜パターン１２３が形成される。この際、化学機械的研磨阻止膜パターン１１７ａの上部面から第１ゲート絶縁膜１１１ａの上部面までの第１深さＴ１’及び化学機械的研磨阻止膜パターン１１７ｂの上部面から第２ゲート絶縁膜１１１ｂの上部面までの第２深さＴ２’の間の差は従来技術に比べて顕著に減少される。これは、図１８に示されたように、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の間の段差が従来技術に比べて小さいためである。一番望ましくは、第１深さＴ１’は第２深さＴ２’と同一であることである。
【００４９】
図２１を参照すると、化学機械的研磨阻止膜パターン１１７ａ、１１７ｂを除去した後、絶縁体膜パターン１２３をリセスさせて素子分離膜１２３ａを形成する。この際、第１深さＴ１’が第２深さＴ２’より浅ければ、絶縁体膜パターン１２３は第１深さＴ１’ほどエッチングするのが望ましい。これとは違って、第１深さＴ１’が第２深さＴ２’より深ければ、絶縁体膜パターン１２３は第２深さＴ２’程度にエッチングするのが望ましい。結果的に、素子分離膜１２３ａは第１及び第２ゲート絶縁膜１１１ａ、１１３の側壁全体を覆わなければならない。
【００５０】
第１深さＴ１’及び第２深さＴ２’の間の差が減少するほど絶縁体膜パターンをリセスさせる工程に対する余裕度は従来技術に比べて増加する。例えば、本発明による実施形態で第１深さＴ１’が第２深さＴ２’と同一なら、絶縁体膜パターン１２３の最大リセス限界（ｍａｘｉｍｕｍ ｒｅｃｅｓｓｉｎｇ ｌｉｍｉｔ）は“第１深さＴ１’”又は“第２深さＴ２’”である。これに反して、図５に示されたように、従来の技術による絶縁体膜パターン２７の最大リセス限界は第１深さＴ１である。ここで、図５の第１深さＴ１は本発明の第１深さＴ１’又は第２深さＴ２’より浅い。これは、図５の化学機械的研磨阻止膜パターン２１ａ’の厚みが第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の厚み差に起因して化学機械的研磨工程を実施する間減少されるためである。
【００５１】
素子分離膜１２３ａが形成された結果物全面に第２導電膜１２５、例えばドーピングされたポリシリコン膜を形成する。第２導電膜１２５が形成された結果物上に図１の浮遊ゲート隔離パターン３が描かれたフォトマスクを使用して第２フォトレジストパターン１２７を形成する。第２フォトレジストパターン１２７は図２１に示されたように高電圧トランジスタ領域ａの全面と、セルアレイ領域ｂの第２活性領域１ｂを覆う。
【００５２】
図２２を参照すると、第２フォトレジストパターン１２７をエッチングマスクとして使用して第２導電膜をエッチングして高電圧トランジスタ領域ａの全面を覆う第２導電膜パターン１２５ａ及び第２活性領域１ｂを覆う第２導電膜パターン１２５ｂを形成する。続けて、第２フォトレジストパターン１２７を除去する。第２フォトレジストパターン１２７が除去された結果物全面にゲート層間絶縁膜１２９及び第３導電膜１３１を順次に形成する。ゲート層間絶縁膜１２９は酸化膜又はシリコン窒化膜を含む多層誘電体膜で形成する。多層誘電体膜としてはＮ／Ｏ膜又はＯ／Ｎ／Ｏ膜が広く使用される。又、第３導電膜１３１はドーピングされたポリシリコン膜又は耐化性金属ポリサイド膜で形成する。耐化性金属ポリサイド膜としてはタングステンポリサイド膜、チタンポリサイド膜又はタンタルポリサイド膜等が広く使用される。
【００５３】
一方、図示しないが、第２ゲート絶縁膜１１３と同一な厚みのゲート絶縁膜を使用する低電圧トランジスタ領域の全面は高電圧トランジスタ領域ａと同様に第２フォトレジストパターン１２７により覆われる。結果的に、第２フォトレジストパターン１２７はただセルアレイ領域ｂの第２導電膜１２５をパターニングするために形成される。
【００５４】
図２３（Ａ）及び図２３（Ｂ）を参照すると、第３導電膜１３１、ゲート層間絶縁膜１２９、第２導電膜パターン１２５ａ、１２５ｂ及び第１導電膜パターン１１５ａ、１１５ｂを連続的にパターニングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。従って、第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極１２６ａ、第１ゲート層間絶縁膜１２９ａ及び第１ダミーゲート電極１３１ａで構成される。ここで、第１ゲート電極１２６ａは第１ゲート絶縁膜１１１ａの所定領域上に残存する第１導電膜パターンの一部分１１５ａ’及び第１導電膜パターンの一部分１１５ａ’を覆う第２導電膜パターンの一部分１２５ａ’で構成される。
【００５５】
又、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜１２９ｂ及び制御ゲート電極ＣＧで構成される。ここで、浮遊ゲートＦＧは第２ゲート絶縁膜１１３の所定領域上に残存する第１導電膜パターンの一部分１１５ｂ’及び第１導電膜パターンの一部分１１５ｂ’を覆う第２導電膜パターンの一部分１２５ｂ’で構成される。
【００５６】
一方、低電圧トランジスタ領域に形成されるゲートパターンは第１ゲートパターンＧＰ１と同一な構造を有する。さらに詳しく、低電圧トランジスタ領域のゲートパターンは順次に積層されたゲート電極、ゲート層間絶縁膜及びダミーゲート電極で構成される。
前述したように、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の段差を減少させると、絶縁体膜パターン１２３の最大リセス限界が増加する。従って、図２３（Ｂ）に示すように、第１及び第２ゲート絶縁膜１１１ａ、１１３の不良が防止できる工程余裕度を増加させ得る。又、第１導電膜パターン（図１９の１１５ａ及び１１５ｂ）の側壁が傾斜したプロファイルを示しても、図２３（Ａ）に示すように、第１及び第２ゲートパターンＧＰ１、ＧＰ２両側の活性領域１ａ、１ｂの上部に第１導電膜パターン１１５ａ、１１５ｂの残余物、即ちストリンガが残存しない。結果的に、本発明の実施形態は第１及び第２ゲート絶縁膜の特性劣化は勿論ストリンガの発生を抑制させ得る最適の工程条件を提供する。
【００５７】
図２４乃至図３１は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。ここで、図３１（Ａ）は図１のＩ−Ｉによる断面図であり、図３２（Ｂ）は図１のII−IIによる断面図である。又、各図において、参照符号“ａ”及び“ｂ”で表示した部分は各々高電圧トランジスタ領域及びセルアレイ領域を示す。
【００５８】
図２４を参照すると、半導体基板２０１、例えば、シリコン基板上に１００Å乃至２００Åのパッド酸化膜及び５００Å乃至１０００Åのパッド窒化膜を順次に形成する。パッド窒化膜及びパッド酸化膜を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つのパッドパターン２０６を形成する。各パッドパターン２０６は順次に積層されたパッド酸化膜パターン２０３及びパッド窒化膜パターン２０５で構成される。パッドパターン２０６をエッチングマスクとして使用して半導体基板２０１をエッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定する素子分離領域２０７、即ちトレンチ領域を形成する。トレンチ領域が形成された結果物を熱酸化させてトレンチ領域の側壁及び底に熱酸化膜２０９を形成する。熱酸化工程はトレンチ領域を形成するための乾式エッチング工程を実施する間半導体基板に加えられたエッチング損傷を治癒するために実施する。
【００５９】
図２５を参照すると、素子分離領域２０７が形成された結果物全面に素子分離領域２０７を充填する絶縁体膜を形成する。絶縁体膜は段差塗布性が優秀なＣＶＤ酸化膜で形成する。絶縁体膜は本発明の一実施形態と同一な方法で形成することもできる。パッド窒化膜パターン２０５が露出される時まで絶縁体膜を平坦化させて素子分離領域２０７内に絶縁体膜パターン２１１を形成する。平坦化工程は化学機械的研磨工程を使用して実施することが望ましい。絶縁体膜パターン２１１が形成された結果物上に第１活性領域１ａの上部のパッド窒化膜パターン２０５を露出させる第１フォトレジストパターン２１３を形成する。
【００６０】
図２６を参照すると、第１フォトレジストパターン２１３により露出されたパッド窒化膜パターン２０５は燐酸溶液を使用して選択的に除去する。第１フォトレジストパターン２１３を除去する。続けて、第１活性領域１ａ上のパッド酸化膜パターン２０３は酸化膜エッチング溶液を使用して除去して第１活性領域１ａを露出させる。この際、絶縁体膜パターン２１１の一部がエッチングされて絶縁体膜パターン２１１の表面が低くなる。又、第１活性領域１ａの縁部と接する絶縁体膜パターン２１１がエッチングされて第１リセスされた領域Ｒ１が形成される。これは、パッド酸化膜パターン２０３を完全に除去するために過度エッチングを実施するためである。しかし、過度エッチングはパッド酸化膜パターン２０３の厚さの５０％以下に該当する厚さをタ−ゲットで実施されるため第１リセスされた領域Ｒ１の深さは非常に浅い。
【００６１】
図２７を参照すると、第１活性領域１ａが露出された結果物を熱酸化させて第１活性領域１ａの表面に第１ゲート絶縁膜２１５、即ち第１ゲート酸化膜を形成する。第１ゲート絶縁膜２１５はフラッシュメモリ素子のプログラム電圧及び消去電圧により駆動される高電圧トランジスタのゲート絶縁膜として使用されるため少なくとも３００Åより厚膜に形成しなければならない。望ましくは、第１ゲート絶縁膜２１５は後続工程でリセスされる量を考慮して少なくとも５００Åより厚く形成する。この際、第１ゲート絶縁膜２１５は熱酸化工程により形成されるため第１ゲート絶縁膜２１５の下部面は第２活性領域１ｂの表面より低い。言い換えれば、第１ゲート絶縁膜２１５を形成するために熱酸化工程を実施すると、第１活性領域１ａの表面は低くなる。例えば、第１ゲート絶縁膜２１５を５００Åの熱酸化膜に形成すると、第１活性領域１ａ及び第２活性領域１ｂの間に約２００Å乃至２５０Åの段差Ｄが形成される。ここで、段差Ｄは後続工程で最終的に形成される第１ゲート絶縁膜及び第２ゲート絶縁膜の厚み差と同一なことが一番望ましい。
【００６２】
一番望ましくは、第１ゲート絶縁膜２１５は第１活性領域１ａの表面に熱酸化膜を形成した後、熱酸化膜を適切にリセスさせて形成する。この際、第１活性領域１ａ上に残存する第１ゲート絶縁膜２１５の表面Ｈは第２活性領域１ｂの表面より高いことが望ましい。又、熱酸化膜をリセスさせると、絶縁体膜パターン２１１の表面も低くなる。
【００６３】
図２８を参照すると、第２活性領域１ｂの上部のパッド窒化膜パターン２０５及びその下のパッド酸化膜パターン２０３を順次に除去して第２活性領域１ｂを露出させる。この際、第１活性領域１ａ上に所望の厚さＥを有する第１ゲート絶縁膜２１５ａが形成され、トレンチ領域内に素子分離膜２１１ａが形成される。
第１ゲート絶縁膜２１５ａの表面はやはり第２活性領域１ｂの表面より高いことが望ましい。又、第２活性領域１ｂ上のパッド酸化膜パターン２０３を除去すると、第２活性領域１ｂの縁部と接する絶縁体膜パターン２１１がエッチングされて第２リセスされた領域Ｒ２が形成される。第２リセスされた領域Ｒ２やはり第１リセスされた領域Ｒ２が形成される。第２リセスされた領域Ｒ２やはり第１リセスされた領域Ｒ１と同様に浅い深さを有する。特に、第２リセスされた領域Ｒ２の深さは可能な浅いことが望ましい。
【００６４】
図２９を参照すると、第２活性領域１ｂが露出された結果物を熱酸化させて第２活性領域１ｂの表面に第２ゲート絶縁膜２１７、即ちトンネル酸化膜を形成する。トンネル酸化膜は８０Åの以下の厚さで形成する。この際、第２ゲート絶縁膜２１７の上部面から第１活性領域１ａの表面までの段差Ｄ’は第１ゲート絶縁膜２１５ａの厚みと同一なことが一番望ましい。言い換えれば、第１ゲート絶縁膜２１５ａの上部面は第２ゲート絶縁膜２１７の上部面と同一な高さを有することが一番望ましい。
【００６５】
第２ゲート絶縁膜２１７が形成された結果物全面に第１導電膜２１９を形成する。第１導電膜２１９はドーピングされたポリシリコン膜で形成するのが望ましい。第１導電膜２１９上に高電圧トランジスタ領域ａの全面及び第２活性領域１ｂを覆う第２フォトレジストパターン２２１を形成する。
図３０を参照すると、第２フォトレジストパターン２２１をエッチングマスクとして使用して第１導電膜２１９をエッチングして高電圧トランジスタ領域ａの全面を覆う第１導電膜パターン２１９ａ及び第２活性領域１ｂを覆う第１導電膜パターン２１９ｂを形成する。第２フォトレジストパターン２２１を除去する。
【００６６】
一方、図示しないが、第２ゲート絶縁膜２１７と同一な厚さのゲート絶縁膜を使用する低電圧トランジスタ領域の全面は高電圧トランジスタ領域ａと同様に第２フォトレジストパターン２２１により覆われる。結果的に、第２フォトレジストパターン２２１は単にセルアレイ領域ｂの第１導電膜２１９のみをパターニングするために形成される。
【００６７】
第２フォトレジストパターン２２１が除去された結果物の全面にゲート層間絶縁膜２２３及び第２導電膜２２５を順次に形成する。ゲート層間絶縁膜２２３は本発明の一実施形態のゲート層間絶縁膜１２９と同一な物質膜で形成する。又、第２導電膜２２５は本発明の一実施形態の第３導電膜１３１と同一な物質膜で形成する。
【００６８】
図３１（Ａ）及び図３１（Ｂ）を参照すると、第２導電膜２２５及び第１導電膜パターン２１９ａ、２１９ｂを連続的にパターニングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。従って、第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極２１９ａ’、第１ゲート層間絶縁膜２２３ａ及び第１ダミーゲート電極２２５ａで構成される。これと同様に、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜２２３ｂ及び制御ゲート電極ＣＧで構成される。この際、低電圧トランジスタ領域には第１ゲートパターンＧＰ１と同一な構造を有するゲートパターンが形成される。言い換えれば、低電圧トランジスタ領域のゲートパターンは順次に積層されたゲート電極、ゲート層間絶縁膜及びダミーゲート電極で構成される。
【００６９】
一方、図３１（Ａ）に示すように、第１ゲートパターンＧＰ１の両側の第１活性領域１ａ及び第２ゲートパターンＧＰ２の両側の第２活性領域１ｂの上部にストリンガが形成されない。これは、本発明の他の実施形態では傾斜した側壁プロファイルを有する第１導電膜パターンの残余物（図１９の１１５ａ及び１１５ｂ）が形成されないためである。又、絶縁体膜パターン２１１を選択的に精密にリセスさせるための別途の工程が要求されない。
【００７０】
【発明の効果】
前述したように本発明によると、第１ゲート絶縁膜の上部面及び第１ゲート絶縁膜より浅い第２ゲート絶縁膜の上部面の間の段差を最小化させ得る。これにより、自己整列トレンチ素子分離技術を使用するフラッシュメモリ素子の絶縁体膜パターンをリセスさせる工程に対する余裕度を増加させ得ることは勿論、ゲートパターンの間の活性領域上にストリンガが形成されることが防止できる。
【００７１】
又、本発明によると、一般的なトレンチ素子分離技術を使用して第１及び第２活性領域を限定する素子分離膜を形成した後、第１活性領域及び第２活性領域に各々高電圧トランジスタ用ゲート絶縁膜及びセルトランジスタ用トンネル酸化膜はフォトレジスト膜を使用せず独立的に形成する。従って、第１及び第２ゲート絶縁膜がフォトレジスト膜により汚染される現象が防止できるだけではなく、ゲート絶縁膜の厚さ減少及びストリンガ発生に起因する工程不良が解決できる。
【図面の簡単な説明】
【図１】一般的な多重ゲート絶縁膜を有する半導体素子の一部分を示す平面図である。
【図２】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図４】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図５】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図６】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図７】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図８】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図９】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１０】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１１】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１２】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１４】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１５】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１６】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１７】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１８】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１９】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２０】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２１】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２２】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２３】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２４】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２５】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２６】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２７】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２８】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２９】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３０】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３１】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３２】本発明による多重ゲート絶縁膜を有する半導体素子を説明するための断面図である。
【符号の説明】
ａ 高電圧トランジスタ領域
ｂ セルアレイ領域
１ａ 第１活性領域
１ｂ 第２活性領域
３０１ 半導体基板
３０５ａ 第１ゲート絶縁膜
３０５ｂ 第２ゲート絶縁膜
３０７ 素子分離領域
３０９ 素子分離膜
３１１ 熱酸化膜
３１３ａ 第１ゲート電極
３１５ａ 第１ゲート層間絶縁膜
３１５ｂ 第２ゲート層間絶縁膜
３１７ａ 第１ダミーゲート電極
ＧＰ１ 第１ゲートパターン
ＧＰ２ 第２ゲートパターン
ＦＧ 浮遊ゲート
ＣＧ 制御ゲート電極
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関するものであり、特に多重ゲート絶縁膜を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子又は半導体論理素子（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌｏｇｉｃ ｄｅｖｉｃｅ）はＭＯＳトランジスタで構成された集積回路で具現される。一般に、一つの半導体素子内の全てのＭＯＳトランジスタは同一な厚みで形成されたゲート絶縁膜を有する。しかし、フラッシュメモリ素子、ＥＰＲＯＭ素子又はＥＥＰＲＯＭ素子のような不揮発性メモリ素子は読み出しモードで動作する低電圧ＭＯＳトランジスタとプログラム及び消去モードで動作する高電圧ＭＯＳトランジスタを必要とする。従って、不揮発性メモリ素子チップ内に少なくとも２種類のＭＯＳトランジスタ、即ち低電圧ＭＯＳトランジスタ及び高電圧ＭＯＳトランジスタを形成しなければならない。
【０００３】
高電圧ＭＯＳトランジスタは、低電圧ＭＯＳトランジスタに比べて高電圧により駆動される。従って、高電圧ＭＯＳトランジスタは低電圧ＭＯＳトランジスタと相違に設計されなければならない。例えば、高電圧ＭＯＳトランジスタのゲート絶縁膜は低電圧ＭＯＳトランジスタのゲート絶縁膜より厚膜に形成しなければならない。これにより、不揮発性メモリ素子のような半導体メモリ素子を製造するためには少なくとも２種類の厚さを有するゲート絶縁膜、即ち多重ゲート絶縁膜（ｍｕｌｔｉ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）が要求される。
【０００４】
米国特許第５、７２３、３５５号は、高電圧トランジスタ、論理トランジスタ及びセルトランジスタを有するエンベデッド不揮発性メモリ素子の製造方法を開示している。この方法は、半導体基板の全面にセルトランジスタ用トンネル酸化膜及び浮遊ゲート用ポリシリコン膜を順次に形成する段階と、ポリシリコン膜及びトンネル酸化膜を連続的にパターニングして高電圧トランジスタ領域の半導体基板及び論理トランジスタ領域の半導体基板を露出させる段階と、露出された半導体基板表面に高電圧トランジスタ用ゲート酸化膜を形成する段階と、高電圧トランジスタ用ゲート酸化膜をパターニングして論理トランジスタ領域の半導体基板を露出させる段階と、露出された半導体基板表面に論理トランジスタ用ゲート酸化膜を形成する段階とを含む。
【０００５】
米国特許第５、７２３、３５５号によると、セルトランジスタ領域に形成されるトンネル酸化膜がフォトレジストパターンと接触されることが防止できる。従って、セルトランジスタのトンネル酸化膜がフォトレジストパターンに起因して汚染される現象を避けられる。しかし、論理トランジスタ領域を露出させるために高電圧トランジスタ用ゲート酸化膜をパターニングする間高電圧トランジスタ用ゲート酸化膜はフォトレジストパターンと接触される。従って、高電圧トランジスタ用ゲート酸化膜がフォトレジストパターンにより汚染される現象を避けにくい。結果的に、高電圧トランジスタの信頼性を改善しにくい。
【０００６】
一方、図１は、一般的な多重ゲート絶縁膜を有するメモリ素子の一部分を示した平面図である。ここで、参照符号“ａ”及び“ｂ”で表示した部分は各々周辺回路領域の高電圧トランジスタ領域及びセルアレイ領域を示す。セルアレイ領域ｂは周辺回路領域の低電圧トランジスタ領域に該当することもできる。
図１を参照すると、高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂが位置する。第１ゲートパターンＧＰは第１活性領域１ａを横切る。第１ゲートパターンＧＰ１及び第１活性領域１ａの間には第１ゲート絶縁膜が介在される。第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極で構成される。
【０００７】
又、第２ゲートパターンＧＰ２は第２活性領域１ｂを横切る。第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜及び制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧ及び第２活性領域１ｂの間には第２ゲート絶縁膜、即ちトンネル酸化膜が介在される。第２ゲート絶縁膜は第１ゲート絶縁膜より薄い。浮遊ゲートＦＧは図１に示すように、制御ゲート電極ＣＧ及び第２活性領域１ｂの間に介在される。従って、浮遊ゲートＦＧを形成するためには２回のパターニング工程が要求される。より詳しく説明すると、浮遊ゲートＦＧは第２活性領域１ｂ周辺の素子分離領域を露出させる浮遊ゲート隔離パターン３が描かれたフォトマスクにより１次にパターニングされ、制御ゲート電極ＣＧが描かれたフォトマスクにより２次にパターニングされる。
セルアレイ領域ｂが周辺回路領域の低電圧トランジスタ領域に該当する場合に、第２ゲートパターンＧＰ２は順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極で構成される。この際、第２ゲート電極は第２ダミーゲート電極と重畳される。
【０００８】
【発明が解決しようとする課題】
図２乃至図１２は、自己整列トレンチ素子分離技術（ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）を使用する従来の半導体素子の製造方法を説明するための断面図である。各図において、参照符号“ａ”及び“ｂ”で表示した部分は図１の高電圧トランジスタ領域ａ及びセルアレイ領域ｂに該当する。
【０００９】
図２を参照すると、半導体基板１１全面に第１ゲート絶縁膜１３、即ち高電圧トランジスタ用ゲート絶縁膜を形成する。第１ゲート絶縁膜１３は半導体基板１１、例えばシリコン基板を熱酸化させて形成する。第１ゲート絶縁膜１３は１５ボルト乃至２０ボルトのプログラム電圧及び消去電圧に耐えられる高電圧トランジスタに適しているように３００Å以上の厚膜に形成する。
【００１０】
第１ゲート絶縁膜１３上に高電圧トランジスタ領域ａを覆う第１フォトレジストパターン１５を形成する。第１フォトレジストパターン１５をエッチングマスクとして使用して第１ゲート絶縁膜１３を湿式エッチングしてセルアレイ領域ｂの半導体基板１１を露出させる。
図３を参照すると、第１フォトレジストパターンを除去する。第１フォトレジストパターンが除去された結果物を熱酸化させて露出されたセルアレイ領域ｂの半導体基板１１表面に第１ゲート絶縁膜１５より薄い第２ゲート絶縁膜１７、即ちセルトランジスタのトンネル酸化膜を形成する。第２ゲート絶縁膜１７は８０Å程度の薄膜に形成する。この際、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間に表面段差（ｓｔｅｐ ｄｉｆｆｅｒｅｎｃｅ）Ｔが発生する。表面段差Ｔは少なくとも第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の間の厚さ差に該当する値を示す。
【００１１】
第１及び第２ゲート絶縁膜１３、１７が形成された結果物全面に第１導電膜１９及び化学機械的研磨阻止膜２１を順次に形成する。第１導電膜１９はドーピングされたポリシリコン膜に形成し、化学機械的研磨阻止膜２１はシリコン窒化膜に形成する。
図４を参照すると、化学機械的研磨阻止膜２１及び第１導電膜１９を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々第１パッドパターン及び第２パッドパターンを形成する。第１パッドパターンは高電圧トランジスタ領域ａの所定領域上に順次に積層された第１導電膜パターン１９ａ及び化学機械的研磨阻止膜パターン２１ａで構成される。これと同様に、第２パッドパターンはセルアレイ領域ｂの所定領域上に順次に積層された第１導電膜パターン１９ｂ及び化学機械的研磨阻止膜パターン２１ｂで構成される。
【００１２】
第１及び第２パッドパターンをエッチングマスクとして使用してゲート絶縁膜１３、１７をエッチングして半導体基板１１を露出させる。続けて、露出された半導体基板１１を乾式エッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定するトレンチ領域２３を形成する。この際、トレンチ領域２３の側壁は一般的に図４に示すように、傾斜したプロファイルを示す。これは、乾式エッチング工程を実施する間、エッチングされた領域の側壁にポリマ−等が吸着されるためである。このような現象はトレンチ領域２３のアスペクト比率が高いほどさらに酷く現れる。
【００１３】
トレンチ領域２３が形成された結果物を熱酸化させてトレンチ領域２３の側壁及び底に熱酸化膜２５ａを形成する。この際、第１導電膜パターン１９ａ、１９ｂの側壁にも熱酸化膜２５ｂが形成される。熱酸化膜２５ａはトレンチ領域２３を形成する間半導体基板１１に加えられたエッチング損傷を治癒するために形成することである。
【００１４】
図５を参照すると、トレンチ領域２３及び熱酸化膜２５ａ、２５ｂが形成された結果物全面にトレンチ領域２３を充填する絶縁体膜を形成する。絶縁体膜としては高密度プラズマ酸化膜が広く使用される。高密度プラズマ工程は反復的に実施される蒸着工程及びエッチング工程によりなる。従って、高密度プラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。
【００１５】
化学機械的研磨阻止膜パターン２１ａ、２１ｂが露出されるまで絶縁体膜を、化学機械的研磨工程を使用して平坦化させてトレンチ領域２３内に絶縁体膜パターン２７を形成する。この際、高電圧トランジスタ領域ａに形成された化学機械的研磨阻止膜パターン２１ａはセルアレイ領域ｂに形成された化学機械的研磨阻止膜パターン２１ｂに比べてさらに研磨される。これは、図３で説明したように、第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の表面段差Ｔに起因するためである。従って、高電圧トランジスタ領域ａに残存する化学機械的研磨阻止膜パターン２１ａ’はセルアレイ領域ｂに残存する化学機械的研磨阻止膜パターン２１ｂに比べて薄膜を有する。結果的に、絶縁体膜パターン２７の表面から第１ゲート絶縁膜１３の表面までの第１深さＴ１は絶縁体膜パターン２７の表面から第２ゲート絶縁膜１７の表面までの第２深さＴ２より浅い。
【００１６】
一方、化学機械的研磨阻止膜パターン２１ａ’、２１ｂの側壁は図５に示されたように傾斜したプロファイルを示す。これは、絶縁体膜が高密度プラズマ酸化膜で形成される場合に、化学機械的研磨阻止膜パターン２１ａ’、２１ｂの上部コ−ナ−がエッチングされるためである。
図６を参照すると、化学機械的研磨阻止膜パターン２１ａ’、２１ｂを除去した後、絶縁体膜パターン２７をリセスさせて素子分離膜２７ａ又は２７ｂを形成する。この際、絶縁体膜パターン２７をリセスさせる工程は非常に精密に調節されなければならない。詳しくは、第１ゲート絶縁膜１３の上部表面より高表面を有する第１素子分離膜２７ａを形成すると、後続工程でセルアレイ領域ｂに形成される浮遊ゲートの間にストリンガ（ｓｔｒｉｎｇｅｒ）が形成される問題点を誘発させる。又、第１ゲート絶縁膜１３の上部表面より低表面を有する第２素子分離膜２７ｂを形成すると、後続工程で形成される高電圧トランジスタのゲート電極と第１活性領域１ａとの絶縁破壊特性（ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が劣化される問題点を誘発させる。
特に、第２素子分離膜２７ｂの表面２７”が第２ゲート絶縁膜１７の上部表面と同一な高さを有する場合に、浮遊ゲートの間のストリンガは完全に除去できるが、高電圧トランジスタのゲート絶縁膜特性が顕著に劣化される。
【００１７】
図７、図８、図９（Ａ）及び図９（Ｂ）は第１素子分離膜２７Ａの表面（図６の２７’）が第１ゲート絶縁膜１３の上部表面と同一な高さを有する場合に、従来技術の問題点を説明するための断面図である。ここで、図９（Ａ）及び図９（Ｂ）は各々図１のＩ−Ｉ及びII−IIによる断面図である。
図７を参照すると、第１素子分離膜２７ａが形成された結果物全面に第２導電膜２９を形成する。第２導電膜２９上に高電圧トランジスタ領域ａの全面及びセルアレイ領域ｂの第２活性領域１ｂを覆う第２フォトレジストパターン３１を形成する。
【００１８】
図８を参照すると、第２フォトレジストパターン３１をエッチングマスクとして使用して第２導電膜２９をエッチングしてセルアレイ領域ｂの第１素子分離膜２７ａを露出させる第２導電膜パターンを形成する。第２導電膜パターンは高電圧トランジスタ領域ａの全面を覆う第２導電膜パターン２９ａとセルアレイ領域ｂの第２活性領域１ｂを覆う第２導電膜パターン２９ｂとで構成される。第２導電膜パターン２９ａ、２９ｂが形成された結果物全面にゲート層間絶縁膜３３及び第３導電膜３５を順次に形成する。
【００１９】
図９（Ａ）及び図９（Ｂ）を参照すると、第３導電膜３５、ゲート層間絶縁膜３３、第２導電膜パターン２９ａ、２９ｂ及び第１導電膜パターン１９ａ、１９ｂを連続的に異方性エッチングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。
この際、図９（Ａ）に示すように、第２ゲートパターンＧＰ２の両側の第２活性領域１ｂの縁部にストリンガ１９ｓが残存する。ストリンガ１９ｓは第１導電膜パターン１９ｂの傾斜した側壁に起因して形成される。第１素子分離膜２７ａの表面が高いほどストリンガ１９ｓを除去するのがさらに難しい。
【００２０】
第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極３０ａ、第１ゲート層間絶縁膜３３ａ及び第１ダミーゲート電極３５ａで構成される。又、第１ゲート電極３０ａは第１ゲート絶縁膜１３の所定領域を覆う第１導電膜パターンの一部分１９ａ’及び第１導電膜パターンの一部分１９ａ’を覆う第２導電膜パターンの一部分２９ａ’で構成される。これと同様に、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜３３ｂ及び制御ゲート電極ＣＧで構成される。浮遊ゲートＦＧは第２ゲート絶縁膜１７の所定領域を覆う第１導電膜パターンの一部分１９ｂ’及び第１導電膜パターンの一部分１９ｂ’を覆う第２導電膜パターンの一部分２９ｂ’で構成される。
【００２１】
これに付加し、第１ゲートパターンＧＰ１及び第２ゲートパターンＧＰ２の側壁に通常の方法でシリコン窒過膜スペーサ（図示せず）を形成すると、図９（Ａ）に示すように、ストリンガ１９ｓの側壁にスペ−サ残余物３７が形成される。
これは、第２活性領域１ｂ及びその周辺の第１素子分離膜２７ａの間に段差が存在するためである。従って、後続工程で第２ゲートパターンＧＰ２の両側の第２活性領域１ｂ上にコンタクトホ−ルを形成する場合に、コンタクトホールにより露出される第２活性領域１ｂの面積が縮む。
【００２２】
図１０、図１１、図１２（Ａ）及び図１２（Ｂ）は第２素子分離膜２７ｂの表面（図６の２７”）が第２ゲート絶縁膜１７の上部表面と同一な高さを有する場合に、従来技術の問題点を説明するための断面図である。ここで、図１２（Ａ）及び図１２（Ｂ）は各々図１のＩ−Ｉ及びII−IIによる断面図である。
図１０、図１１、図１２（Ａ）及び図１２（Ｂ）を参照すると、第２素子分離膜２７ｂが形成された結果物全面に図７、図８、図９（Ａ）及び図９（Ｂ）で説明した方法と同一の方法で第１ゲートパターンＧＰ１及び第２ゲートパターンＧＰ２を形成する。ここで、第１導電膜パターン１９ａ、１９ｂの側壁が傾斜したプロファイルを示しても、第２ゲートパターンＧＰ２の両側の第２活性領域１ｂに図９Ａで示されたストリンガ１９ｓが残存しない。これは、第２素子分離膜２７ｂの表面が第２ゲート絶縁膜１７の上部表面と同一な高さを有するためである。言い換えれば、第２ゲート絶縁膜１７上に形成された第１導電膜パターン１９ｂの側壁全体が第２導電膜２９と接触されるためである。しかし、図１２（Ｂ）に示すように、第１活性領域１ａの縁部Ｗで第１ゲート絶縁膜１３の有効厚さ（ｅｆｆｅｃｔｉｖｅ ｔｈｉｃｋｎｅｓｓ）が縮まれる。これは、第２導電膜２９を形成する前に第１ゲート絶縁膜１３の側壁が露出されるためである。
【００２３】
前述したように従来の技術によると、第１ゲート絶縁膜及び第２ゲート絶縁膜がフォトレジスト膜により汚染される現象が防止できる。しかし、トレンチ領域内に形成された絶縁体膜パターンの最適リセス条件を求めにくい。トレンチ領域の側壁が垂直なプロファイルを示しても、素子分離膜の表面は少なくとも第１ゲート絶縁膜の上部表面より高くなければならない。これにより、第１ゲート絶縁膜及び第２ゲート絶縁膜の表面段差が増加するほど絶縁体膜パターンのリセス工程余裕度は減少する。又、トレンチ領域の側壁が過剰な傾斜を示す場合には、ストリンガ発生を抑制させるために素子分離膜の表面が第１ゲート絶縁膜の上部表面より低くなければならない。しかし、素子分離膜の表面が第１ゲート絶縁膜の上部表面より低ければ、第１ゲート絶縁膜の有効厚さが縮む問題点が発生する。
【００２４】
本発明の目的は、相異なる厚さを有するゲート絶縁膜の上部表面段差を最小化させて高信頼性を有する半導体素子を提供することにある。
本発明の他の目的は、相異なる厚さを有するゲート絶縁膜の上部表面段差を減少させて素子分離膜を形成する工程に対する余裕度を増加させ得る半導体素子の製造方法を提供することにある。
本発明のさらに他の目的は、隣り合うゲート電極の間にストリンガが発生する現象を抑制させ得る半導体素子の製造方法を提供することにある。
本発明のさらに他の目的は、相異なる厚さを有するゲート絶縁膜の破壊特性を改善させ得る半導体素子の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するために、本発明による製造方法により得られる半導体素子は、少なくとも一つの第１活性領域及び第１活性領域より高表面を有する少なくとも一つの第２活性領域で構成されて半導体基板の所定領域に限定された複数の活性領域と、第１活性領域上に形成された第１ゲート絶縁膜と、第２活性領域上に第１ゲート絶縁膜より薄厚で形成された第２ゲート絶縁膜と、複数の活性領域の間に形成された素子分離領域と、素子分離領域を充填する素子分離膜とを備えることを特徴とする。
【００２６】
第１ゲート絶縁膜の上部表面及び第２ゲート絶縁膜の上部表面の段差は、第１ゲート絶縁膜及び第２ゲート絶縁膜の厚み差より小さいことが望ましい。
又、素子分離領域の底は第１活性領域の表面より低いのが望ましい。素子分離領域は半導体基板が所定の深さでエッチングされたトレンチ領域であることが望ましい。
【００２７】
素子分離膜は、第１及び第２ゲート絶縁膜の側壁全体を完全に覆うことが望ましい。
本発明の他の目的を達成するために、本発明の一態様（ｏｎｅ ａｓｐｅｃｔ）による半導体素子の製造方法は、半導体基板の所定領域に半導体基板の主表面より低い下部面を有する第１ゲート絶縁膜を形成する段階と、第１ゲート絶縁膜と隣接した半導体基板の主表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する段階と、第１及び第２ゲート絶縁膜を有する半導体基板全面に第１導電膜及び化学機械的研磨阻止膜を順次に形成する段階と、化学機械的研磨阻止膜、第１導電膜、第１及び第２ゲート絶縁膜、及び半導体基板を連続的にエッチングして第１ゲート絶縁膜の下部及び第２ゲート絶縁膜の下部に各々第１及び第２活性領域を限定するトレンチ領域を形成する段階と、トレンチ領域内に絶縁体膜パターンを形成する段階と、各活性領域の上部に残存する化学機械的研磨阻止膜パターンを除去する段階と、絶縁体膜パターンをリセスさせて素子分離膜を形成する段階とを含むことを特徴とする。
【００２８】
第１及び第２ゲート絶縁膜は熱酸化膜で形成するのが望ましい。
絶縁体膜パターンは第１及び第２ゲート絶縁膜の側壁全体（ｅｎｔｉｒｅ ｓｉｄｅｗａｌｌｓ）が露出されないようにリセスされることが望ましい。
本発明の他の目的を達成するために、本発明の他の態様による半導体素子の製造方法は、半導体基板上に複数のパッドパターンを形成する段階と、パッドパターンをエッチングマスクとして使用して半導体基板をエッチングして少なくとも一つの第１活性領域及び少なくとも一つの第２活性領域を限定するトレンチ領域を形成する段階と、トレンチ領域を充填する絶縁体膜パターンを形成する段階と、第１活性領域上のパッドパターンを除去して第１活性領域を選択的に露出させる段階と、第１活性領域の表面に第２活性領域の表面より低い下部面を有する第１ゲート絶縁膜を形成する段階と、第２活性領域の表面に第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する段階とを含むことを特徴とする。
第１ゲート絶縁膜の下部面は第２ゲート絶縁膜の下部面より低いことが望ましい。
又、第１及び第２ゲート絶縁膜は熱酸化膜で形成することが望ましい。
【００２９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
先ず、図１及び図３２を参照して本発明による半導体素子の構造を説明する。
ここで、図３２は図１のII−IIによる断面図である。図３２で、参照符号“ａ”で表示した部分は図１の高電圧トランジスタ領域ａを示し、参照符号“ｂ”で表示した部分は図１のセルアレイ領域ｂを示す。高電圧トランジスタ領域ａはＮＡＮＤ型フラッシュメモリ素子の周辺回路領域の一部分に該当し、セルアレイ領域ｂはＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部分に該当する。しかし、本発明はＮＡＮＤ型フラッシュメモリ素子に限定されず、相異なる厚さを有する２種類以上のゲート絶縁膜を使用する全ての半導体素子に適用するのが可能である。従って、セルアレイ領域ｂは低電圧トランジスタ領域に該当することもでき、高電圧トランジスタ領域ａ及びセルアレイ領域ｂの以外に低電圧トランジスタ領域を付加的に含むこともできる。
【００３０】
図３２を参照すると、半導体基板３０１、例えばシリコン基板の所定領域に複数の活性領域を限定する素子分離領域３０７が形成される。複数の活性領域は高電圧トランジスタ領域ａの所定領域に限定された少なくとも一つの第１活性領域１ａ及びセルアレイ領域ｂの所定領域に限定された少なくとも一つの第２活性領域１ｂで構成される。
【００３１】
第１活性領域１ａの表面は第２活性領域１ｂの表面より低い。素子分離領域３０７の底は第１活性領域１ａの表面より低いことが望ましい。素子分離領域３０７は半導体基板３０１をエッチングすることにより形成されたトレンチ領域であることが望ましい。
第１活性領域１ａ上に第１ゲート絶縁膜３０５ａが位置する。又、第２活性領域１ｂ上に第１ゲート絶縁膜３０５ａより薄い第２ゲート絶縁膜３０５ｂが位置する。第１ゲート絶縁膜３０５ａの上部表面及び第２ゲート絶縁膜３０５ｂの上部表面の段差は第１ゲート絶縁膜３０５ａ及び第２ゲート絶縁膜３０５ｂの厚み差より小さいことが望ましい。一番望ましくは、第１ゲート絶縁膜３０５ａの上部表面は第２ゲート絶縁膜３０５ｂの上部表面と同一な高さを有する。言い換えれば、第１ゲート絶縁膜３０５ａの厚さは第１活性領域１ａの表面及び第２活性領域１ｂの表面の段差Ｄと第２ゲート絶縁膜３０５ｂとの厚みを合わせた値と同一なことが一番望ましい。
【００３２】
素子分離領域３０７内に素子分離膜３０９が充填される。素子分離膜３０９は第１ゲート絶縁膜３０５ａ及び第２ゲート絶縁膜３０５ｂの側壁全体を覆うことが望ましい。言い換えれば、素子分離膜３０９の表面は第１及び第２ゲート絶縁膜３０５ａ、３０５ｂの上部面の中最高の表面と同一か又はそれより高いのが望ましい。素子分離膜３０９及び半導体基板３０１の間に薄い熱酸化膜３１１が介在されることもできる。熱酸化膜３１１は素子分離領域３０７、即ちトレンチ領域に加えられたエッチング損傷を治癒するために形成する。
【００３３】
第１ゲート絶縁膜３０５ａの所定領域上に第１活性領域１ａを横切る第１ゲートパターンＧＰ１が位置する。第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極３１３ａ、第１ゲート層間絶縁膜３１５ａ及び第１ダミーゲート電極３１７ａで構成される。又、第２ゲート絶縁膜３０５ｂの所定領域上に第２活性領域１ｂを横切る第２ゲートパターンＧＰ２が位置する。第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜３１５ｂ及び制御ゲート電極ＣＧで構成される。ここで、制御ゲート電極ＣＧは隣り合う複数の第２活性領域１ｂを横切る反面、浮遊ゲートＦＧは制御ゲート電極ＣＧ及び第２活性領域１ｂが重畳される領域にのみ位置する。
【００３４】
一方、セルアレイ領域ｂが低電圧トランジスタ領域の場合、第２ゲートパターンＧＰ２は順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極で構成される。ここで、第２ゲート電極は浮遊ゲートＦＧとは違って第２ダミーゲート電極と完全に重畳される。
次に、本発明による半導体素子の製造方法を説明する。
【００３５】
図１３乃至図２３は本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。ここで、図２３（Ａ）は図１のＩ−Ｉによる断面図であり、図２３（Ｂ）は図１のII−IIによる断面図である。又、各図において、参照符号“ａ”及び“ｂ”で表示した部分は各々高電圧トランジスタ領域及びセルアレイ領域を示す。
【００３６】
図１３を参照すると、半導体基板１０１、例えばシリコン基板の主表面上にパッド酸化膜１０３、パッド窒化膜１０５及びマスク酸化膜１０７を順次に形成する。パッド酸化膜１０３は半導体基板１０１を熱酸化させて形成し、パッド窒化膜１０５はＣＶＤシリコン窒化膜で形成する。又、マスク酸化膜１０７はパッド窒化膜１０５に対して湿式エッチング選択比を有する物質膜、例えばＣＶＤ酸化膜で形成するのが望ましい。パッド酸化膜１０３は２００Å以下の厚み、望ましくは１００Å以下の薄膜で形成し、パッド窒化膜１０５は５０Å乃至２００Åの厚みで形成する。又、マスク酸化膜１０７は１００Å乃至５００Åの厚みで形成する。マスク酸化膜１０７上に高電圧トランジスタ領域ａ、即ち第１領域を露出させる第１フォトレジストパターン１０９を形成する。
【００３７】
図１４を参照すると、第１フォトレジストパターン１０９をエッチングマスクとして使用してマスク酸化膜１０７をエッチングしてセルアレイ領域ｂ、即ち第２領域を覆うパターニングされたマスク酸化膜１０７ａを形成する。マスク酸化膜１０７はフッ酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）溶液又は緩衝酸化膜エッチング溶液（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈａｎｔ；ＢＯＥ）を使用する湿式エッチング工程にエッチングするのが望ましい。これは、マスク酸化膜１０７を乾式エッチング工程にエッチングする場合に半導体基板１０１の表面にエッチング損傷が加えられることができるためである。続いて、第１フォトレジストパターン１０９を除去する。
【００３８】
図１５を参照すると、パターニングされたマスク酸化膜１０７ａをエッチングマスクとして使用して高電圧トランジスタ領域ａのパッド窒化膜１０５を選択的にエッチングしてセルアレイ領域ｂを覆うパターニングされたパッド窒化膜１０５ａを形成する。パッド窒化膜１０５やはり半導体基板１０１にエッチング損傷が加えられる現象を防止するために燐酸（ｐｈｏｓｐｈｏｒｉｃ ａｃｉｄ）溶液を使用する湿式エッチング工程にエッチングすることが望ましい。続いて、パターニングされたパッド窒化膜１０５ａをエッチング阻止膜として使用して高電圧トランジスタ領域ａのパッド酸化膜１０３を湿式エッチングしてセルアレイ領域ｂを覆うパターニングされたパッド酸化膜１０３ａを形成する。この際、パターニングされたマスク酸化膜１０７ａが除去され、高電圧トランジスタ領域ａの半導体基板１０１が選択的に露出される。
【００３９】
一方、図１３でパッド窒化膜１０５上にマスク酸化膜１０７を形成する工程を省略することもできる。この際、第１フォトレジストパターン１０９をエッチングマスクとして使用してパッド窒化膜１０５を湿式エッチングする間第１フォトレジストパターン１０９及びパッド窒化膜１０５の間の接着力が優れなければならない。
【００４０】
図１６を参照すると、高電圧トランジスタ領域ａの半導体基板１０１が露出された結果物を熱酸化させて高電圧トランジスタ領域ａの半導体基板１０１の表面に第１ゲート絶縁膜１１１、即ち第１ゲート酸化膜を形成する。この際第１ゲート絶縁膜１１１は図１６に示されたように熱酸化工程の特性に起因して半導体基板１０１の主表面より低い下部面を有する。しかし、第１ゲート絶縁膜１１１の上部面は半導体基板１０１の主表面より高い。従って、パターニングされたパッド窒化膜１０５ａをエッチングマスクとして使用して第１ゲート絶縁膜１１１を湿式エッチング工程にリセスさせることにより、第１ゲート絶縁膜１１１の上部面を半導体基板１０１の主表面の高さに近い表面Ｆへ低めることもできる。従って、第１ゲート絶縁膜１１１はリセス工程を考慮して最終的に所望の厚みより厚く形成するのが望ましい。例えば、高電圧トランジスタが３５０Åのゲート絶縁膜が要求される場合に第１ゲート絶縁膜１１１は少なくとも７００Åより厚膜で形成するのが望ましい。この際、第１ゲート絶縁膜１１１を大略１５０Å乃至２００Åの厚み程度にエッチングするのが望ましい。
【００４１】
一方、第１ゲート絶縁膜１１１を形成する前にパターニングされたパッド窒化膜１０５ａをエッチングマスクとして使用して露出された半導体基板１０１を選択的に所定深さでエッチングする工程を追加で実施することもできる。このように高電圧トランジスタ領域ａの半導体基板１０１をエッチングした後に熱酸化工程を通じて第１ゲート絶縁膜１１１を形成すると、第１ゲート絶縁膜１１１をリセスさせる工程を実施しなくても半導体基板１０１の主表面と殆ど同一な高さの上部面を有する第１ゲート絶縁膜１１１が形成できる。
【００４２】
図１７を参照すると、パターニングされたパッド窒化膜１０５ａは燐酸溶液を使用して除去する。その後、パターニングされたパッド酸化膜１０３ａを湿式エッチング工程に除去してセルアレイ領域ｂの半導体基板１０１を露出させる。この際、第１ゲート絶縁膜１１１は少なくともパターニングされたパッド酸化膜１０３ａの厚さほどリセスされる。従って、高電圧トランジスタ領域ａに最終的に残存する第１ゲート絶縁膜１１１ａは大略３５０Å乃至４００Åの所望の厚みを有する。結果的に第１ゲート絶縁膜１１１ａの上部面及び露出された半導体基板１０１の表面の段差Ｓは従来技術に比べて顕著に減少する。
【００４３】
他の方法に、図１６で第１ゲート絶縁膜１１１をリセスさせる工程を省略することもできる。この場合には、パターニングされたパッド酸化膜１０３ａを過度エッチングしてセルアレイ領域ｂの半導体基板１０１の表面と同一な高さを有する第１ゲート絶縁膜１１１ａを形成することもできる。
図１８を参照すると、パターニングされたパッド酸化膜１０３ａが除去された結果物を熱酸化させてセルアレイ領域ｂの半導体基板１０１表面に約８０Å以下の薄い第２ゲート絶縁膜１１３、即ちトンネル酸化膜を形成する。これにより、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の間の段差を従来技術に比べて顕著に減少させ得る。第１ゲート絶縁膜１１１ａの上部面は第２ゲート絶縁膜１１３の上部面と同一な高さを有することが一番望ましい。第２ゲート絶縁膜１１３が形成された結果物全面に第１導電膜１１５及び化学機械的研磨阻止膜１１７を順次に形成する。第１導電膜１１５は５００Å乃至１０００Åのドーピングされたポリシリコン膜に形成するのが望ましく、化学機械的研磨阻止膜１１７は５００Å乃至２０００Åのシリコン窒化膜で形成するのが望ましい。
【００４４】
図１９を参照すると、化学機械的研磨阻止膜１１７及び第１導電膜１１５を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１パッドパターン及び第２パッドパターンを形成する。第１パッドパターンは高電圧トランジスタ領域ａの所定領域上に順次に積層された第１導電膜パターン１１５ａ及び化学機械的研磨阻止膜パターン１１７ａで構成される。これと同様に、第２パッドパターンはセルアレイ領域ｂの所定領域上に順次に積層された第１導電膜パターン１１５ｂ及び化学機械的研磨阻止膜パターン１１７ｂで構成される。
【００４５】
化学機械的研磨阻止膜パターン１１７ａ、１１７ｂをエッチングマスクとして使用してゲート絶縁膜１１１ａ、１１３を乾式エッチングして半導体基板１０１を露出させる。続けて、露出された半導体基板１０１を乾式エッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定する素子分離領域１１９、即ちトレンチ領域を形成する。
【００４６】
トレンチ領域が形成された結果物を熱酸化させてトレンチ領域の側壁及び底に熱酸化膜１２１ａを形成する。この際、第１導電膜パターン１１５ａ、１１５ｂ、ポリシリコンパターンの側壁にも熱酸化膜１２１ｂが形成される。熱酸化膜１２１ａ、１２１ｂはトレンチ領域を形成する間半導体基板１０１に加えられたエッチング損傷を治癒するために形成することである。
【００４７】
図２０を参照すると、阻止分離領域１１９及び熱酸化膜１２１ａ、１２１ｂが形成された結果物全面に素子分離領域１１９を充填する絶縁体膜を形成する。絶縁体膜は高密度プラズマ酸化膜に形成するのが望ましい。高密度プラズマ工程は反復的に実施される蒸着工程及びエッチング工程によりなる。従って、高密度プラズマ工程は優秀なギャップ充填特性（ｇａｐ ｆｉｌｌｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。又、絶縁体膜を高密度プラズマ酸化膜に形成すると、化学機械的研磨阻止膜パターン１１７ａ、１１７ｂの側壁が傾斜したプロファイルを示す。これは、高密度プラズマ工程途中に反復的に実施されるエッチング工程に起因するためである。
【００４８】
化学機械的研磨阻止膜パターン１１７ａ、１１７ｂが露出される時まで絶縁体膜は化学機械的研磨工程を使用して平坦化させる。その結果、素子分離領域１１９内に絶縁体膜パターン１２３が形成される。この際、化学機械的研磨阻止膜パターン１１７ａの上部面から第１ゲート絶縁膜１１１ａの上部面までの第１深さＴ１’及び化学機械的研磨阻止膜パターン１１７ｂの上部面から第２ゲート絶縁膜１１１ｂの上部面までの第２深さＴ２’の間の差は従来技術に比べて顕著に減少される。これは、図１８に示されたように、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の間の段差が従来技術に比べて小さいためである。一番望ましくは、第１深さＴ１’は第２深さＴ２’と同一であることである。
【００４９】
図２１を参照すると、化学機械的研磨阻止膜パターン１１７ａ、１１７ｂを除去した後、絶縁体膜パターン１２３をリセスさせて素子分離膜１２３ａを形成する。この際、第１深さＴ１’が第２深さＴ２’より浅ければ、絶縁体膜パターン１２３は第１深さＴ１’ほどエッチングするのが望ましい。これとは違って、第１深さＴ１’が第２深さＴ２’より深ければ、絶縁体膜パターン１２３は第２深さＴ２’程度にエッチングするのが望ましい。結果的に、素子分離膜１２３ａは第１及び第２ゲート絶縁膜１１１ａ、１１３の側壁全体を覆わなければならない。
【００５０】
第１深さＴ１’及び第２深さＴ２’の間の差が減少するほど絶縁体膜パターンをリセスさせる工程に対する余裕度は従来技術に比べて増加する。例えば、本発明による実施形態で第１深さＴ１’が第２深さＴ２’と同一なら、絶縁体膜パターン１２３の最大リセス限界（ｍａｘｉｍｕｍ ｒｅｃｅｓｓｉｎｇ ｌｉｍｉｔ）は“第１深さＴ１’”又は“第２深さＴ２’”である。これに反して、図５に示されたように、従来の技術による絶縁体膜パターン２７の最大リセス限界は第１深さＴ１である。ここで、図５の第１深さＴ１は本発明の第１深さＴ１’又は第２深さＴ２’より浅い。これは、図５の化学機械的研磨阻止膜パターン２１ａ’の厚みが第１ゲート絶縁膜１３及び第２ゲート絶縁膜１７の厚み差に起因して化学機械的研磨工程を実施する間減少されるためである。
【００５１】
素子分離膜１２３ａが形成された結果物全面に第２導電膜１２５、例えばドーピングされたポリシリコン膜を形成する。第２導電膜１２５が形成された結果物上に図１の浮遊ゲート隔離パターン３が描かれたフォトマスクを使用して第２フォトレジストパターン１２７を形成する。第２フォトレジストパターン１２７は図２１に示されたように高電圧トランジスタ領域ａの全面と、セルアレイ領域ｂの第２活性領域１ｂを覆う。
【００５２】
図２２を参照すると、第２フォトレジストパターン１２７をエッチングマスクとして使用して第２導電膜をエッチングして高電圧トランジスタ領域ａの全面を覆う第２導電膜パターン１２５ａ及び第２活性領域１ｂを覆う第２導電膜パターン１２５ｂを形成する。続けて、第２フォトレジストパターン１２７を除去する。第２フォトレジストパターン１２７が除去された結果物全面にゲート層間絶縁膜１２９及び第３導電膜１３１を順次に形成する。ゲート層間絶縁膜１２９は酸化膜又はシリコン窒化膜を含む多層誘電体膜で形成する。多層誘電体膜としてはＮ／Ｏ膜又はＯ／Ｎ／Ｏ膜が広く使用される。又、第３導電膜１３１はドーピングされたポリシリコン膜又は耐化性金属ポリサイド膜で形成する。耐化性金属ポリサイド膜としてはタングステンポリサイド膜、チタンポリサイド膜又はタンタルポリサイド膜等が広く使用される。
【００５３】
一方、図示しないが、第２ゲート絶縁膜１１３と同一な厚みのゲート絶縁膜を使用する低電圧トランジスタ領域の全面は高電圧トランジスタ領域ａと同様に第２フォトレジストパターン１２７により覆われる。結果的に、第２フォトレジストパターン１２７はただセルアレイ領域ｂの第２導電膜１２５をパターニングするために形成される。
【００５４】
図２３（Ａ）及び図２３（Ｂ）を参照すると、第３導電膜１３１、ゲート層間絶縁膜１２９、第２導電膜パターン１２５ａ、１２５ｂ及び第１導電膜パターン１１５ａ、１１５ｂを連続的にパターニングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。従って、第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極１２６ａ、第１ゲート層間絶縁膜１２９ａ及び第１ダミーゲート電極１３１ａで構成される。ここで、第１ゲート電極１２６ａは第１ゲート絶縁膜１１１ａの所定領域上に残存する第１導電膜パターンの一部分１１５ａ’及び第１導電膜パターンの一部分１１５ａ’を覆う第２導電膜パターンの一部分１２５ａ’で構成される。
【００５５】
又、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜１２９ｂ及び制御ゲート電極ＣＧで構成される。ここで、浮遊ゲートＦＧは第２ゲート絶縁膜１１３の所定領域上に残存する第１導電膜パターンの一部分１１５ｂ’及び第１導電膜パターンの一部分１１５ｂ’を覆う第２導電膜パターンの一部分１２５ｂ’で構成される。
【００５６】
一方、低電圧トランジスタ領域に形成されるゲートパターンは第１ゲートパターンＧＰ１と同一な構造を有する。さらに詳しく、低電圧トランジスタ領域のゲートパターンは順次に積層されたゲート電極、ゲート層間絶縁膜及びダミーゲート電極で構成される。
前述したように、第１ゲート絶縁膜１１１ａの上部面及び第２ゲート絶縁膜１１３の上部面の段差を減少させると、絶縁体膜パターン１２３の最大リセス限界が増加する。従って、図２３（Ｂ）に示すように、第１及び第２ゲート絶縁膜１１１ａ、１１３の不良が防止できる工程余裕度を増加させ得る。又、第１導電膜パターン（図１９の１１５ａ及び１１５ｂ）の側壁が傾斜したプロファイルを示しても、図２３（Ａ）に示すように、第１及び第２ゲートパターンＧＰ１、ＧＰ２両側の活性領域１ａ、１ｂの上部に第１導電膜パターン１１５ａ、１１５ｂの残余物、即ちストリンガが残存しない。結果的に、本発明の実施形態は第１及び第２ゲート絶縁膜の特性劣化は勿論ストリンガの発生を抑制させ得る最適の工程条件を提供する。
【００５７】
図２４乃至図３１は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。ここで、図３１（Ａ）は図１のＩ−Ｉによる断面図であり、図３２（Ｂ）は図１のII−IIによる断面図である。又、各図において、参照符号“ａ”及び“ｂ”で表示した部分は各々高電圧トランジスタ領域及びセルアレイ領域を示す。
【００５８】
図２４を参照すると、半導体基板２０１、例えば、シリコン基板上に１００Å乃至２００Åのパッド酸化膜及び５００Å乃至１０００Åのパッド窒化膜を順次に形成する。パッド窒化膜及びパッド酸化膜を連続的にパターニングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つのパッドパターン２０６を形成する。各パッドパターン２０６は順次に積層されたパッド酸化膜パターン２０３及びパッド窒化膜パターン２０５で構成される。パッドパターン２０６をエッチングマスクとして使用して半導体基板２０１をエッチングして高電圧トランジスタ領域ａ及びセルアレイ領域ｂに各々少なくとも一つの第１活性領域１ａ及び少なくとも一つの第２活性領域１ｂを限定する素子分離領域２０７、即ちトレンチ領域を形成する。トレンチ領域が形成された結果物を熱酸化させてトレンチ領域の側壁及び底に熱酸化膜２０９を形成する。熱酸化工程はトレンチ領域を形成するための乾式エッチング工程を実施する間半導体基板に加えられたエッチング損傷を治癒するために実施する。
【００５９】
図２５を参照すると、素子分離領域２０７が形成された結果物全面に素子分離領域２０７を充填する絶縁体膜を形成する。絶縁体膜は段差塗布性が優秀なＣＶＤ酸化膜で形成する。絶縁体膜は本発明の一実施形態と同一な方法で形成することもできる。パッド窒化膜パターン２０５が露出される時まで絶縁体膜を平坦化させて素子分離領域２０７内に絶縁体膜パターン２１１を形成する。平坦化工程は化学機械的研磨工程を使用して実施することが望ましい。絶縁体膜パターン２１１が形成された結果物上に第１活性領域１ａの上部のパッド窒化膜パターン２０５を露出させる第１フォトレジストパターン２１３を形成する。
【００６０】
図２６を参照すると、第１フォトレジストパターン２１３により露出されたパッド窒化膜パターン２０５は燐酸溶液を使用して選択的に除去する。第１フォトレジストパターン２１３を除去する。続けて、第１活性領域１ａ上のパッド酸化膜パターン２０３は酸化膜エッチング溶液を使用して除去して第１活性領域１ａを露出させる。この際、絶縁体膜パターン２１１の一部がエッチングされて絶縁体膜パターン２１１の表面が低くなる。又、第１活性領域１ａの縁部と接する絶縁体膜パターン２１１がエッチングされて第１リセスされた領域Ｒ１が形成される。これは、パッド酸化膜パターン２０３を完全に除去するために過度エッチングを実施するためである。しかし、過度エッチングはパッド酸化膜パターン２０３の厚さの５０％以下に該当する厚さをタ−ゲットで実施されるため第１リセスされた領域Ｒ１の深さは非常に浅い。
【００６１】
図２７を参照すると、第１活性領域１ａが露出された結果物を熱酸化させて第１活性領域１ａの表面に第１ゲート絶縁膜２１５、即ち第１ゲート酸化膜を形成する。第１ゲート絶縁膜２１５はフラッシュメモリ素子のプログラム電圧及び消去電圧により駆動される高電圧トランジスタのゲート絶縁膜として使用されるため少なくとも３００Åより厚膜に形成しなければならない。望ましくは、第１ゲート絶縁膜２１５は後続工程でリセスされる量を考慮して少なくとも５００Åより厚く形成する。この際、第１ゲート絶縁膜２１５は熱酸化工程により形成されるため第１ゲート絶縁膜２１５の下部面は第２活性領域１ｂの表面より低い。言い換えれば、第１ゲート絶縁膜２１５を形成するために熱酸化工程を実施すると、第１活性領域１ａの表面は低くなる。例えば、第１ゲート絶縁膜２１５を５００Åの熱酸化膜に形成すると、第１活性領域１ａ及び第２活性領域１ｂの間に約２００Å乃至２５０Åの段差Ｄが形成される。ここで、段差Ｄは後続工程で最終的に形成される第１ゲート絶縁膜及び第２ゲート絶縁膜の厚み差と同一なことが一番望ましい。
【００６２】
一番望ましくは、第１ゲート絶縁膜２１５は第１活性領域１ａの表面に熱酸化膜を形成した後、熱酸化膜を適切にリセスさせて形成する。この際、第１活性領域１ａ上に残存する第１ゲート絶縁膜２１５の表面Ｈは第２活性領域１ｂの表面より高いことが望ましい。又、熱酸化膜をリセスさせると、絶縁体膜パターン２１１の表面も低くなる。
【００６３】
図２８を参照すると、第２活性領域１ｂの上部のパッド窒化膜パターン２０５及びその下のパッド酸化膜パターン２０３を順次に除去して第２活性領域１ｂを露出させる。この際、第１活性領域１ａ上に所望の厚さＥを有する第１ゲート絶縁膜２１５ａが形成され、トレンチ領域内に素子分離膜２１１ａが形成される。
第１ゲート絶縁膜２１５ａの表面はやはり第２活性領域１ｂの表面より高いことが望ましい。又、第２活性領域１ｂ上のパッド酸化膜パターン２０３を除去すると、第２活性領域１ｂの縁部と接する絶縁体膜パターン２１１がエッチングされて第２リセスされた領域Ｒ２が形成される。第２リセスされた領域Ｒ２やはり第１リセスされた領域Ｒ２が形成される。第２リセスされた領域Ｒ２やはり第１リセスされた領域Ｒ１と同様に浅い深さを有する。特に、第２リセスされた領域Ｒ２の深さは可能な浅いことが望ましい。
【００６４】
図２９を参照すると、第２活性領域１ｂが露出された結果物を熱酸化させて第２活性領域１ｂの表面に第２ゲート絶縁膜２１７、即ちトンネル酸化膜を形成する。トンネル酸化膜は８０Åの以下の厚さで形成する。この際、第２ゲート絶縁膜２１７の上部面から第１活性領域１ａの表面までの段差Ｄ’は第１ゲート絶縁膜２１５ａの厚みと同一なことが一番望ましい。言い換えれば、第１ゲート絶縁膜２１５ａの上部面は第２ゲート絶縁膜２１７の上部面と同一な高さを有することが一番望ましい。
【００６５】
第２ゲート絶縁膜２１７が形成された結果物全面に第１導電膜２１９を形成する。第１導電膜２１９はドーピングされたポリシリコン膜で形成するのが望ましい。第１導電膜２１９上に高電圧トランジスタ領域ａの全面及び第２活性領域１ｂを覆う第２フォトレジストパターン２２１を形成する。
図３０を参照すると、第２フォトレジストパターン２２１をエッチングマスクとして使用して第１導電膜２１９をエッチングして高電圧トランジスタ領域ａの全面を覆う第１導電膜パターン２１９ａ及び第２活性領域１ｂを覆う第１導電膜パターン２１９ｂを形成する。第２フォトレジストパターン２２１を除去する。
【００６６】
一方、図示しないが、第２ゲート絶縁膜２１７と同一な厚さのゲート絶縁膜を使用する低電圧トランジスタ領域の全面は高電圧トランジスタ領域ａと同様に第２フォトレジストパターン２２１により覆われる。結果的に、第２フォトレジストパターン２２１は単にセルアレイ領域ｂの第１導電膜２１９のみをパターニングするために形成される。
【００６７】
第２フォトレジストパターン２２１が除去された結果物の全面にゲート層間絶縁膜２２３及び第２導電膜２２５を順次に形成する。ゲート層間絶縁膜２２３は本発明の一実施形態のゲート層間絶縁膜１２９と同一な物質膜で形成する。又、第２導電膜２２５は本発明の一実施形態の第３導電膜１３１と同一な物質膜で形成する。
【００６８】
図３１（Ａ）及び図３１（Ｂ）を参照すると、第２導電膜２２５及び第１導電膜パターン２１９ａ、２１９ｂを連続的にパターニングして第１活性領域１ａを横切る第１ゲートパターンＧＰ１及び第２活性領域１ｂを横切る第２ゲートパターンＧＰ２を形成する。従って、第１ゲートパターンＧＰ１は順次に積層された第１ゲート電極２１９ａ’、第１ゲート層間絶縁膜２２３ａ及び第１ダミーゲート電極２２５ａで構成される。これと同様に、第２ゲートパターンＧＰ２は順次に積層された浮遊ゲートＦＧ、第２ゲート層間絶縁膜２２３ｂ及び制御ゲート電極ＣＧで構成される。この際、低電圧トランジスタ領域には第１ゲートパターンＧＰ１と同一な構造を有するゲートパターンが形成される。言い換えれば、低電圧トランジスタ領域のゲートパターンは順次に積層されたゲート電極、ゲート層間絶縁膜及びダミーゲート電極で構成される。
【００６９】
一方、図３１（Ａ）に示すように、第１ゲートパターンＧＰ１の両側の第１活性領域１ａ及び第２ゲートパターンＧＰ２の両側の第２活性領域１ｂの上部にストリンガが形成されない。これは、本発明の他の実施形態では傾斜した側壁プロファイルを有する第１導電膜パターンの残余物（図１９の１１５ａ及び１１５ｂ）が形成されないためである。又、絶縁体膜パターン２１１を選択的に精密にリセスさせるための別途の工程が要求されない。
【００７０】
【発明の効果】
前述したように本発明によると、第１ゲート絶縁膜の上部面及び第１ゲート絶縁膜より浅い第２ゲート絶縁膜の上部面の間の段差を最小化させ得る。これにより、自己整列トレンチ素子分離技術を使用するフラッシュメモリ素子の絶縁体膜パターンをリセスさせる工程に対する余裕度を増加させ得ることは勿論、ゲートパターンの間の活性領域上にストリンガが形成されることが防止できる。
【００７１】
又、本発明によると、一般的なトレンチ素子分離技術を使用して第１及び第２活性領域を限定する素子分離膜を形成した後、第１活性領域及び第２活性領域に各々高電圧トランジスタ用ゲート絶縁膜及びセルトランジスタ用トンネル酸化膜はフォトレジスト膜を使用せず独立的に形成する。従って、第１及び第２ゲート絶縁膜がフォトレジスト膜により汚染される現象が防止できるだけではなく、ゲート絶縁膜の厚さ減少及びストリンガ発生に起因する工程不良が解決できる。
【図面の簡単な説明】
【図１】一般的な多重ゲート絶縁膜を有する半導体素子の一部分を示す平面図である。
【図２】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図４】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図５】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図６】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図７】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図８】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図９】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１０】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１１】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１２】従来の多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１４】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１５】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１６】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１７】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１８】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図１９】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２０】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２１】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２２】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２３】本発明の一実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２４】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２５】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２６】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２７】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２８】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図２９】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３０】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３１】本発明の他の実施形態による多重ゲート絶縁膜を有する半導体素子の製造方法を説明するための断面図である。
【図３２】本発明による多重ゲート絶縁膜を有する半導体素子を説明するための断面図である。
【符号の説明】
ａ 高電圧トランジスタ領域
ｂ セルアレイ領域
１ａ 第１活性領域
１ｂ 第２活性領域
３０１ 半導体基板
３０５ａ 第１ゲート絶縁膜
３０５ｂ 第２ゲート絶縁膜
３０７ 素子分離領域
３０９ 素子分離膜
３１１ 熱酸化膜
３１３ａ 第１ゲート電極
３１５ａ 第１ゲート層間絶縁膜
３１５ｂ 第２ゲート層間絶縁膜
３１７ａ 第１ダミーゲート電極
ＧＰ１ 第１ゲートパターン
ＧＰ２ 第２ゲートパターン
ＦＧ 浮遊ゲート
ＣＧ 制御ゲート電極
Claims (17)
- 半導体基板の所定領域に限定され、前記半導体基板の主表面より低表面を有する少なくとも一つの第１活性領域及び前記第１活性領域の表面より高表面を有する少なくとも一つの第２活性領域で構成された複数の活性領域と、
前記第１活性領域上に形成された第１ゲート絶縁膜と、
前記第２活性領域上に形成され、前記第１ゲート絶縁膜より薄い膜である第２ゲート絶縁膜と、
前記複数の活性領域間の半導体基板に形成され、前記第１活性領域の表面より低い底を有する素子分離領域と、
前記素子分離領域を充填し、前記第１ゲート絶縁膜の側壁全体及び前記第２ゲート絶縁膜の側壁全体を覆う素子分離膜とを備え、
ここで前記第１ゲート絶縁膜の上部面及び前記第２ゲート絶縁膜の上部面が同一の高さであることを特徴とする半導体素子の製造方法であって、
前記半導体基板の所定領域に前記半導体基板の主表面より低い下部面を有する前記第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜と隣接した半導体基板の主表面に前記第１ゲート絶縁膜より薄く、前記第１ゲート絶縁膜の下部面より高い下部面を有する前記第２ゲート絶縁膜を形成する段階と、
前記第１及び第２ゲート絶縁膜が形成された結果物全面に第１導電膜及び化学機械的研磨阻止膜を順次に形成する段階と、
前記化学機械的研磨阻止膜、前記第１導電膜、前記第１及び第２ゲート絶縁膜及び前記半導体基板を連続的にパターニングして前記第１ゲート絶縁膜の下部及び前記第２ゲート絶縁膜の下部に各々第１及び第２活性領域を限定するトレンチ領域を形成することと同時に前記各活性領域の上部に順次に積層された第１導電膜パターン及び化学機械的研磨阻止膜パターンを形成する段階と、
前記トレンチ領域内に絶縁体膜パターンを形成する段階と、
前記化学機械的研磨阻止膜パターンを除去する段階と、
前記絶縁体膜パターンをリセスさせて素子分離膜を形成する段階とを含む半導体素子の製造方法。 - 前記第１及び第２ゲート絶縁膜を形成する段階は、
前記半導体基板全面にパッド酸化膜及びパッド窒化膜を順次に形成する段階と、
前記パッド窒化膜及び前記パッド酸化膜を連続的にパターニングして前記半導体基板の第１領域を露出させる段階と、
前記パターニングされたパッド窒化膜を有する結果物を熱酸化させて前記第１領域の表面に第１ゲート酸化膜を形成する段階と、
前記パターニングされたパッド窒化膜及び前記パターニングされたパッド酸化膜を除去して前記パターニングされたパッド酸化膜により覆われた第２領域を露出させる段階と、
前記パターニングされたパッド酸化膜が除去された結果物を熱酸化させて前記第２領域の表面に前記第１ゲート酸化膜より薄い第２ゲート酸化膜を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１導電膜は、ドーピングされたポリシリコン膜に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記化学機械的研磨阻止膜は、シリコン窒化膜に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記絶縁体膜パターンを形成する段階は、
前記トレンチ領域が形成された結果物全面に前記トレンチ領域を充填する絶縁体膜を形成する段階と、
前記化学機械的研磨阻止膜パターンの上部表面が露出されるまで前記絶縁体膜を平坦化させる段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記絶縁体膜を平坦化させる段階は、化学機械的研磨工程を使用して実施されることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記絶縁体膜パターンをリセスさせる段階は、前記各第１導電膜パターンの側壁が露出されるまで実施されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１活性領域を横切り、前記第１ゲート絶縁膜上の前記第１導電膜パターンの一部を含む第１ゲートパターンを形成する段階と、
前記第２活性領域を横切り、前記第２ゲート絶縁膜上の前記第１導電膜パターンの一部を含む第２ゲートパターンを形成する段階とを付加的に含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１及び第２ゲートパターンを形成する段階は、
前記素子分離膜が形成された結果物全面に第２導電膜、ゲート層間絶縁膜及び第３導電膜を順次に形成する段階と、
前記第３導電膜、前記ゲート層間絶縁膜、前記第２導電膜及び前記第１導電膜パターンを連続的にパターニングし、前記第１ゲート絶縁膜の所定領域上に順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極を形成すると同時に前記第２ゲート絶縁膜の所定領域上に順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極を形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。 - 前記第１及び第２ゲートパターンを形成する段階は、
前記素子分離膜が形成された結果物全面に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記第２活性領域周辺の前記素子分離膜を露出させる第２導電膜パターンを形成する段階と、
前記第２導電膜パターンを有する結果物全面にゲート層間絶縁膜及び第３導電膜を順次に形成する段階と、
前記第３導電膜、前記ゲート層間絶縁膜、前記第２導電膜パターン及び前記第１導電膜パターンを連続的にパターニングし、前記第１ゲート絶縁膜の所定領域上に順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極を形成すると同時に前記第２ゲート絶縁膜の所定領域上に順次に積層された浮遊ゲート、第２ゲート層間絶縁膜及び制御ゲート電極を形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。 - 半導体基板の所定領域に限定され、前記半導体基板の主表面より低表面を有する少なくとも一つの第１活性領域及び前記第１活性領域の表面より高表面を有する少なくとも一つの第２活性領域で構成された複数の活性領域と、
前記第１活性領域上に形成された第１ゲート絶縁膜と、
前記第２活性領域上に形成され、前記第１ゲート絶縁膜より薄い膜である第２ゲート絶縁膜と、
前記複数の活性領域間の半導体基板に形成され、前記第１活性領域の表面より低い底を有する素子分離領域と、
前記素子分離領域を充填し、前記第１ゲート絶縁膜の側壁全体及び前記第２ゲート絶縁膜の側壁全体を覆う素子分離膜とを備え、
ここで前記第１ゲート絶縁膜の上部面及び前記第２ゲート絶縁膜の上部面が同一の高さであることを特徴とする半導体素子の製造方法であって、
前記半導体基板上に複数のパッドパターンを形成する段階と、
前記パッドパターンをエッチングマスクとして使用して前記半導体基板をエッチングして少なくとも一つの前記第１活性領域及び少なくとも一つの前記第２活性領域を限定するトレンチ領域を形成する段階と、
前記トレンチ領域を充填する絶縁体膜パターンを形成する段階と、
前記第１活性領域上の前記パッドパターンを除去して前記第１活性領域を選択的に露出させる段階と、
前記第１活性領域の表面に前記第２活性領域の表面より低い下部面を有する前記第１ゲート絶縁膜を形成する段階と、
前記第２活性領域上の前記パッドパターンを除去して前記第２活性領域を選択的に露出させる段階と、
前記第２活性領域の表面に前記第１ゲート絶縁膜より薄く、前記第１ゲート絶縁膜の下部面より高い下部面を有する前記第２ゲート絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第１ゲート絶縁膜は、前記露出された第１活性領域表面を熱酸化させて形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第１ゲート絶縁膜を形成する段階は、
前記第１活性領域表面を熱酸化させて前記第１活性領域上に第１厚みを有する熱酸化膜を形成する段階と、
前記熱酸化膜を湿式エッチングして前記第１厚さより薄い第２厚みを有する熱酸化膜を形成する段階とを含むことを特徴とする請求項１１に記載の半導体素子の製造方法。 - 前記第２ゲート絶縁膜は、前記第２活性領域表面を熱酸化させて形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記第１ゲート絶縁膜の所定領域上に前記第１活性領域を横切る第１ゲートパターンを形成する段階と、
前記第２ゲート絶縁膜の所定領域上に前記第２活性領域を横切る第２ゲートパターンを形成する段階とを付加的に含むことを特徴とする請求項１１に記載の半導体素子の製造方法。 - 前記第１及び第２ゲートパターンを形成する段階は、
前記第１及び第２ゲート絶縁膜が形成された結果物全面に第１導電膜、ゲート層間絶縁膜及び第２導電膜を順次に形成する段階と、
前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導電膜を連続的にパターニングし、前記第１ゲート絶縁膜の所定領域上に順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極を形成すると同時に前記第２ゲート絶縁膜の所定領域上に順次に積層された第２ゲート電極、第２ゲート層間絶縁膜及び第２ダミーゲート電極を形成する段階とを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。 - 前記第１及び第２ゲートパターンを形成する段階は、
前記第１及び第２ゲート絶縁膜が形成された結果物全面に第１導電膜を形成する段階と、
前記第１導電膜をパターニングして前記第２活性領域周辺の前記絶縁体膜パターンを露出させる第１導電膜パターンを形成する段階と、
前記第１導電膜パターンを有する結果物全面にゲート層間絶縁膜及び第２導電膜を順次に形成する段階と、
前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導電膜パターンを連続的にパターニングし、前記第１ゲート絶縁膜の所定領域上に順次に積層された第１ゲート電極、第１ゲート層間絶縁膜及び第１ダミーゲート電極を形成すると同時に前記第２ゲート絶縁膜の所定領域上に順次に積層された浮遊ゲート、第２ゲート層間絶縁膜及び制御ゲート電極を形成する段階とを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
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