JP2009043897A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置の加工工程で、高耐圧用の厚い膜厚のゲート絶縁膜を除去するための工程をなくす。
【解決手段】シリコン基板１に高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にあらかじめリセス７を形成し、ここに高耐圧用の厚いゲート絶縁膜となるシリコン酸化膜８を形成する。ソース／ドレイン領域および低耐圧トランジスタ３に対応する部分には薄いゲート絶縁膜となるシリコン酸化膜９を形成する。これにより、厚いシリコン酸化膜を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に、加工性の向上を図ることができる。
【選択図】図１

Description

本発明は、ゲート絶縁膜の膜厚が異なるトランジスタを備えた半導体装置およびその製造方法に関する。
高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置では、それぞれのトランジスタのゲート絶縁膜の膜厚が耐圧に応じて異なることから、各ゲート絶縁膜を作り分ける工程が必要となる。たとえば特許文献１にはそのようなゲート絶縁膜の膜厚が異なる場合の半導体装置が開示されている。しかし、異なる膜厚のゲート絶縁膜を形成する構成では、チップ全体としてみるとその膜厚の差に起因して段差が発生することになる。製造工程上では、このような段差があるとＣＭＰ（chemical mechanical polishing）工程や、エッチング工程などで加工に支障をきたすこともあり、その結果、工程を増やしてその対策を行うなどの対処が必要となり、結果的に工程能力の低下につながる。
そこで、従来ではあらかじめシリコン基板の上面の領域のうちで高耐圧トランジスタを形成する領域についてエッチングなどによりリセス（凹部）を形成しておくようにしたものが考えられている（例えば、特許文献２参照）。これにより、高耐圧トランジスタ領域部に厚いゲート絶縁膜を形成し低耐圧トランジスタ領域部に薄いゲート絶縁膜を形成した状態で、それらの上面に段差が生じないようにすることができ、後続の工程において段差に起因した加工の不具合を解消することができる。
しかしながら、上述のようにしてゲート絶縁膜を形成した状態で高耐圧トランジスタ領域部と低耐圧トランジスタ領域部との上面が揃うようにしても、すべての工程において加工の不具合が解消するわけではなく、たとえば、ソース／ドレイン領域の上面に形成されているゲート絶縁膜にコンタクトホールを形成してシリコン基板の面を露出させる工程では、高耐圧トランジスタ領域部と低耐圧トランジスタ領域部とでエッチング条件が異なるため、薄いゲート絶縁膜のエッチングに合わせると厚いゲート絶縁膜のエッチングが不足し、厚いゲート絶縁膜のエッチングに合わせると薄いゲート絶縁膜が早くエッチングされてシリコン基板にダメージが加わることになる。
特開２００４−１３４５６８号公報 特開２００１−２０３２８５号公報
本発明は、高耐圧トランジスタと低耐圧トランジスタのそれぞれに対応してゲート絶縁膜の膜厚が異なる構成を有する場合でも、加工工程において支障をきたすことなくしかもコンタクトホール形成時においても同時に加工をすることができる半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、低耐圧トランジスタ形成領域および高耐圧トランジスタ形成領域を有すると共に前記高耐圧トランジスタ形成領域のゲート電極形成部に対応して所定深さの凹部が形成された半導体基板と、前記低耐圧トランジスタ形成領域に形成された第１のソース／ドレイン領域および当該第１のソース／ドレイン領域の間の上面に第１の膜厚のゲート絶縁膜を介して形成された第１のゲート電極を有する構成の低耐圧トランジスタと、前記高耐圧トランジスタ形成領域に形成された第２のソース／ドレイン領域および当該第２のソース／ドレイン領域の間に設けられた前記凹部の上面に前記第１の膜厚のゲート絶縁膜よりも厚い第２の膜厚のゲート絶縁膜を介して形成された第２のゲート電極を有する構成の高耐圧トランジスタとを備え、前記第１のおよび前記第２の各ソース／ドレイン領域の上面には、前記第１の膜厚のゲート絶縁膜と同じ膜厚の絶縁膜が形成され、前記第２の膜厚のゲート絶縁膜は、前記第１の膜厚のゲート絶縁膜と上面が同じ高さになるように形成されていることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板に第１の膜厚のゲート絶縁膜を介して第１のゲート電極が形成された低耐圧トランジスタおよび前記第１の膜厚のゲート絶縁膜よりも厚い第２の膜厚のゲート絶縁膜を介してゲート電極が形成された高耐圧トランジスタを備える半導体装置の製造方法であって、前記半導体基板に前記高耐圧トランジスタのゲート電極形成領域に前記第１及び第２の膜厚のゲート絶縁膜の間の膜厚の差に相当する深さの凹部を形成する工程と、前記半導体基板の前記凹部上面に前記第２の膜厚のゲート絶縁膜を形成する工程と、前記半導体基板の表面に前記第１の膜厚のゲート絶縁膜を形成する工程と、前記第１及び第２の膜厚のゲート絶縁膜の上面に前記第１及び第２のゲート電極を形成する工程と、前記半導体基板に前記第１及び第２のゲート電極をマスクとして不純物を導入することによりソース／ドレイン領域を形成する工程とを備えたことを特徴とする。
本発明によれば、高耐圧トランジスタと低耐圧トランジスタのそれぞれに対応してゲート絶縁膜の膜厚が異なる構成を有する場合でも、加工工程において支障をきたすことなくしかもコンタクトホール形成時においても同時に加工をすることができる。
以下、本発明の一実施の形態について図面を参照しながら説明する。
図１は、半導体基板であるシリコン基板１上に、高耐圧トランジスタ２および低耐圧トランジスタ３が形成された状態の模式的な断面を示している。
ここで、高耐圧トランジスタ２とはＮＡＮＤ型不揮発性メモリにおける書き込み電圧（２０Ｖ程度）などを制御するためのトランジスタ、また低耐圧トランジスタ３とは同じくＮＡＮＤ型不揮発性メモリにおける電源電圧（１〜２Ｖ程度）などを制御するためのトランジスタとする。
シリコン基板１の高耐圧トランジスタ２および低耐圧トランジスタ３の形成領域の境界部分には、溝（トレンチ）４が形成され、その内部にシリコン酸化膜などの絶縁膜５が埋め込み形成され、これによって素子分離領域６が形成されている。
また、シリコン基板１には、高耐圧トランジスタ２の形成領域のゲート電極ＧＨ部分に対応してリセス（凹部）７が形成されている。リセス７は、深さがＤで、且つゲート電極ＧＨの幅寸法Ｗよりも広い幅寸法Ｓ（＞Ｗ）で形成されている。また、リセス７の端部は断面が円弧状であって、リセス７の中央部側から端部方向に進むしたがい徐々に深さが浅くなるように形成されている。リセス７の上面には高耐圧用のゲート絶縁膜としてのシリコン酸化膜８が膜厚ｄ１で形成されている。シリコン酸化膜８は、リセス７の端部においてリセス７の中央部側から端部方向に進むにしたがい膜厚が徐々に薄くなるように形成されている。
シリコン基板１の低耐圧トランジスタ３の形成領域のゲート電極ＧＬに対応する部分の上面には低耐圧用のゲート絶縁膜としてのシリコン酸化膜９が膜厚ｄ２で形成されている。さらに、シリコン酸化膜９は、シリコン基板１の他の部分の上面にも形成されている。シリコン酸化膜８の膜厚ｄ１は高耐圧トランジスタ２の耐圧に対応する厚い膜厚に形成されており、シリコン酸化膜９の膜厚ｄ２はシリコン酸化膜８よりも薄く（ｄ２＜ｄ１）、低耐圧トランジスタ３の耐圧に対応する膜厚に形成されている。リセス７の深さＤはシリコン酸化膜８の膜厚ｄ１とシリコン酸化膜９の膜厚ｄ２との膜厚の差に相当する（Δｄ＝Ｄ）。リセス７にシリコン酸化膜８が形成されることで、シリコン基板１の表面に形成されるシリコン酸化膜９の膜厚ｄ２との膜厚差Δｄ（＝ｄ１−ｄ２）がほぼ相殺され、シリコン酸化膜８、９の上面は同一の高さに形成されている。
シリコン基板１の表層には、ゲート電極ＧＨおよびＧＬの両側に位置してソース／ドレイン領域としての不純物拡散領域１ａ、１ｂが形成されている。高耐圧トランジスタ２に対応する不純物拡散領域１ａは、リセス７の端部で底面深さがリセス７の中央部方向に進むにしたがい徐々に深くなる形状に沿うようにして深く形成された領域１ａａを有する。また、不純物拡散領域１ａにはコンタクト領域に対応して高濃度不純物領域１ｃが、不純物拡散領域１ｂにはコンタクト領域に対応して高濃度不純物領域１ｄが形成されている。なお、前述したように、これら不純物拡散領域１ａ、１ｂ上にはシリコン酸化膜９が形成されている。
ゲート電極ＧＨ、ＧＬは、それぞれシリコン酸化膜８、９上に形成されている。ゲート電極ＧＨ、ＧＬには電極材料として多結晶シリコン膜１０が用いられ、その側壁部および上面を覆うようにシリコン酸化膜１１が形成されている。さらに、多結晶シリコン膜１０の側壁部には、図示しない他のトランジスタを形成する際に必要となるＬＤＤ（lightly doped drain）構造形成用のシリコン酸化膜によるスペーサ１２が形成されている。前述のように、シリコン酸化膜８、９が同一の高さとなるように形成されているから、ゲート電極ＧＨ、ＬＨも同じ高さに形成されている。
シリコン基板１およびゲート電極ＧＨ、ＧＬの上面には、これらが覆われるように全面に層間絶縁膜となるシリコン酸化膜１３が形成されている。各トランジスタ２、３のソース／ドレイン領域との電気的接続をするために、シリコン酸化膜１３にはコンタクトホールが形成され、コンタクトプラグ１４が埋め込み形成されている。
上記した構成を採用しているので、高耐圧トランジスタ２と低耐圧トランジスタ３とは、いずれも耐圧に応じた膜厚のゲート絶縁膜としてのシリコン酸化膜８、９がそれぞれに形成されているが、シリコン基板１にリセス７が形成され、これによってシリコン酸化膜２、３の上面が同一の高さに形成されているので、ゲート電極ＧＨ、ＧＬの加工に際してはゲート絶縁膜となるシリコン酸化膜８、９の段差に起因した加工の困難性がなくなる。
また、高耐圧トランジスタ２に対応して形成されたシリコン基板１のリセス７は、ゲート電極ＧＨの幅Ｗよりも広い幅Ｓで、且つ端部において徐々に深さが浅くなる形状に形成されているので、ソース／ドレイン領域がこの形状に沿って部分的に深く形成される。これにより、ソース／ドレイン領域の端部で電界が集中するのを緩和することができ、耐圧の向上を図ることができる。
次に、上記構成の製造工程について図２〜図１３を参照して説明する。
まず、図２に示すように、シリコン基板１の上面に犠牲酸化膜であるシリコン酸化膜１５を形成する。
続いて、図３に示すように、フォトリソグラフィ処理によりフォトレジスト１６を塗布し、リセス領域に開口部１６ａをパターンニング形成する。この後、シリコン酸化膜１５をエッチングにより剥離するとともに、等方的なドライエッチング処理によりシリコン基板１をエッチングしてリセス７を形成する。この際、リセス７は所定深さＤで端部において円弧状の断面を有する形状すなわちリセス７の中央部側から端部方向に進むにしたがい徐々に浅くなるような形状に形成される。
次に、図４に示すように、フォトレジスト１６を剥離すると共に、シリコン酸化膜１５を一旦剥離し、この後、再びシリコン酸化膜８ａをリセス７の内面部およびシリコン基板１の上面部共に覆うように形成する。
続いて、図５に示すように、全面に渡ってシリコン酸化膜８ａを厚く形成しシリコン酸化膜８とする。このシリコン酸化膜８は、加工後にゲート絶縁膜として機能するもので、高耐圧トランジスタ２の耐圧に対応する膜厚ｄ１に設定される。次に、図６に示すように、フォトリソグラフィ処理によりリセス７部分のシリコン酸化膜８のみを残すようにフォトレジスト１７をパターンニングする。この際、ＤＨＦ（希弗酸）などの薬液によりウェットエッチング処理を行ってゲート絶縁膜に対応する部分にシリコン酸化膜８を形成する。ウェットエッチング処理を用いることで、シリコン酸化膜８の端部においては、フォトレジストレジスト１７のパターンの端部よりも下部の内側までシリコン酸化膜８がエッチングされ、その断面形状は曲面をなすように形成されている。この加工後、フォトレジスト１７を剥離する。
次に、図７に示すように、シリコン基板１のシリコン酸化膜８の部分以外の領域に低耐圧トランジスタ３用のゲート絶縁膜としてのシリコン酸化膜９を膜厚ｄ２で形成する。このとき、シリコン酸化膜９の膜厚ｄ２は、シリコン酸化膜８の膜厚ｄ１からリセス７の深さＤを差し引いた寸法（ｄ１−Ｄ）となるように設定されており、これによって、シリコン酸化膜８と９との上面が同じ高さとなる。この後、シリコン酸化膜９の上面にゲート電極ＧＨ、ＧＬの電極材料である多結晶シリコン膜１０が形成されると共に、加工用のハードマスク材料であるシリコン窒化膜１８が形成される。
次に、図８に示すように、素子分離領域６を形成する。まず、フォトリソグラフィ処理によりフォトレジストをトレンチ形成用のパターンニングをしてＲＩＥ（reactive ion etching）法によりドライエッチング加工を行う。この場合、フォトレジストをマスクとしてシリコン窒化膜１８をエッチングし、加工したシリコン窒化膜１８をハードマスクとして多結晶シリコン膜１０、シリコン酸化膜９およびシリコン基板１を所定深さまでエッチング加工して溝（トレンチ）４を形成する。
続いて、溝４内に埋め込むように全面にシリコン酸化膜５を堆積させる。この後、シリコン窒化膜１８をストッパとしてＣＭＰ法により平坦化処理を行い、溝４内にシリコン酸化膜５を充填した状態に形成する。これにより、いわゆるＳＴＩ(shallow trench isolation)法を採用した素子分離領域が形成される。このとき、シリコン窒化膜１８は、エッチング処理やＣＭＰ処理で膜厚が減じられるため、図示のようにシリコン窒化膜１８ａと薄くなっている。
次に、図９に示すように、シリコン窒化膜１８ａを剥離し、全面に薄い膜厚のシリコン酸化膜１９を形成する。続いて、図１０に示すように、フォトリソグラフィ処理によりフォトレジストをパターンニングし、多結晶シリコン膜１０をエッチング加工してゲート電極ＧＨ、ＧＬを形成する。加工後の多結晶シリコン膜１０の側面および上面にシリコン酸化膜１１を形成する。
次に、図１１に示すように、高耐圧トランジスタ２のソース／ドレイン領域として不純物拡散領域１ａを形成する。これは、フォトリソグラフィ処理により、高耐圧トランジスタ２の領域を露出させて他の領域を覆うようにフォトレジストをパターンニングし、そのフォトレジストをマスクとして不純物のイオン注入を行う。この場合、前述したようにシリコン基板１の所定深さまで不純物拡散領域１ａが形成されるが、リセス７の領域では、シリコン基板１の表面が低くなっているので、その分だけ深く形成されるとともに、リセス７の端部の形状に沿うように下方に円弧状の突出した不純物拡散領域１ａａとして形成される。
続いて、図１２に示すように、低耐圧トランジスタ３のソース／ドレイン領域として不純物拡散領域１ｂを形成する。これは、上述同様にしてフォトリソグラフィ処理を行って低耐圧トランジスタ３の領域を露出させ、この領域に不純物のイオン注入を行うことで形成する。この不純物拡散領域１ｂは、高耐圧トランジスタ２の不純物拡散領域１ａとは不純物濃度が異なるため分けてイオン注入を行って形成されるものである。続いて、スペーサ１２形成用のシリコン酸化膜を全面に渡って堆積させ、スペーサ加工を行ってゲート電極ＧＨ、ＧＬのそれぞれにスペーサ１２を形成する。この後、このスペーサ１２を利用してＬＤＤ構造を形成するためのイオン注入処理を行い高濃度不純物領域が形成される（図示せず）。
次に、図１３に示すように、ソース／ドレイン領域１ａ、１ｂにオーミックコンタクトをとるための高濃度不純物拡散領域１ｃ、１ｄを形成する。
この後、図１に示したように、層間絶縁膜としてのシリコン酸化膜１３を形成し、ＣＭＰ処理などの平坦化処理を経てから、シリコン酸化膜１３および９にコンタクトホールを形成してシリコン基板１の高濃度不純物拡散領域１ｃの上面を露出させる。このとき、本実施形態においては、高耐圧トランジスタ２および低耐圧トランジスタ３のいずれのコンタクトホール形成部分もシリコン基板１の上面に形成されているのは低耐圧用のゲート絶縁膜として形成しているシリコン酸化膜９のみであるから、同時にコンタクトホールの加工を行うことができる。この後、コンタクトホールに導体を埋め込んで平坦化処理を行うことでコンタクトプラグ１４を形成する。
図１の状態では、コンタクトプラグ１４が接続されるために構成が示されていないが、実際には、この後配線工程を経て半導体装置が形成される。
上記した製造工程を採用する本実施形態によれば、高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にリセス７を形成して厚いゲート絶縁膜として用いるシリコン酸化膜８の上面の高さをシリコン酸化膜９と同じに設定し、且つソース／ドレイン領域１ａ、１ｂの上面にはシリコン酸化膜９を設ける構成としたので、この製造工程においては、厚いシリコン酸化膜８を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に加工性の向上を図ることができる。
また、リセス７を等方的なドライエッチング処理により形成したので、端部において段階的な段差を形成せず、連続的に深さが変化する構成とすることができ、これによって、不純物拡散領域１ａの端部も凸状に深く形成した形状となり、オフセット拡散層が実質的に伸びるようになって耐圧向上を図ることができる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
リセス（凹部）７は、端部が徐々に浅くなる形状であれば、円弧状以外に直線的に傾斜する断面形状とすることもできる。
リセス７の幅寸法Ｓは、高耐圧トランジスタ２の耐圧に応じて適宜の幅に設定することができる。
ＮＡＮＤ型フラッシュメモリ装置やＮＯＲ型フラッシュメモリ装置などの不揮発性半導体記憶装置に適用する場合には、ゲート電極ＧＨ、ＧＬをメモリセルトランジスタの構成に対応させてフローティングゲート電極およびコントロールゲート電極を有する構成で、ゲート間絶縁膜を一部開口して短絡させる構成を採用することで同等に形成することができる。
本発明の一実施形態を示す模式的な断面図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２） 製造工程の一段階における模式的な断面図（その３） 製造工程の一段階における模式的な断面図（その４） 製造工程の一段階における模式的な断面図（その５） 製造工程の一段階における模式的な断面図（その６） 製造工程の一段階における模式的な断面図（その７） 製造工程の一段階における模式的な断面図（その８） 製造工程の一段階における模式的な断面図（その９） 製造工程の一段階における模式的な断面図（その１０） 製造工程の一段階における模式的な断面図（その１１） 製造工程の一段階における模式的な断面図（その１２）
符号の説明
図面中、１はシリコン基板（半導体基板）、１ａ、１ｂは不純物拡散領域、１ｃは高濃度不純物拡散領域、２は高耐圧トランジスタ、３は低耐圧トランジスタ、４は溝、６は素子分離領域、７はリセス（凹部）、８はシリコン酸化膜（ゲート絶縁膜）、９はシリコン酸化膜（ゲート絶縁膜）、１４はコンタクトプラグ、ＧＨ、ＧＬはゲート電極である。

Claims (4)

  1. 低耐圧トランジスタ形成領域および高耐圧トランジスタ形成領域を有すると共に前記高耐圧トランジスタ形成領域のゲート電極形成部に対応して所定深さの凹部が形成された半導体基板と、
    前記低耐圧トランジスタ形成領域に形成された第１のソース／ドレイン領域および当該第１のソース／ドレイン領域の間の上面に第１の膜厚のゲート絶縁膜を介して形成された第１のゲート電極を有する構成の低耐圧トランジスタと、
    前記高耐圧トランジスタ形成領域に形成された第２のソース／ドレイン領域および当該第２のソース／ドレイン領域の間に設けられた前記凹部の上面に前記第１の膜厚のゲート絶縁膜よりも厚い第２の膜厚のゲート絶縁膜を介して形成された第２のゲート電極を有する構成の高耐圧トランジスタとを備え、
    前記第１のおよび前記第２の各ソース／ドレイン領域の上面には、前記第１の膜厚のゲート絶縁膜と同じ膜厚の絶縁膜が形成され、
    前記第２の膜厚のゲート絶縁膜は、前記第１の膜厚のゲート絶縁膜と上面が同じ高さになるように形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記凹部は、前記第２のゲート電極の幅寸法よりも広い幅で形成されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記凹部は、前記第２のゲート電極下部の端部から所定距離離れた位置で徐々に浅くなるように形成され、
    前記第２の膜厚のゲート絶縁膜は、前記凹部内の端部において徐々に膜厚が薄くなるように形成されていることを特徴とする半導体装置。
  4. 半導体基板に第１の膜厚のゲート絶縁膜を介して第１のゲート電極が形成された低耐圧トランジスタおよび前記第１の膜厚のゲート絶縁膜よりも厚い第２の膜厚のゲート絶縁膜を介してゲート電極が形成された高耐圧トランジスタを備える半導体装置の製造方法であって、
    前記半導体基板に前記高耐圧トランジスタのゲート電極形成領域に前記第１及び第２の膜厚のゲート絶縁膜の間の膜厚の差に相当する深さの凹部を形成する工程と、
    前記半導体基板の前記凹部上面に前記第２の膜厚のゲート絶縁膜を形成する工程と、
    前記半導体基板の表面に前記第１の膜厚のゲート絶縁膜を形成する工程と、
    前記第１及び第２の膜厚のゲート絶縁膜の上面に前記第１及び第２のゲート電極を形成する工程と、
    前記半導体基板に前記第１及び第２のゲート電極をマスクとして不純物を導入することによりソース／ドレイン領域を形成する工程と
    を備えたことを特徴とする半導体装置の製造方法。
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