TW460953B - Semiconductor device having multi-gate insulating layers and methods of fabricating the same - Google Patents

Semiconductor device having multi-gate insulating layers and methods of fabricating the same Download PDF

Info

Publication number
TW460953B
TW460953B TW089119966A TW89119966A TW460953B TW 460953 B TW460953 B TW 460953B TW 089119966 A TW089119966 A TW 089119966A TW 89119966 A TW89119966 A TW 89119966A TW 460953 B TW460953 B TW 460953B
Authority
TW
Taiwan
Prior art keywords
layer
gate
pattern
insulating layer
gate insulating
Prior art date
Application number
TW089119966A
Other languages
English (en)
Inventor
Hyung-Hyun Kim
Changki Hong
Uin Chung
Bun-Su Kim
Yoo-Chcol Shin
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW460953B publication Critical patent/TW460953B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42Simultaneous manufacture of periphery and memory cells
    • H10B41/43Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

460953 五 經濟部智慧財產局員工消費合作社印製 A7 B7 發明說明(1 ) 發明範8壽 本發明係關於半導體裝置及其製造方法。詳言之,本發 明係關於一種具有多層閘極絕緣層之半導體裝置及其製造 方法。 發明背景 大部份之半導體裝置(例如半導體記憶裝置或半導體邏輯 裝置)爲增加積體密度並減少耗能,均使用複數個金屬氧半 導體電晶體。一般而言係使用一特定厚度之氧化物層作爲 半導體裝置中所有金屬氧半導體電晶體之閘極絕緣層。然 而,電子可程式化唯讀記憶(EPROM)裝置、電子可抹除可 程式化唯讀記憶(EEPROM)裝置.、或快閃記憶裝置...等 不變性記憶裝置既需使用以讀取模式運作之低壓金屬氧半 導體電晶體,亦需使用以抹除模式或程式模式運作之高壓 金屬氧半導體電晶體。因此,不變性記憶裝置至少設有兩 、種金屬氧半導體電晶體。 由於吾人施予高壓金屬氧半導體電晶體之電壓高於吾人 施予低壓金屬氧半導體電晶體之電壓,因此,高壓金屬氧 半導體電晶體之設計應與低壓金屬氧半導體電晶體不。 舉例而言,高壓金屬氧半導體電晶體其閘極絕緣層之厚度 應大於低壓'金屬氧半導體電晶體閘極絕緣層之厚度,以求 在高壓下具有可靠性。因此,製造不變性記憶裝置時,至 少需設置兩種不同厚度之閘極絕緣層,亦即多層閘極絕緣 層。 在張(Chang)等人所獲之美國專利第5,723,355號:「在内 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) n 1 n n ]fl n n w n n 1-11--1 ^1« 1« n ϋ- flu .1 ^ I n n n n —fl n 1 (請先閱讀背面之注音?事項^-i填寫本頁) 460953 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(2 ) 肷式不變性記憶體之單一次0 3微米製程中結合不變性記憶 與邏輯構件之方法」中,曾説明一種製造不變性記憶裝置 之方法,該嚷專利以提及之方式併入本文。該方法包括下 列步驟:在—半.導體基體之整個表面上,依序形成—單元 電ΘΗ m之隧道氧化物層、及—爲浮閘而設置之多晶發層; 依序使該多晶矽層及隧道氧化物層形成圖型,以便露出基 體位高壓金屬氧半導體電晶體區之部份、及基體位^ 邏輯金屬氧半導體電晶體區之部份;在外露之半導體基 體表=上,爲高壓金屬氧半導體電晶體形成一閘極絕緣層 ,依β人之選擇,去除位於邏輯金屬氧半導體電晶體區 之閘;L、’色緣層,以便露出基體位於邏輯金屬氧半導體電晶 體區ι邵份;及在邏輯金屬氧半導體電晶體區之外露基體 表面上,爲邏輯金屬氧半導體電晶體形成一閘極絕緣層。 根據美國專利第5,723,355號,位於單元電晶體區之隧道 氧化物層將不致直接接觸—可露出高壓電晶體區與邏輯'電 晶體區·^第一抗光蝕圖型。因此,隧道氧化物層將不致因 第一抗光蝕圖型而受到污染。但由於高壓電晶體區内之閘 極緣層係直接接觸一僅露出邏輯電晶體區之第二抗光蚀 圖型,因此,高壓電晶體之閘極絕緣層有可能受到第二抗 光蝕圖型之污染,其可靠性亦將因而降低。 圖1爲一頂視平面圖’顯示一具有多層閘極絕緣層之典型 不變性S己憶裝置之—部份。圖中之參考標號"a,,代表週邊電 路區域内之一高壓電晶體區,參考標號"b"則代表一單元陣 列區。單70陣列區b可對應於週邊電路區域内之一低壓電晶體 本紙張尺度適用中關家標準(CNS)A4規格⑽χ 297公楚) ------ - ----II- - I ---I ί ^ · l· ---1 I ./„ C請先閲讀背面Μ注意事頊存填寫本貢> 經濟部智慧財產局員工消費合作社印製 4 6 095 3 五、發明說明(3 ) 區。 μ參見圖1 ’在高蜃電晶體區a與單元陣列區b内分別設有— 弟、=用區la及-第1乍用區lb。—第—閘極圖型肥係橫 越於弟-作用區la。_第一閘極絕緣層係位於第一閑極圖 型Gpm第—作用區la之間。第一閉極圖型阳包括(依堆叠 順序)-第-閘極、—第—閘間電介質層、及—第—虛擬問 才虽0 同樣,一第二閘極圖型GP2係橫越於第二作用區仙。第二 ,極圖型GP2包括(依堆叠順序)一浮閑阳、—第二閑間電介 質層、及-控制閘極CG。—第二閘極絕緣層(亦即一隨道氧 化物=)係位於該浮閘與第二作用區lb之間。第二閉極絕緣 層(厚度小於第-閘極絕緣層之厚度。浮閘FG應與鄰近之 浮閘(未圖示)分離,並與部份之控制閘極(:(?重疊。因此, 在形成浮閘FG時,需使用兩道形成圖型之製程。詳言之, 形成浮閘之第一道圖型形成製程係爲露出一鄰近第二作用 區lb之隔離區3,第二道圖型形成製程則可^義出控制閑接 CG。 一 若單7L陣列區b係對應週邊電路區域内之低壓電晶體區, 則第二閘極圖型GP2將包括(依堆疊順序)一第二閘極、—第 一閘間电介處層、及一第二虚擬閘極。第二閘極與第二产 擬閘極係兒全重疊。 圖2至圖8、圖9A、圖9B、圖10、圖n、圖12A、與圖12B 等剖面圖系韻、示傳統技術中一製造半導體裝置之方法。各 圖中I參考標號”a”均代表圖!中之高壓電晶體區,參考椤 本紙張尺度適时關家標準(CNS〉A4規格(210 X 297公釐) ---—____
(請先閱讀背面之注意事項再填寫本頁) Μ---------^ ------- d 6 095 3
經濟部智慧財產局員工消費合作社印製 號:均代表圖1中之單元陣列區。此外,圖2至圖8、圖10 、與圖1 1係沿圖i中“判 β面或Π_Π刮面之剖面圖;圖9A與圖 脚沿圖1中1―1剖面之剖面圖⑻Β與圖竭'沿圖 II剖面之剖面圖。 乂:二,吾人先在—半導體基體u之整個表面上形成一 弟τ :、’、邑緣層13 ’吓即—高壓電晶體之閘極絕緣層。其 形成之方式係針對半導體其# 眩基肢11 (例如一矽基體)進行高溫 虱化。馬承受高壓(例如15圣 厭 至20伏特之程式電壓及/或抹除電 )ϋ極絕緣層13之厚度至少須爲300埃。 然後則需形成一覆蓋於高壓電晶體區a之第-抗光蚀圖型 15,再以第—抗絲圖型15作爲《遮罩,針對第-問柄 絕緣層13進行濕式蚀刻,使單元陣列區b之基體U外露。 參見圖3 1-抗光蚀圖型15業已去除。此時則需針對已 去除第一抗光蚀圖型15之結構進行高溫氧化,以便在單元 陣列區b之外露基體上形成―第二閘極絕緣心,例如—單 兀電晶體^遂道氧化物層。第二閉極絕緣層Η之厚度不超 過1〇〇埃。此時在第―閉㈣緣層13^m緣層η之 間便產生一表面高度差丁,如圖3所示。表面高度差丁至少係 對應於第一與第二閘極絕緣層13、17之厚度差。 而後則需在已形成第-與第二閘極絕緣層13、17之社 (整個表面上依料成_第_導電層19及_化學機 (⑽)停止層21。第—導電層19係由經掺雜之多晶硬層所形 成,化學機械研磨停止層21係由氮化矽層所形成。 /見圖4 。人需先使化學機械研磨停止層21與第—導電 I ! ϋ裝 (請先閲讀背面之注意事項#'填寫本頁} ' 訂!-11----i
本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公楚) 4 3 095 3
五、發明說明(5 層19依序形成圖型,以便在高壓電晶體區&形成一第一襯墊 圖型’並在單元陣列形成—第二襯墊圖型。第一襯墊圖 31匕括第—導電層圖型19a及—化學機械研磨停止層圖型 2/a,兩者係依序堆疊於高壓電晶體區&之一預定區域内。 同樣,第二襯塾圖型包括—第—導電層圖型㈣及一化學機 械研磨停止層圖型21b,兩者係依序堆疊於單元陣列區匕之 一預定區域内。 广而後再以第一與二襯墊圖型作爲蝕刻遮罩,針對第一與 第二閘極絕緣層13、17進行蚀刻,以便使基體u外露。之 後再針對外露之基體㈣行乾式蚀刻,以形成—渠溝區23 ,孩渠溝區至少可在高壓電晶體區a内定義出—個第一作用 區la,並至少在單元陣列區b内定義出—個第二作用㈣、 此時,渠溝區23之側壁有可能呈圖4中之斜坡狀,之所以如 此’係因聚合财實施乾式_之過財㈣㈣刻區之 侧壁。 然後則需對已具有渠溝區23之構造進行高溫氧化,以便 在渠溝區23〈侧壁及底邵形成_高溫氧化物層“a。此時在 第一與第二導電層圖型19&、19b之側壁亦有可能形成—高 溫氧化物層25b。設置高溫氧化物層…之目的係爲修補: 體11爲形成渠溝區23而接受乾式崎時所產生之*刻損壞。 參見圖5,吾人需在已設置高溫氧化物層仏之結構之整 個表面上形成-填充於渠溝區23之絕緣層。該絕緣層需: 平面化,直到化學機械研磨停止層圖型2u與外露爲止 ,以便在渠溝區23内形成一絕緣層圖型27。此時就研:之 (請先閱讀背面之注音?事項再填寫本頁) 裝---I I--訂--! 1線 經濟部智慧財產局員工消費合作社印製
Λ 6 Ο 9 5 3 Α7 B7 五、發明說明(6 ) 度 口 焉壓' 电晶體區内之化學機械研磨停止層圖型 21a係大於單元區之化學機械研磨停止層圖型2ib,其原 因即在於圖3相關説^明中之高度差τ。@ 土匕,高壓電晶體區汪 内尚存之化學機械研磨停止層圖型21 a,,其厚度將小於 單元陣列區b内尚存之化學機械研磨停止層圖型2ib之厚度 。若令絕緣層圖型27之頂面至第一閘極絕緣層13之頂面爲 第一深度τι,絕緣層圖型27之頂面至第二閘極絕緣層口之 頂面局第二深度T2 ,則第一深度71將小於第二深度丁2。 參見圖6,在將化學機械研磨停止層圖型,與21匕去除後/ ,即可使絕緣層圖型27下凹,以形成一隔離層27a (或27b) 。、下凹製程須作精確之控制。詳言之,若因下凹不足而形 成一第一隔離層27a,其頂面27,高於第一閘極絕緣層13之 頂面,或許將有條狀餘料遺留在後續製程所形成之相鄰浮 闕之間。 若因過份下凹而形成一第二隔離層27b,其頂面27,,低於 第一閘極絕緣層13之頂面,則第一閘極絕緣層13將產生薄 化之現象。易言之,對第一作用區丨a與後續製程所形成之 一向壓電晶體閘極而言,其間之一電介質擊穿特性將因而 減弱。特別是當第二隔離層27b之頂面27,,與第二閘極絕緣 層Π之頂面.等高時,吾人雖可將相鄰浮閥間之條狀餘料完 王去除,但在此一狀況下,高整電晶體之電介質擊穿特性 則將大幅降低。 圖7、圖8、圖9A、與圖9B等剖面圖可更清楚顯示傳統技 術在第一隔離層27a之頂面與第一閘極絕緣層13之頂面等高 -9 - (請先閱讀背面之注意事項再填寫本頁>
---訂— ^----I 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國窆;德進枴故0CV7 V -f 3 V 3 t · * - ▲ ' * f 度 4
095 3 ...... 一 五、發明說明(7 時所產生之問題。 參見圖7,吾人先在已形成第一隔離層27a之結構之整個 表面上形成—第二導電層29,再於該第二導電層上形成 可覆盖南壓電晶體區a及第二作用區lb之第二抗光蝕圈 型31。 參見圖8,吾人先以第二抗光蚀圖型31作爲蝕刻遮罩,針 對第二導電層29進行蝕刻,以形成一第二導電層圖型,使 單元陣列區b内之第一隔離層27a外露。該第二導電層圖型 玆括一覆i於高壓電.晶體區&其整個表面之第二導電層圖型 29a '及一覆蓋於第二作用區lb之第二導電層圖型29b。然 後則為在已具有第二導電層圖型29a與29b之結構之整個表 面上,依序形成一閘間電介質層33及一第三導電層35。 參見圖9A與圖9B,第三導電層35、閘間電介質層33、第 二導電層圖型29a與29b、及第一導電層圖型19a與19b在接 受各方向不同程度之蝕刻後,已形成一橫越於第一作用區 1 a之第一閘極圖型GP丨、及—橫越於第二作用區化之第二閘 極圖型GP2。此時在第二作用區丨b之邊緣、相鄰之第二^閑極 圖型間將產生條狀餘料19s。條狀餘料19s係因第一導電層 圖型19bi斜坡狀侧壁而產生。第—隔離層27a之頂面愈高 ,條狀餘料19s愈難去除。 第一閘極圖型GP1包括(依堆疊順序)一第一閘極3 、— 第一閘間電介質層33a、及一第一虛擬閘極35a。第—閘極 30a則包括一可覆蓋部份第—閘極絕緣層13之第一導電層圖 型19a’、及一橫越於第一導電層圖型i9a,之第一導電層圖型 (請先閱讀背面之注意事項再填寫本頁) U,敦 --------LI I I I--·線' 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 460953 A7 --------B7_______ 五、發明說明(8 )
同樣第一閘極圖型GP2包括(依堆疊順序)一浮閘FG .第—閘間電介質層33b、及一控制閘極c;G。浮閘1?(}則 。括可覆盍邵份第二閘極絕緣層17之第一導電層圖型 1外’、及一覆蓋於第一導電層圖型19b,之第二導電層圖型 29b,。 此外人若依傳統之方法在第一與第二閘極圖型Gp j、 GP2t側壁形成一氮化矽間隔件(未圖示”在條狀餘料1九 (側壁上則將產生-間隔件殘留物37,其原因即在於「第 -作用nib之頂面」與「第__層27&其料第二作.用區 lb之頂面」❺者之高度*。目此,吾人若在後續製程中於 第二作用區lb形成-接觸孔(例如一無邊緣接觸孔),該接觸 孔所能露出之第二作用區丨]3之面積將較小。 圖10圖11、圖12A、與圖12B等剖面圖可更清楚顯示傳 統技術在第二隔離層27b之頂面與第二閘極絕緣層17之頂面 等尚時所產生之問題。參見圖1〇、圖u、圖12A、與圖ΐ2β ,其中第一閘極圖型GP1與第二閘極圖型Gp2之形成方式與 圖7、圖8、圖9A、及圖9B相關説明中户斤説明之方式相同。 但在此即使第一導電層圖型19a與19b之侧壁爲斜坡狀,第 二作用區lb之邊緣亦不致形成條狀餘料,其原因在於第二 隔離層27b之頂面與第二閘極絕緣層17之頂面等高。然而, 如圖12B所示,第一閘極絕緣層13於邊緣部份w之有效厚度 較小。 一如前述,根據傳統技術並不易判定渠溝區内絕緣層圖 型之最佳下凹狀況。即使渠溝區之側壁呈垂直狀,隔離層 11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ''--—裝-------Γ訂-------^-^τ / ... > (請先閱讀背面之注意事項#[填寫本頁) 6 4 095 3
五、發明說明( 經濟部智慧財產局員工消費合作社印製 之頂面亦應高於筮 緣層產生薄化現Γ 緣層之頂面,以免第—間極繞 ,絕緣層圖型下凹製:―:第二:極絕緣層之高度差愈大 , 王之谷限則愈小。若渠溝區之側壁呈 ’、啊離層〈頂面應低於第-閘極絕緣層之頂面, 以尤產生縱狀餘鮏 餘科。然而,當隔離層之頂面低於第—閘極 系巴緣層之頂面摘:,f 0 ’弟—閘極絕緣層之有效厚度較小。 發明總钴 因此二本發明之—目的係爲縮小多層不同厚度之閘極絕 緣層〈高度差,以提供可靠性高之半導體裝置。 “本發明,另—目的係爲提供製造半導體裝置之方法,其 叱”伯小夕層不同厚度之閘極絕緣層之高度差,#以提高形 成隔離層時所用下凹製程之容限。 / 本發明之另一目的係爲提供製造半導體裝置之方法 邊使相鄰閘極間不致產生條狀餘料。 本發明之另一目的係爲提供製造半導體裝置之方法 可改良多層不同厚度之閘極絕緣層之電介質擊穿特性。 '就本發明之某-方面而言,該種半導體裝置包括由—隔 離區所定義出之複數個作用區,該隔離區係形成於一半^ 體基體之-預定區域。該等作用區包括至少—個第—作用 區及至少一個第二作用區。第一作用區之頂面係低於第二 作用區之頂面。第一與第二作用區上分別覆有—第一閘極 '纟豕層及一第二閘極絕緣層。第一閘極絕緣層之厚产大於 第二閘極絕緣層之厚度。—隔離區係形成於該半導體基體 上' I亥等作用區之間。隔離區之底邵係低於第—作用巴之 -12 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 其 其 裝·! ! — 訂---— — — — — — ^ 6 4 095 3
五、發明說明( 經濟部智慧財產局員工消費合作社印製 表面。隔離區内填有一隔離層,該隔離層可覆蓋第一閘極 絕緣層與第二閘極絕緣層之整個側壁。 在一具體貫例中,第一與第二閘極絕緣層之頂面高度差 'J於該弟一與第二絕緣層之厚度差。 此外,在一具體實例中,隔離區之底部係低於第一作用 區疋頂面。隔離區可爲半導體基體一預定區域内經蝕刻而 成之一渠溝區。 爲達上述目的,根據本發明一具體實例之方法包括下列 步驟,在一半導體基體之—預定區域内形成一第一閘極絕 緣層,其底面係低於該半導體基體之一主要表面;在該基 骨旦之王要表W、鄰近第一閘極絕緣層處,形成一厚度小於 第一閘極絕緣層之第二閘極絕緣層;在已具有第一與第二 閘極絕緣層之結構之整個表面上,依序形成一第一導電層 及一化學機械研磨(CMP)停止層;依序針對化學機械研磨停 止層、第一導電層、第一與第二閘極絕緣層、及基體進行 蝕刻,以形成一隔離區(例如一渠溝區),其可在第一閘極絕 緣層下方定義出一第一作用區,並在第二閘極絕緣層下方 定義出一第二作用區;在隔離區内形成一絕緣層圖型;去 除已形成圖型之化學機械研磨停止層;及使絕緣層圖型下 凹,以形成一隔離層。 第一與第二閘極絕緣層可由一高溫氧化物層形成。 吾人可讓第一與第二閘極絕緣層之整個側壁在絕緣層圖 型下凹後仍爲隔離層所覆蓋。 爲達上述目的,根據本發明另一具體實例之方法包括下 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 (請先閲讀背面之注意事項再填寫本頁) i · 11 - 訂 l·------ -13 460953 A7
經濟部智慧財產局員工消費合作社印製 歹J步驟在半導體基體上形成複數個襯塾圖型;以該等 襯墊圖型作爲蝕刻遮軍,進行基體之姓刻,以形成一渠溝 區,忒木4區可定義出至少一個第一作用區及至少一個第 一作用區;在渠溝區内形成一絕緣層圖型;依照吾人之選 擇,去除第一作用區上之襯墊圖型,以便使第一作用區外 路,在第一作用區之表面形成一第一閘極絕緣層,第—閘 極絕緣層之底面可低於第二作用區之頂面;纟除第二作用 區上又·概墊圖型,以便依照吾人之選擇,使第二作用區外 路,及在第二作用區之表面形成一厚度小於第一閘極絕緣 層之第二閘極絕緣層。 第一閘極絕緣層之底面可低於第二閘極絕緣層之底面。 此外,第一與第二閘極絕緣層可由一高溫氧化物層形成。 圖式簡诚 在參照本發明較佳具體實例之詳細説明後,即可明瞭本 發明之上述及其他目的、特色、及優點。本發明之較佳具 體實例如附圖所示,不同圖式中之相同參考標號係指相同 i構件。圖式未必依比例繪製,重點係爲説明本發明之原 理。 . ’、 圖1爲一頂視平面圖,顯示一具有多層閘極絕緣層之典型 不變性記憶裝置之一部份。 圖2至圖8、圖9A、圖9B、圖10、圖11、圖12A、及圖12B 等剖面圖係爲説明一製造半導體裝置之傳統方法。 圖13至圖22'圖23A、及圖23B等剖面圖係爲説明根據本 發明一具體實例、用於製造半導體裝置之方法。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) f請先閲讀背面之注意事項再填寫本頁) 裝 4 6 0 9 53
五、發明說明( 12 經濟邹智慧財產局員-X.消費合作、社印製 圖24至圖30、圖31A、及圖31B等剖面圖係爲說明根 發明另-具體實例、用於製造半導體裝置之方法。* 二32爲-剖面圖,顯示一根據本發明 '具有多層 緣層之半導體装置。 細説明 以下將參照附圖,針對本發明作更完整之説明,附圖所 不爲本發明之較佳具體實例。本發明在實作時可採用多種 不同之形式,並不限於本文所述之具體實例。之所以提供 騎具體實例係爲使本説明更爲詳盡而完整,並對 項技藝之人士充份表達本發明之範圍。爲使圖面清“ 式τ各摩及各區之厚度均經放大。文中若提及某—層係位 於另-層(或基體)之上’前者有可能係直接位於後者上,亦 有可能尚有其他層存在相者之間4圖式中,參考標號"a" 係代表^中之高壓電晶體區,參考標號,,b,,則代表圖Y中之 皁元陣列·。此外,圖13至圖22、圖24至圖3〇、及圖32係 沿圖⑴-!剖面或Π-Π剖面之剖面圖;圖23A與圖3ia係沿圖 1中Μ剖面之剖面圖’·圖23B與圖31B係沿圖剖面之 剖面圖。 參見圖32, 一可定義出複數個作用區之隔離區3〇7係形成 於-半導體.基細(例如,體)之一預定區域。該複數 個作用區包括:定義於高壓電晶體區a内之至少一個第一作 用區la、及定義於單元陣列區b内之至少—個第二作用區 1 b 〇 、第—作用區la之頂面最好低於第二作用區ib之頂面。此 • n _1 n 1 1 eat I ϋ n n ϋ n I— n 1 Bi_· n an 1 n ϋ n iaa· V 一 .// · (請先閲讀背面之注意事項#(填寫本頁) 紙張尺度適用中國國家標準(CNS)A4規格 (210 X 297 公釐) -15 4 6 095 3 A7 B7 五、發明說明(13) 外’隔離區307之底面最好低於第一作用區1 a之頂面。隔離 區307可爲基體301上經蝕刻而成之一渠溝區。 第一作用區la上覆有一第一閘極絕緣層305a。同樣,第 一作用區1 b上則覆有一第二閘極絕緣層3 0 5 b。第一與第二 閘fe纟巴緣層305a、305b之頂面高度差最好小於第一與第二 閘極絕緣層305a、305b之厚度差。第一閘極絕緣層3〇.5a之 頂面最好與第二閘極絕緣層3 〇5b之頂面等高。易言之,第 一閘極絕緣層3 05a之厚度最好等於Γ第一與第二閘極絕緣 層3〇5a、3〇5b之頂面高度差Dj與「第二閘極絕緣層3〇.51)之 厚度」之總和。 隔離區3 07内填有一隔離層3 〇9。第一與第二閘極絕緣層 3〇5a、3 05b之整個側壁最好均爲隔離層309所覆蓋。易言之 ’隔離層309之頂面最好不低於第一與第二閘極絕緣層3〇5a 、3 0 5 b兩者頂面中之較高者.。在隔離層3 〇 9與基體3 〇丨間.可 設置一高溫氧化物薄層3丨i。設置高溫氧化物層3丨i之目的 係爲修補隔離區307 (例如渠溝區)所受之蚀刻損壞。 一第一閘極圖型GP 1係位於第一閘極絕緣層3 〇5a之一預定 區域,並橫越於第一作用區1 a。第一閘極圖型Gpi包括(依 堆疊順序)一第一閘極3 13a、一第一閘間電介質層3 15a、及 一第一虛擬.閘極3 17a。此外,一第二閘極圖型GP2係位於第 二閘極絕緣層305b之一預定區域,並橫越於第二作用區lb 。第二閘極圖型GP2包括(依堆疊順序)一浮閘fg、一第二閘 間電介負層3 15 b、及一控制閘極c G。此處之浮閘f g僅位於 控制閘極CG與第二作用區lb之重疊區,而控制閘極CG則橫 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐.) --------------- 裝--- (請先閱讀背面之注意事項再填寫本頁.) 訂------|、今 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 6 0 9 5 3 A7 -----B7 ------—----—--------- -._ — 五、發明說明(14 ) 越第二作用區1 b 〇 .若單,陣列區b係對應-週邊電路區域内之低壓電晶體區 ,則第二閘極圖型GP2將包括(依堆疊順序第二閘極、— 第一斗間毛介質層、及一第二虛擬閘極。此時之第二閘極 係與第一虛擬閘極完全重疊,與浮閘FG不同。 以下將説明根據本發明具體實例、用於製造半導體裝置 心万法。圖13至圖22、圖23A、及圖233等剖面圖可説明— 種根據本發明一具體實例、用於製造半導體裝置之方法。 參見圖13,吾人先在一半導體基體1〇1 (例如一矽基體)之 一主要表面上,依序形成一襯墊氧化物層1〇3、一襯墊氮化 物層105、及—遮罩氧化物層1〇7。襯墊氧化物層1〇3之形成 方式係針對基ω 1 〇 1進行高溫氧化,觀整氮化物層1 〇5則係 由一化學蒸汽沉積(CVD)氮化矽層所形成。此外,用以形成 遮罩氧化物層1〇7之材料層最好對襯墊氮化物層105 (例如化 學蒸汽沉積氧化物層)具有蝕刻選擇性。襯墊氧化物層ι〇3 之厚度不超過200埃,最好不超過1〇〇埃;襯墊氮化物層1〇5 之厚度爲50至200埃;遮罩氧化物層1〇7之厚度則爲1〇〇至 5〇〇埃。之後便可在遮罩氧化物層1〇7上形成一可露出高壓 電晶體區a (亦即—第—區)之第一抗光蝕圖型1〇9。 參見圖14’,吾人係以第一抗光蚀圖型i 〇9作爲蚀刻遮罩, 進行遮罩氧化物層107之蝕刻,以便形成一具有圖型、且覆 蓋於單兀陣列區b (亦即一第二區)之遮罩氧化物層1〇7a〇遮 罩氧化物層107最好係以一濕式蝕刻劑進行蝕刻,例如氫氟 酸(HF)或經緩衝之氧化物蚀刻劑(B〇E),因爲若對遮罩氧化 -17- 本紙張尺度適用中國國豕標準(CNS〉A4規格(21〇 X 297公爱〉 ^裝----I---訂'!----.丨峻 ί、 /, (請先閱讀背面之注意事項再填寫本頁) 460953
物層W7進行乾式㈣,基體1Q1之主要表面有可能產生蚀 刻知壞。之後便可將第一抗光蝕圖型109去除。 發明說明( 經濟部智慧財產局員工消費合作社印製 參見圖15,吾人係使用已形成圖型之遮罩氧化物層職 作局㈣遮軍,並依照吾人之·,針對絲電晶體區a内 心硯塾氮化物層1Q5進行㈣卜以形成—覆蓋於單元陣列區 b、且具有圖型之襯墊氮化物層心。爲免基體ι〇ι產生蝕 刻損壞’襯墊氮化物層105最好同樣係以一濕式蝕刻劑進行 蚀刻,例如《(H3P〇4)。而後再以具有圖型之襯塾氣化物 層啊作爲蚀刻遮罩,針對襯整氧化物層1〇3進行濕式蚀刻 ’以形成-覆蓋於單元陣列以、且具有圖型之襯墊氧化物 層l〇3a。至此已將具有圖型之遮罩氧化物層ι〇7&去除,並 依照吾人之選擇,使高壓電晶體區&内之基體ι〇ι外露。 #吾人可省略圖丨3中形成遮罩氧化物層1〇7之步驟,但此時 第一抗光蝕圖型109與襯墊氮化物層1〇5間應有強固之黏著 力、,以免抗光蝕圖型109在吾人以磷酸(HjO4)進行濕式蝕 刻之過程中脱落。
參見圖“,吾人先針對上一步驟所產生之結構(其中高壓 電晶體區a内之基體101業已外露)進行高溫氧化,以便依昭 吾人之選擇,在外露基體101之表面形成一第一問極絕緣層 111 (例如“第-閘極氧化物層)。料基於高;显氧化製程之 特性,第一閘極絕緣層lu之底面係低於基體101之主要表 面,如圖16所示;但第一閘極絕緣層U1之頂面則高於基體 1〇1(主要表面。因此’吾人可執行—額外之下凹製程,藉 以降低第一閘極絕緣層ln之頂面,使第一閘極絕緣層J l!'v 裝.! (請先閲讀背面之注意事項士填寫本頁) 1 δί·ι·------吟 -18 -
460953 五、發明說明( 具有一較接近基體101主要表面之頂面F。因此,若考量此 厂下凹製程,第—閘極絕緣層H1之厚度最好大於第一閉極 絕緣層在後續製程中之最終厚度。舉例而言,若高壓電晶 體需使用-厚度爲350埃之閘極絕緣層,則第_問極絕緣層 111〈初始厚度最好至少爲埃。此時第_閘極絕緣層⑴ 之下凹深度最好爲150至200埃。 此外,吾人亦可在第一閘極絕緣層lu尚未形成前即以具 有圖型之襯墊氮化物層105a作爲蝕刻遮罩,針對高壓電晶 體區a之外露基體101進行蝕刻,以蝕去一預定之深度。如 此-來’當第—閘極絕緣層lu形成後,其頂面可能二需借 助下凹製程即已接近基體101其主要表面之高度。 曰 、參見圖17,吾人先使用濕式蝕刻劑(例如磷酸)將具有圖型 U現塾氮化物層lG5a去除,再對具有圖型之襯#氧化物層 l〇3a進行濕式蝕刻,以便使單元陣列區之基體“I外露 。此時即可對第一閘極絕緣層1U實施下凹作業,下凹深度 至少需爲具有圖型之襯塾氧化物層1〇3a之厚度。至此,^ 壓電晶體區a内尚存之第一閘極絕緣層1Ua其厚度約爲 土 400埃。相較於傳統技術,第一閘極絕緣層〗11 &與外露基 體101兩者之頂面高度差S已顯著縮小。 路土 員 下 訂 另一作法係省略圖ό相關説明中第一閘極絕緣層ι丨1之 凹作業。此時,吾人可針對已具有圖型之襯墊氧化物 103a進行超限蝕刻,以形成第一閘極絕緣層 參見圖18,吾人先對上一步驟所產生之結構(其中具有” 型之襯墊氧化物層1〇3&業已去除)進行高溫氧化,以便在= 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) -19 - 460953 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(17 元陣列區b内外露基體101之表面上形成一厚度不超過80埃 之第一閘極絕緣層113,例如一隧道氧化物薄層。相較於傳 統技術,第一與第二閘極絕緣層llla ' 113之頂面高度差較 小。第一閘極絕緣層111 &之頂面最好與第二閘極絕緣層m 之頂面等高。而後便需在已具有第一與第二閘極絕緣層 Ilia、113之結構上,依序形成一第一導電層〖Η及一化學 機械研磨停止層117。第一導電層115最好係由厚度爲5〇〇至 1000埃且經摻雜之多晶矽層所形成;化學機械研磨停止層 117最好係由厚度爲500至2000埃之氮化矽層所形成。 參見圖19,吾人先使化學機械研磨停止層117與第一導電 層115依序形成圖型,以便在高壓電晶體區&内至少形成— 個第一襯墊圖型,並在單元陣列區至少形成一個第二襯 墊圖型。第一襯墊圖型包括一第一導電層圖型丨15a及一化 學機械研磨停止層圖型117a,兩者係依序堆疊於高壓電晶 體區a之—預定區域。同樣,第二襯墊圖型包括—第一導電 層圖型115b及一化學機械研磨停止層圖型U7b,兩者係依 序堆疊於單元陣列區b之一預定區域。 而後便可利用化學機械研磨停止層圖型丨丨乃與丨丨外作爲 蚀刻遮罩’同時針對第—與第二閘極絕緣層⑴a'⑴進行 乾式蚀刻,以便使基體101局部外露。之後再以化學機械; 磨停止層圖型117a與U7b作爲㈣遮罩,針對外露之基體 進行乾式蝕刻,以形成一隔離區119 (例如—渠溝區「 ’其可在第一襯墊圖型下方定義出—第一作用區u:並在 第二襯墊圖型下方定義出一第二作用區lb。 * (請先閲讀背面之注意事項再填寫本頁) • i I I I! I 訂----ml·— ^ &紙張尺度適財關家標準(CNS)A4規格(21〇 ; 297公釐) -20- 4 6 095 3
五、發明說明( 此時即可針對已具有隔離區119, 心〜構進行高溫氧化,以 便在隔離區119之側壁及底部形成—高溫氧化物声⑵ (請先閱讀背面之注意事項再填寫本頁) 時在第-導電層圖型115樓i 15b (例如多}之· 上_成—高溫氧化物層121b。實施高溫氧化之目的; 爲修復基體1G1爲形成渠溝區而接受蚀刻時所產生之钱刻損 壞 〇 '、 參見圖20,吾人先在上一步驟所產生之結構(其已具有高 溫氧化物層ma與mb)之整個表面上形成—填充於隔離區 119之絕緣層,該絕緣層最好係由高密度電漿(HDp)氧.化物 層所形成。冑高密度電漿氧化物層之形成方式係交替實施 =沉積作業與一濺擊蝕刻作業。詳言之,就蝕刻之程度而 言,突出部份之頂部角落區係大於平面部份。因此,高縱 橫比之間隙區可完全爲高密度電漿氧化物層所充滿。此外 ,若該絕緣層係由高密度電漿氧化物層所形成,高密度電 漿製程中反覆實施之濺擊蝕刻作業將使化學機械研磨停止 層圖型117a與117b之側壁呈斜坡狀。 經濟部智慧財產局員工消費合作钍印製 而後便可將該絕緣層平面化,直到化學機械研磨停止層 圖型117a與117b外露爲止。實施平面化作業時最好係採用 化學機械研磨法。此時,隔離區Π 9内將形成一絕緣層圖型 123。若令化學機械研磨停止層圖型117a之頂面至第一閘極 絕緣層111a之頂面爲第一深度τι,,化學機械研磨停止層圖 型U7b之頂面至第二閘極絕緣層lllb之頂面爲第二深度T2, ’相較於傳統技術,此處第一深度丁丨,與第二深度T2,之差 已明顯縮小,其原因在於,相較於傳統技術,第一與第二 -21 尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 ^ 0953 A7 B7 19 五、發明說明( 閘極絕緣層111 a、113之頂面高度差較小。第一深度τ Γ最 好等於第二深度T2,。 參見圖21,在將化學機械研磨停止層圖型117&與117b去 除後’即可進行絕緣層圖型U3之下凹作業,以形成一隔離 層123a。此時若第一深度ή,小於第二深度T2,,絕緣層圖 型123之蝕刻深度最好即爲第一深度τ丨,。相反的,若第一 深度ΤΓ大於第二深度丁2,,絕緣層圖型123之蝕刻深度最好 即爲第二深度T2,。總之,隔離層Π3 a最好能覆蓋第一與第 二閘極絕緣層111 a、113之整個側壁。 第一深度Τ Γ與第二深度T2’之差愈小,絕緣層圖型.123下 凹製程之容限愈大舉例而言,若第一深度T1,與第二深度 T2’相等,絕緣層圖型123下凹製程之最大容限即爲第一深 度T1或弟一深度T2’。但若根據傳統技術,圖5中絕緣層圖 型27下凹製程之最大容限則爲第一深度τι。圖5中之第一深 度T 1小於本發明之第一深度τ Γ,其原因在於,第一與第二 閘極絕緣層13、17之頂面高度差將使圖5中化學機械研磨停 止層圖型21a,之厚度在化學機械研磨製程中縮小。 而後則需在基體(包含隔離層123a)之整.個表面上形成一第 二導電層125 (例如一經掺雜之多晶矽層),並利用一光罩, 在第二導電層125上形成一第二抗光蝕圖型127,使鄰近第 一作用區lb之隔離層123a外露。如此一來,高壓電晶體区& 與第二作用區lb之整個表面均爲第二抗光蝕圖型U7所覆言 ,如圖2 1所示。 參見圖22,吾人係以第二抗光蝕圖型127作爲蝕刻遮罩, -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 -.II11IIIIIH1— · I I i I II Γ ^------I |*«^^ ^ · (請先閱讀背面之注意事項#,:填寫本頁) 經濟部智慧財產局員工消費合作社印製 460953 A7 B7 20 五、發明說明( 針對第一導電層12 5進行蝕刻,以形成一覆蓋於高壓_電晶體 ’區a之第一導電層圖型125a、及一覆蓋於第二作用區ib之第 二導電層圖型125b。之後便可將第二抗光蝕圖型127去除, 並在第二抗光蝕圖型127經去除後之結構之整個表面上,依 序形成一閘間電介質層及一第三導電層131。閘間電介 質層129係由一氧化矽層、或一包括氮化矽層之多層電介質 層所形成。氮化物/氧化物(N/〇)層或氧化物/氮化物/氧化物 (0/N/0)層均爲常用之電介質層。此外,第三導電層i3i可 由—經摻雜之多晶矽層、或一難熔金屬多晶矽化物(Metal Polycide)層所形成。梦化鴒—多晶碎層、梦化钦—多晶梦 層、矽化赵-多晶矽層、或類似之矽化物—多晶矽層均爲 常用之難熔金屬多晶矽化物。 此時若單元陣列區b係對應週邊電路區域内之低壓電晶體 區,則第二抗光蝕圖型127便無形成之必要。易言之,若欲 形成圖1與圖3 2中不變性記憶裝置之浮閉F G才需使用第二抗 光蝕圖型127。 參見圖23A與圖2SB,吾人先使第三導電層i3i、閘間電介 質層129、第二導電層圖型125讀12513、及第—導電層圖型 收與⑽依序形成_,以形成—橫越於第—作用區 之第型GP卜及-橫越於第二作用區lb之第二間極 圖型GP21-閘極圖型Gpi包括(依堆疊順序)—第一閑極 a第Μ間電介質層129a'及-第一虚擬閑極ma 。其中第一閘極126a包括第一閘極絕緣層ma上尚存之一 第一導電層圖型115&,、及_橫越於第—導電層_u5a,之 -23 本紙張尺度適財@國家標準(CNS)A4規格(21〇 X 297公爱) (請先閲讀背面之注意事項再填寫本頁)
,曹 Bn n ϋ _ϋ n ϋ 一δ, · n n n ϋ ϋ 1 -n I 經濟部智慧財產局員工消費合作社印製 460953 A7 B7 21 五、發明說明( 第二導電層圖型125a’。 :此外,第二閘極圖型GP2包括(依堆疊順序)—浮閘FG、一 第二閘間電介質層129b、及一控制閘極CG。其中浮閘FG包 括第二閘極絕緣層113上尚存之一第一導電層圖型U5b,、 及一覆蓋於第一導電層圖型U5b,之第二導電層圖型l25b,。 雖然圖式中並未顯示,但此時若單元陣列係對應於低 壓電晶體區,第二閘極圖型GP2之構造將與第一閘極圖型 GP1相同,亦即形成於低壓電晶體上之第二閘極圖型Gp2可 包括(依堆疊順序)一第二閘極、一第二閘間電介質層、.及一 第二虛擬閘極。 一如前述,第一與第二閘極絕緣層111&與113之頂面高度 差愈小,絕緣層圖型123下凹製程之容限則愈大。因此,如 圖23B所示,吾人可藉由加大製程之容限,以防止第一與第 一閘極絕緣層Π la與113遭受破壞。此外,如圖23A所示, 即使第—導電層圖型(圖19中之115a與115b)呈斜坡狀,第一 作用區la或第二作用區b之邊緣均不致形成由第一導電層 圖型115&與115b之殘屑所構成之條狀餘料。因此,本發明 可提供一最佳製程狀況,.其不但能使相鄰浮閘間不致產生 條狀餘料,亦能改良多層不同厚度之閘極絕緣層之電介質 擊穿特性。. 圖24至圖30、圖31A、及圖31β等剖面圖可説明一種根據 本發明另一具體實例、用於製造半導體裝置之方法。參見 圖24,吾人先在一半導體基體201 (例如一矽基體)上依序形 成—襯墊氧化物,層及一襯墊氮化物層,前者之厚度最好爲 (請先閱讀背面之注意事項再填寫本頁) ·11111 I.1 ^ ·ΡΙΙ1—— — · 經濟部智慧財產局員工消費合作社印製 -24- 460953 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明( 100至200埃,後者之厚度最好爲5〇〇至1〇〇〇埃。而後再使該 襯墊氮化物層及襯墊氧化物層依序形成圖型,以便分別在 南壓電晶體區a與單元陣列區b内至少形成一個椒替圖型2〇6 。襯墊圖型206包括(依堆疊順序)一襯墊氧化物層圖型2〇3及 一襯墊氮化物層圖型2〇5。之後再以襯墊圖型2〇6作爲蚀刻 遮罩,針對基體2〇1進行蝕刻,以形成一隔離區2〇7 (例如一 渠溝區),其可在高壓電晶體區a内定義出一第一作用區^, 並在单元陣列區b内定義出一第二作用區lb。而後便可針對 包含木溝區在内&基體進行高溫氧化,以便在渠溝區之側 壁及底部形成一高溫氧化物層209。 參見圖25,吾人先在基體(包含渠溝區在内)之整個表面上 形成填充於該隔離區之絕緣層。該絕緣層之形成方式可 與圖20之相關説明中、本發明第一具體實例所用之方式相 同。而後則需將該絕緣層平面化,直到襯墊氮化物層圖型 205外露爲止,以便在隔離區2〇7内形成一絕緣層圖型。 實施平面化作業時最好係採用化學機械研磨法。而後則需 在包含絕緣層圖型211在内之基體上形成一第一抗光蝕圖型 213,其可依吾人之選擇,露出高壓電晶體區&内之襯墊氮 化物層圖型205。 參見圖26,吾人係利用一濕式蝕刻劑(例如如磷酸 (HJO4))去除第一抗光蝕圖型213所露出之襯墊氮化物層圖 型205。之後便可將第一抗光蝕圖型213去除。而後再利用 一氧化物蚀刻劑(例如氫氟酸(HF)或經緩衝之氧化物蝕刻劑 (BOE))去除尚壓電晶體區&内之襯塾氧化物層圖型Μ],已 (請先閱讀背面之注意事項再填寫本頁) J— 裝 ------.1 訂--------.-At -25· 23460953 A7 五、發明說明(
便使第一作用區1 a外露。,士咕B 川進行蚀刻。如此Λ將可1针對局部之絕緣層圖型 將了降低絕緣層圖型2 u (請先閲讀背面之注意事項再填寫本頁) 而第-作用區la之邊緣亦有可能形成 / ’、 而,爲去除襯#氧化物薄層圖型2 :£R1 °然 由於爲時不長,因此,第—下凹區R1之深度不大。/ 參錢27,吾人先針對上-步驟所產生之結構(其中第一 作用區1 a業已外露)進行冥、、w备 路)逛仃河/皿乳化,以便在第—作用區13之 表面形成-第一閘極絕緣層215。爲考量後續之下凹製程, 第-閘極絕緣層215之厚度最好爲5⑻埃以上。此時基於高 ,氧化製程本身之特性,第—閘極絕緣層215之底面係低於 第二作用區ib之表面。舉例而言’若第_閘極絕緣層215係 由一厚度爲500埃之高溫氧化物層所形成,則第一與第二作 用區la、lb兩者之表面高度差D約爲2〇〇至25〇埃。高度差〇 最好等於「第一閘極絕緣層在後續製程中之最終厚度」與 「後續製程所形成之一第二閘極絕緣層之厚度’」兩者之差 因此’可使第一閘極絕緣層215進一步下凹,以.縮小第— 閘極絕緣層215與第二作用區lb之頂面高度差。此時,第— 作用區la上尚存之第一閘極絕緣層215其頂面η最好仍高於 經濟部智慧財產局員工消費合作社印製 第二作用區lb之表面。 參見圖28,吾人已去除單元陣列ib内之襯塾氮化物層圖 型20 5與襯墊氧化物薄層圖型2〇3,以便使第二作用區lb外 露。因此,第一作用區la上將形成一具有所需厚度E之第一 閘極絕緣層2 1 5 a,而渠溝區内則形成一隔離層2 11 a。第一 閘極絕緣層2 15a之頂面最好仍高於第二作用區lb之表面。 26- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 460953 Α7
下凹區R2, 此時在第二作用區lb之邊緣有可能形成—第 其深度則愈淺愈好。 參見圖29,吾人先針對上一步驟所產生之結構p中第二 作用區比業已外露)進行高溫氧化,以形成一厚度不超過 埃之第二閘極絕緣層217,例如―陡道氧化物薄層。此時, 第-作用區u與第二閘極絕緣層217之頂面高度差d,最好等 於第-閘極絕緣層215a之厚度。易言之,帛一閑極絕緣層 215a之頂面最好與第二閘極絕緣層217之頂面等高。 曰 然後便可在基體(包含第二閘極絕緣層2 \ 7在内)之整個表 面上形成一第一導電層219。第一導電層219最好係由一經 摻雜之多晶矽層所形成。最後則在第—導電層219上形成— 可覆蓋尚壓電晶體區a及第二作用區β整個表面之第二抗光 蝕圖型221。 參見圖3 0 ’吾人先以第二抗光蝕圖型22丨作爲蚀刻遮罩, 針對第一導電層21 9進行蝕刻,以形成一覆蓋於高壓電晶體 區a之第一導電層圖型219a、及一覆蓋於第二作用區lb之第 一導電層圖型219b。之後再將第二抗光蝕圖型221去除。 此時若單元陣列區b係對應週邊電路區域内之低壓電晶體 區’則第二抗光蚀圖型22 1便無形成之必要。易言之,若欲 形成圖1與圖32中不變性記憶裝置之浮閘;FG才需使用第二抗 光蝕圖型221 〇 之後便可在第二抗光蝕圖型221經去除後之結構之整個表 面上,依序形成一閘間電介質層223及一第二導電層.225。 用以形成閘間電介質層223之材料層係與本發明第一具體實 -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
· ϋ § ϋ —I n iai n Ml I it a_la I 經濟部智慧財產局員工消費合作社印製 460953 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明( 例之閘間電介質層129相同。此外,用以形成第二導電層 225之材料層亦與本發明第— __ a随Λ例夂罘二導電層13 i相 同。 參見圖31A與圖31B,吾人需使第二導電層225、閑間電介 質層223、及第-導電層圖型2l9M%2i9b依序形成圖型,以 形成-橫料第-作用區la之第1極圖型阳 '及一橫越 於第二作用區ib之第二閘極圖型 括(依堆疊順序)-第一閘極219a,' —第—閘間電介質層 223a、及一第一虛擬閘極225a。同樣,第二閉極圖型肥包 括(依堆疊順序)-浮閘FG、_第二閑間電介質層223b、及 一控制閘極CG。 此外,雖然圖式中並未顯示’但若單元阵列區⑽對應於 低壓電晶體區,第二閘極圖型GP2之構造將與第一閘極圖型 GP1相同,亦即形成於低壓電晶體之第二閘極圖型〇ρ2可包 括(依堆疊順序)一第二閘極、一第二閘間電介質層、及—第 二虛擬閘極。 根據本發明之第二具體實例,縱使第一與第二閘極絕緣 層215a、217之頂面高度差,相鄰之浮閥1?(}間亦不致產生條 狀餘料,如圖31A所示。其原因在於,吾人係先形.成渠溝= 離(因而產生斜坡狀之側壁),再實施第一圖型形成製程(用 於形成浮閥FG)。此外,在形成隔離層時亦不必準確控制絕 緣層圖型之下凹製程。 一如前述,本發明可縮小第一與第二閘極絕緣層之頂面 高度差。因此,若以自動對準之渠溝隔離技術製造不變性 本紙張尺度適用中國國家標準(CNS〉A4規格(21〇 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝 I I —.1 .rIIIIIJ — , 28- 4 6 0953
發明說明( ,思I置„人知可在形成隔離層時提高絕緣層圖型下凹 製,之最大容限。此外,縮小第—與第二閘極絕緣層之頂 面同度差亦可使作用區之邊緣、相鄰閘極圖型間不致產生 '條狀餘料。 此外,拫據本發明,在用以定義第_與第二作用區之隔 離層形成後,吾人不需使用抗光蚀層,即可在第一作用區 上形成高壓電晶體之閘極絕緣層,並在第二作用區上形成 早几電晶體之隨道氧化物層。此—特性可防止閘極絕緣層 文抗光蝕層之污染,並解決「閘極絕緣層薄化現象」與 「條狀餘料之出現」導致製程失敗之問題。 本备明之圖式與説明雖係以本發明之較佳具體實例爲夂 照對象,但熟知此.項技藝之人士即知,其中之形式與細節 均可作多種變化而不脱離本發明之精神與範圍。本發明之 精神與範圍係由後附之申請專利範圍加以界定。 (請先閲讀背面之注意事項再填寫本頁) 裝------— —訂--------'.-^. 經濟部智慧財產局員工消費合作社印製 -29 ‘紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. ^6 095 3 A8 . ___ D8 -------------- 六、申請專利範圍 1.—種半導體裝置,包括: 複數個作用區,該等作用區係定義於一半導體基體之 預定區域,且包括至少一個第—作用區、及至少一個第 :作用區;該第一作用區之表面係低於該半導體基體之 y主要表面,該第二作用區之表面則高於該第一作用區 之表面 ; —形成於該第一作用區之第—閘極絕緣層; 形成於該第二作用區之第二閘極絕緣層,其厚度小 於該第一閘極絕緣層之厚度; 隔離區,該隔離區係形成於該半導體基體上、該等 .作用區之間,且該隔離區之底部係低於該第一作用區之 表面;及 柄充於该隔離區之隔離層,其可覆蓋該第一與第二 閘接絕緣層之整個側壁。 2‘如申請專利範圍第1項之半導體裝置,其中該第岁與第二 間極絕緣層之頂面高度差小於該第一與第二閉極辑緣層 厚度差之一半。 3 ·如申請專利範圍第2項之半導體裝置,其中該隔離層之頂 面係與该弟一與第二閘極絕緣層中較高者之頂面等高。 4.如申請專利範圍第1項之半導體裝置,其中該隔離區係— 渠溝區。. 5 _如申請專利範圍第1項之半導體裝置,尚包栝: —橫越於該第一作用區之第一閘極圖塑,其可覆蓋該 第一閘極絕緣層之一預定區域;及 -30- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (琦先閲讀背面之注意事項再填寫本頁) Z裝--------訂--------•.線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 6 0953 六、申請專利範圍 —橫越於該第二作用 A/r 區I弟一間極圖型,Jt可灣貧谷· 弟二閘極絕緣層之―敢區域。 -了覆蓋琢 6. 如中請專利範圍第5,頁之半 型包括一第一閘極、_〜p裝置其中間極圖 弟閘間電介質層、及一第 — * 擬閘極,該第一Ρϋ 4Τ β 矛虚 这罘閘極 '第—閘間電 閘極係依序堆疊。 次罘虚擬 7. 如申請專利範圍第巧之半導體裝 型包括-第二間極、-第二間間電介質層、及:Γ产 擬間極,該第二間極、第二閑間電介質層、及第= 閘極係依序堆疊。 盧擬 I如中請專利範圍第w之半導體裝置,其中該第二閉極圖 —型包括-洋閘第二閘間電介質層、及_控制閘極, 忑浮閘 '第一閘間電介質層、及控制閘極係依序堆疊。 9· 一種製造半導體裝置之方法,包括下列步驟: 在一丰導體基體之一預定區域形成—第—閘極絕緣層 ,該第一閘極絕緣層之底面係低於該半導體基體之一主 要表面; 在遠半導體基體上、鄰近該第一閘極絕緣層處形成一 第二閘極絕緣層,該第二間·極絕緣層之底面高於該第— 閘極 '纟巴緣層之底面,且該第二閘極絕緣層之厚度小於該 第一閘極絕緣層之厚度; 在上一步驟所產生之結構(其已具有該第一與第二閘極 絕緣層)之整個表面上,依序形成一第一導電層及—化學 機械研磨停止層; -31 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — — limn! - — — lull· ^ «II — — — — — —· (請先閱讀背面之注意事項再填寫本頁) 460953 A8 B8 C8 _ D8 -----~~- 六、申請專利範圍 電層、第一與 ,以形成一渠 出一第一作用 第二作用區; 電層圖型及一 其可覆蓋該 一與第二閘極 一襯墊•氧化物 形成圖型,以 成圖型之襯塾 之表面形成一 -I I ------ - -- -裝!! —訂· ----- — I-線·γ . - - -/IV. /> . (請先閱讀背面之注意事項再填寫本頁) 仅序使该化學機械研磨停止層' 第一導 第二閘極絕緣層、及半導體基體形成圖型 溝區,其可在該第一閘極絕緣層下方定義 區,並在該第二閘極絕緣層下方定義出一 同時形成依序堆疊於各作用區之—第一導 化學機械研磨停止層圖型; 形成一填充於該渠溝區之絕緣層圖型; 去除該化學機械研磨停止層圖型;及 使該絕緣層圖型下凹,以形成—隔離層 第一與弟二閘極絕緣層之整個側壁。 10.如申請專利範圍第9項之方法,其中形成第 絕緣層之步驟包括下列步碟: 在該半導體基體之整個表面上依序形成 層及一襯墊氮化物層; 依序使該襯墊氮化物層及襯整氧化物層 便露出該半導體基體之一第—區; 針對上一步驟所產生之結構(其具有已形 览化物層)進行南溫氧化,以便在該第—區 第一閘極絕緣層; 經濟部智慧財產局員工消費合作社印製 將已形成圖型之襯墊氮化物層及已形成圖型之襯墊氧 化物層去.除,以便露出一位於後者下方之第二區;及. 針對上一步驟所產生之結構(其中已形成圖型之襯墊氧 化物層樣業經去除)進行高溫氧化,以便在該第二區之表 面形成一厚度小於該第一閘極絕緣層之第二閘極絕緣層。 -32 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 460953 A8B8C8D8 六、申請專利範圍 Η 如申请專利範圍 ' 麵垃地一。奴万去,其中孩第-導電層係由 經濟部智慧財產局貢工消費合作社印製 經摻雜之多晶矽I所形成。 12. 如申請專利範圍第9項之方法 層係由一氮化矽層所形成。 13. 如申請專利範圍第9項之方法 聲包括下列步骤: 在上一步驟所產生之結構(其中渠溝區業已形成)之整 個表面上形成一填充於該渠溝區之絕緣層;及 將孩絕緣層平面化,直到該化學機械研磨停止層外露 爲止。 ° 14. 如申请專利範圍第13項之方法,其中將絕緣層平面化之 步驟係採用化學機械研磨法。 15 ·如申請專利範圍第9項之方法,其中使絕緣層圖型下凹之 步驟需進行至第一導電層圖型之侧壁外露爲止。 16. 如申請專利範圍第9項之方法,尚包括下列步驟: 在該第一作用區上形成一第一閘極圖型,該第一閘極 圖型係橫越於該第一作用區,且包括該第一導電層圖型 之—部份;及 在該第二作用區上形成一第二閘極圖型,該第二閘極 圖型係橫越於該第二作用區,且包括該第一導電層圖型 之一部份。 17. 如申請專利範圍第16項之方法,其中形成第一與第二閘 極圖型之步驟包括下列步驟: 在上一步驟所產生之結構(其中隔離層業已形成)之整 其中該化學機械研磨停止 其中形成絕緣層圖型之步 (請先閱讀背面之注意事項再填寫本頁) S,裝--------L 訂 ------.線 33- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46 095 3 A8 B8 C8 D8 六、申請專利範圍 個表面上,依序形成—第二導電層、一閘間電介質層、 及一第三導電層;及 (請先閱讀背面之注意事項再填寫本頁) 使該第三導電層、閘間電介質層、第二導電層、及第 一導電層圖型依序形成圖型,以便形成—第一閘極、一 第一閘間電介質層、及一第—虛擬閘極,三者係依序堆 疊於咸第一閘極絕緣層之—預定區域;同時形成—第二 閘極 ' —第二閘間電介質層、及一第二虛擬閘極,三者 係依序堆疊於該第二閘極絕緣層之一預定區域。 18. 如申請專利範圍第16項之方法,其中形成第一與第二閘 極圖型之步驟包括下列步驟: 在上一步驟所產生之結構(其中隔離層業已形成)之整 個表面上形成一第二導電層; 使該第二導電層形成圖型,以便形成—第二導電層圖 型其可使鄰近該第二作用區之隔離層外露; 在上一步,驟所產生之結構(其中第二導電層圖型業已形 成)之整個表面上,依序形成一閘間電介質層及一第三導 電層;及 經濟部智慧財產局員工消費合作社印製 使該第三導電層、閘間電介質層、第二導電層圖型、 及第一導電層圖型依序形成圖型,以便形成一第—閘極 、一第一閘間電介質層、及一第一虛擬閘極,三者係依 序堆疊於該第一閘極絕緣層之一預定區域;同時形成_ 浮閘、一第二閘間電介質層、及一控制閘極,三者係依 序堆疊於該第二閘極絕緣層之一預定區域。 19. 一種製造半導體裝置之方法,包括下列步驟: -34- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 4 6 095 3 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 在一半導體基體上形成複數個襯墊圖型. 利用該《«型作爲㈣遮罩,針對該半導體基體 ’以形成-渠溝區,其可定義出至少—個第— 作用區及至.少一個第二作用區; 形成一填充於該渠溝區之絕緣層圖型; 依照吾人之選擇,去除該第-作用區上之襯墊圖型, 使該第一作用區外露; 在及弟-作用區(表面形成—第—閱板 面係低於該第二作用區之頂面; ’ 去除该弟—作用區上之為教t圆剔 炙硯墊圖型,以便依照吾人之選 .擇,使該第二作用區^此露;及 形成一第二閘極絕緣層,其厚度,^、於該第—閘極絕緣 層疋厚度,其頂面則高於該第—閘極絶氣層之 ' 20.如申請專利範圍第19項之方法,並 二〜〜。 a . ^ Y私成弟—閘極絕緣 層(万式係針對外露之第一作用區之表面進行高溫氧化 Η.如申請專利範圍第19項之方法,並 门/孤氧化。 層之步驟包括下列步驟:中^成弟―閘極絕緣 :對:第;:用區之表面進行高溫氧化,以一 具有一罘一厚度之高溫氧化層;及 針對具有該第一厚度之高溫氧化屬 便形成-具有-第二厚度之高溫氧化層以 於該第一厚度。 眾卑一厚度小 22.如申請專利範圍第19項之方法,其中形 層之方式係針對外露之第二作用區之表面進==緣 -35- (紙張尺度適用中國國家標準(CNS)A4 &格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) i ! I 丨—訂·11111!.1·^^ 6 4 經濟部智慧財產局員工消費合作社印製 095 3 as B8 C8 D8 六、申請專利範圍 23. 如申請專利範圍第19項之方法,尚包括下列步驟: 在該第一閘極絕緣層之一預定區域形成一橫越於該第 一作用區之第一閘極圖型;及 在該第二閘極絕緣層.之一預定區域形成一橫越於該第 二作用區之第二閘極圖型。 24. 如申請專利範圍第23項之方法,其中形成第一與第二閘 極圖型之步驟包括下列步驟: 在上一步驟所產生之結構(其中第一與第二閘極絕緣層 業已形成)之整個表面上,依序形成一第一導電層、一閘 間電介質層、及一第二導電層;及 依序使該第二導電層、閘間電介質層、及第一導電層 形成圖型,以便形成一第一閘極、一第一閘間電介質層 、及一第一虚擬閘極,三者係依序堆疊於該第—閘極絕 緣層之一預定區域;同時形成一第二閘極、一第二閘間 電介質層、及一第二處擬閘極,三者係依序堆疊於該第 二閘極絕緣層之一預定區域。 25. 如申請專利範圍第23項之方法,其中形成第一與第二閘 極圖型之步驟包括下列步驟: 在上一步骤所產生之結構(其中第一與第二閘極絕緣廣 業已形成)之整個表面上形成一第一導電層; 使該第.一導電層形成圖型,以便形成一第一導電層圖 型,其可使鄰近該第二作用區之絕緣層外露; 在上一步驟所產生之結構(其中第一導電層圖型業已形 成)之整個表面上,依序形成一閘間電介質層及一第二導 -36- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------I------1 ; ^--------^ ^ i.-------漆,1 ,.-.-ί V (請先間讀背面之注意事項wf填寫本 460953 A8 B8 C8 D8六、申請專利範圍 電層;及 使該第二導電層、閘間電介質層、及第一導電層圖型 依序形成圖型’以便形成一第一閘_極、一第一閘間電介 質層、及一第一虛擬閘極,三者係依序堆疊於該第一閘 極絕緣層之一預定區域;同時形成一浮閘、一第二閘間 電介質層、.及一控制閘極,三者係依序堆疊於該第二閘 極絕緣層之一預定區域。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -37- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW089119966A 1999-12-24 2000-09-27 Semiconductor device having multi-gate insulating layers and methods of fabricating the same TW460953B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990061929A KR100350055B1 (ko) 1999-12-24 1999-12-24 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
TW460953B true TW460953B (en) 2001-10-21

Family

ID=19629489

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089119966A TW460953B (en) 1999-12-24 2000-09-27 Semiconductor device having multi-gate insulating layers and methods of fabricating the same

Country Status (5)

Country Link
US (1) US6642105B2 (zh)
JP (1) JP4570240B2 (zh)
KR (1) KR100350055B1 (zh)
CN (1) CN1177370C (zh)
TW (1) TW460953B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI484567B (zh) * 2012-03-09 2015-05-11 Taiwan Semiconductor Mfg Co Ltd 半導體結構與其製造方法
TWI556318B (zh) * 2012-03-09 2016-11-01 聯華電子股份有限公司 半導體製程

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357692B1 (ko) * 2000-10-27 2002-10-25 삼성전자 주식회사 비휘발성 메모리소자 및 그 제조방법
KR20020091982A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법
US6531731B2 (en) * 2001-06-15 2003-03-11 Motorola, Inc. Integration of two memory types on the same integrated circuit
TWI277199B (en) 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
JP3944013B2 (ja) * 2002-07-09 2007-07-11 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
KR100522098B1 (ko) * 2002-10-22 2005-10-18 주식회사 테라반도체 플래시 eeprom 단위셀 및 이를 포함하는 메모리어레이 구조체
KR100442885B1 (ko) * 2002-11-01 2004-08-02 삼성전자주식회사 반도체 소자의 다중 두께 게이트 유전층 제조 방법
KR100469128B1 (ko) * 2002-11-07 2005-01-29 삼성전자주식회사 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US7508048B2 (en) 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
KR100948477B1 (ko) 2003-05-14 2010-03-17 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100976698B1 (ko) * 2003-06-18 2010-08-18 주식회사 하이닉스반도체 반도체소자의 게이트 산화막 형성방법
KR100481890B1 (ko) * 2003-08-27 2005-04-11 주식회사 하이닉스반도체 반도체소자의 게이트 산화막 형성방법
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US20050074947A1 (en) * 2003-09-18 2005-04-07 Kim Hak Dong Methods for fabricating semiconductor devices
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
KR100545183B1 (ko) * 2003-12-27 2006-01-24 동부아남반도체 주식회사 플래시 셀 내의 자기 정렬 소자 분리막 구조 및 그 형성방법
KR100533772B1 (ko) * 2004-01-09 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006012970A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置およびその製造方法
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US7214590B2 (en) * 2005-04-05 2007-05-08 Freescale Semiconductor, Inc. Method of forming an electronic device
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
JP4791799B2 (ja) * 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
KR100660285B1 (ko) * 2005-12-28 2006-12-20 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치의 제조방법
JP2007287987A (ja) * 2006-04-18 2007-11-01 Fujifilm Corp 固体撮像装置の製造方法及び固体撮像装置
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
JP4772709B2 (ja) * 2007-01-31 2011-09-14 株式会社東芝 半導体記憶装置
JP2009043897A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置およびその製造方法
KR100891407B1 (ko) * 2007-08-20 2009-04-02 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
US7875516B2 (en) * 2007-09-14 2011-01-25 Qimonda Ag Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing
US8133797B2 (en) 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
JP2010183003A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
CN103578951B (zh) * 2012-08-09 2016-04-06 华邦电子股份有限公司 半导体元件的制造方法
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US10515976B2 (en) * 2018-02-01 2019-12-24 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10699960B2 (en) 2018-06-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for improving interlayer dielectric layer topography
US11183429B2 (en) * 2019-03-25 2021-11-23 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device including forming a gate insulating material layer on a protection layer and removing the gate insulation material layer and the protection layer on the first region

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
JPH10178102A (ja) * 1996-12-18 1998-06-30 Sony Corp 半導体装置の製造方法
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
KR100244495B1 (ko) * 1997-09-25 2000-03-02 김영환 반도체 소자 제조방법
KR19990030770A (ko) * 1997-10-06 1999-05-06 윤종용 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법
KR19990049409A (ko) * 1997-12-12 1999-07-05 윤종용 서로 다른 두께의 게이트 산화막 형성 방법
JP4270670B2 (ja) * 1999-08-30 2009-06-03 株式会社東芝 半導体装置及び不揮発性半導体記憶装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI484567B (zh) * 2012-03-09 2015-05-11 Taiwan Semiconductor Mfg Co Ltd 半導體結構與其製造方法
US9356108B2 (en) 2012-03-09 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
TWI556318B (zh) * 2012-03-09 2016-11-01 聯華電子股份有限公司 半導體製程

Also Published As

Publication number Publication date
CN1302088A (zh) 2001-07-04
JP2001203285A (ja) 2001-07-27
KR100350055B1 (ko) 2002-08-24
KR20010063830A (ko) 2001-07-09
US20020119615A1 (en) 2002-08-29
US6642105B2 (en) 2003-11-04
CN1177370C (zh) 2004-11-24
JP4570240B2 (ja) 2010-10-27

Similar Documents

Publication Publication Date Title
TW460953B (en) Semiconductor device having multi-gate insulating layers and methods of fabricating the same
KR102257038B1 (ko) 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
CN105448919B (zh) 动态随机存取存储器及其制造方法
TW497224B (en) Split-gate flash memory and method of manufacturing the same
US7951670B2 (en) Flash memory cell with split gate structure and method for forming the same
JP2009283763A (ja) 半導体装置
JP2004221601A (ja) 多重ゲート絶縁膜を有する半導体素子の製造方法及びそれにより製造された半導体素子
JP5047475B2 (ja) 半導体素子の製造方法
TW497223B (en) Non-volatile memory device and fabrication method thereof
JP4834303B2 (ja) スプリットゲート型フラッシュメモリ装置の製造方法
CN107221533A (zh) 快闪存储器的制造方法
JP2007258572A (ja) スプリットゲート型不揮発性半導体記憶装置とその製造方法
JP2004165182A (ja) 半導体装置
JP2015109469A (ja) 半導体素子
JP5522915B2 (ja) 半導体記憶装置およびその製造方法
CN103022036B (zh) 单边存取器件
TW463248B (en) Method for forming gates
CN104465525B (zh) 嵌入式闪存的形成方法
US7713820B2 (en) Method for manufacturing non-volatile memory
JP2004319586A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100655283B1 (ko) 이이피롬 장치 및 그 제조 방법
TW478063B (en) Process for manufacturing semiconductor device
US7368346B2 (en) Method for forming gate structure in flash memory device
US9147577B2 (en) Floating gate flash cell device and method for partially etching silicon gate to form the same
JP3033748B2 (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees