JP2006012970A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。
【解決手段】 シリコン基板21にあらかじめ深さDの凹部をRIE法で形成しておき、凹部を形成した部分に厚い膜厚d1のゲート酸化膜22を形成し、高い部分に薄い膜厚d2のゲート酸化膜23を形成する。これらのゲート酸化膜22、23の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜24、28、ONO膜29、多結晶シリコン膜30、WSi膜31、シリコン窒化膜32を形成した構成としている。トレンチ25に埋め込むシリコン酸化膜27の平坦化をCMP処理で行う際に、段差がないので加工精度を高めることができる。
【選択図】 図1
【解決手段】 シリコン基板21にあらかじめ深さDの凹部をRIE法で形成しておき、凹部を形成した部分に厚い膜厚d1のゲート酸化膜22を形成し、高い部分に薄い膜厚d2のゲート酸化膜23を形成する。これらのゲート酸化膜22、23の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜24、28、ONO膜29、多結晶シリコン膜30、WSi膜31、シリコン窒化膜32を形成した構成としている。トレンチ25に埋め込むシリコン酸化膜27の平坦化をCMP処理で行う際に、段差がないので加工精度を高めることができる。
【選択図】 図1
Description
本発明は、膜厚の異なる複数のゲート絶縁膜を備えた半導体装置およびその製造方法に関する。
この種の半導体装置として、例えばフラッシュメモリに代表される不揮発性半導体装置がある。これは、メモリセル領域と周辺回路領域とで異なるゲート絶縁耐圧が必要となる関係から、ゲート絶縁膜の膜厚もそれぞれに対応して異なるように形成している。この場合、ゲート電極の膜構成を先に形成してからゲート電極構造を形成するとともに素子分離領域を形成する製造工程を採用しているものでは、ゲート絶縁膜の膜厚が異なると、次のような点で不具合が発生する。
すなわち、ゲート絶縁膜の膜厚の差は、素子分離領域のトレンチを形成した後に、トレンチ内に埋め込んだ絶縁膜をCMP処理を行って平坦化する際に、CMP処理時のストッパ膜となるシリコン窒化膜の高さの差として出てくる。このため、CMP処理時に段差の高い側のシリコン窒化膜が異常に削れてしまうことになり、結局加工マージンが少なくなってしまうことになる。また、CMP処理では、段差に起因してディッシングなどの不具合が発生しやすくなる。
このような不具合に対処すべく、例えば特許文献1に示すものでは、膜厚の厚いゲート酸化膜を形成する部分は、LOCOSなどの選択酸化の方法を用いて厚い酸化膜を形成し、これを必要な膜厚にエッチングすることで膜厚の差に起因した段差を少なくするようにしている。
特開2001−203285号公報
しかしながら、上記した特許文献1のものでは、ゲート絶縁膜の膜厚の差を解消するために、厚いゲート絶縁膜の形成領域に、シリコン基板の厚いゲート酸化膜の形成部分に選択酸化法による厚い酸化膜を形成し、これを適切な膜厚になるまでエッチングすることで所望の膜厚のゲート酸化膜を形成するようにしているので、つぎのような不具合がある。
すなわち、選択酸化つまりいわゆるLOCOSにより形成した酸化膜は、その周縁部にバーズビークと呼ばれる歪み領域が形成されるので、その部分を素子の特性が寄与する領域として使うことができない。この結果、その領域を考慮した設計が必要となり、素子面積の縮小に制約を受けることになる。
すなわち、選択酸化つまりいわゆるLOCOSにより形成した酸化膜は、その周縁部にバーズビークと呼ばれる歪み領域が形成されるので、その部分を素子の特性が寄与する領域として使うことができない。この結果、その領域を考慮した設計が必要となり、素子面積の縮小に制約を受けることになる。
本発明は上記事情を考慮してなされたもので、その目的は、ゲート酸化膜に起因した段差を解消してCMP処理時に加工マージンを確保できると共に、平坦性の高い加工処理をすることができるようにした半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、半導体基板と、この半導体基板上に形成された膜厚の異なるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極用多結晶シリコン膜とを備え、前記半導体基板は、前記ゲート電極の高さが同じとなるように、前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を備えた構成とされているところに特徴を有する。
本発明の半導体装置の製造方法は、半導体基板に側壁面が底面に対してほぼ直角をなす凹部を形成する工程と、この凹部内に厚い膜厚のゲート絶縁膜を形成すると共に、凹部以外の部分に薄い膜厚のゲート絶縁膜を形成する工程とを備え、前記厚い膜厚のゲート絶縁膜および薄い膜厚のゲート絶縁膜は、上面の高さがほぼ一致するように形成するところに特徴を有する。
本発明の半導体装置によれば、ゲート絶縁膜の膜厚が異なる構成において、ゲート電極の上面の高さを同じとすることができ、膜厚の差に起因した不具合の発生が予想されるCMP工程などがある場合でも、膜厚の差を解消したことで、不具合を回避すると共に加工精度を高める構成とすることができる。
(第1の実施形態)
以下、本発明をフラッシュメモリに適用した場合の第1の実施形態について図1ないし図7を参照して説明する。
図1および図2は、メモリセル領域および周辺回路領域のそれぞれに形成されるトランジスタの層構造を示すもので、図3は、これら図1および図2の対応する部分の平面図を模式的に示している。図1では、ゲート電極G上で活性領域AAおよび素子分離領域STIを横断する方向つまり図3中A−A線で示す方向に切断し、図2では、活性領域AAと平行する方向つまり図3中B−B線で示す方向に切断した模式的断面図を示している。
以下、本発明をフラッシュメモリに適用した場合の第1の実施形態について図1ないし図7を参照して説明する。
図1および図2は、メモリセル領域および周辺回路領域のそれぞれに形成されるトランジスタの層構造を示すもので、図3は、これら図1および図2の対応する部分の平面図を模式的に示している。図1では、ゲート電極G上で活性領域AAおよび素子分離領域STIを横断する方向つまり図3中A−A線で示す方向に切断し、図2では、活性領域AAと平行する方向つまり図3中B−B線で示す方向に切断した模式的断面図を示している。
図1、2において、半導体基板としてのシリコン基板21は、同一基板の場所によって異なる厚さ寸法に形成されている。この場合、周辺回路領域の高耐圧トランジスタの部分がメモリセル領域のセルトランジスタの部分に比べて厚さ寸法がD(例えばD=27nm)だけ薄くなるように形成されている。
シリコン基板21の上面には、ゲート絶縁膜としてのゲート酸化膜22、23(後述する製造工程での第3のシリコン酸化膜22、第4のシリコン酸化膜23に相当)が周辺回路領域およびメモリセル領域のそれぞれに対応して形成されている。ゲート酸化膜22および23の各膜厚はd1=35nm、d2=8nmである。ゲート酸化膜22、23の膜厚の関係は、
d1>d2
とされ、しかも、ほぼ
d1=d2+D
の関係を満たすように形成されている。
シリコン基板21の上面には、ゲート絶縁膜としてのゲート酸化膜22、23(後述する製造工程での第3のシリコン酸化膜22、第4のシリコン酸化膜23に相当)が周辺回路領域およびメモリセル領域のそれぞれに対応して形成されている。ゲート酸化膜22および23の各膜厚はd1=35nm、d2=8nmである。ゲート酸化膜22、23の膜厚の関係は、
d1>d2
とされ、しかも、ほぼ
d1=d2+D
の関係を満たすように形成されている。
上記のように、ゲート酸化膜22、23の形成膜厚d1、d2に対応してあらかじめシリコン基板21の厚さ寸法を調整することで上記した関係を満たすようにしており、これによって形成したゲート酸化膜22、23の表面が同じ高さになるように構成したものである。
ゲート酸化膜22、23の上には、第1のシリコン多結晶膜24が膜厚40nmで形成されている。第1の多結晶シリコン膜24の表面からゲート酸化膜22、23およびシリコン基板21をエッチングして形成した素子分離領域としての溝であるトレンチ25が形成されている。トレンチ25の内壁には、後述する製造工程でいう第6のシリコン酸化膜26が膜厚6nmで形成されている。また、トレンチ25の内部には、製造工程上でいう第7のシリコン酸化膜27が埋め込み形成され、これによってSTI(Shallow Trench Isolation 素子分離領域)が形成され、その両側に活性領域が分離形成されている。
ゲート酸化膜22、23の上には、第1のシリコン多結晶膜24が膜厚40nmで形成されている。第1の多結晶シリコン膜24の表面からゲート酸化膜22、23およびシリコン基板21をエッチングして形成した素子分離領域としての溝であるトレンチ25が形成されている。トレンチ25の内壁には、後述する製造工程でいう第6のシリコン酸化膜26が膜厚6nmで形成されている。また、トレンチ25の内部には、製造工程上でいう第7のシリコン酸化膜27が埋め込み形成され、これによってSTI(Shallow Trench Isolation 素子分離領域)が形成され、その両側に活性領域が分離形成されている。
これらの上面は後述するCMP処理により平坦化されており、この上にはコントロールゲートを構成する第2の多結晶シリコン膜28が膜厚60nmで形成されている。この第2の多結晶シリコン膜28は、STI部分の上面にスリットを形成するようにパターニングされている。この上面には、ONO(Oxide-Nitride-Oxide)膜29が形成されている。ONO膜29は、膜厚5.5nmのシリコン酸化膜、膜厚8nmのシリコン窒化膜、膜厚5.3nmのシリコン酸化膜の各層を積層形成したもので、メモリセルトランジスタのフローティングゲートとコントロールゲートとの間のゲート絶縁膜となるものである。
上記膜構成は、図2に示すように、浮遊ゲートおよび制御ゲートとして分離するエッチング処理を行った後、側壁に製造工程でいう第8のシリコン酸化膜33を形成している。このような構成によりゲート電極34が形成されている。
上記構成を採用していることで、膜厚が異なるゲート酸化膜22および23の上面がほぼ同じ高さに形成されており、これによって後述する製造工程の平坦化処理工程では、ストッパとなる膜の高さも揃えた状態とすることができ、加工精度を高めることができると共に、加工マージンも大きく取ることができるようになる。
上記構成を採用していることで、膜厚が異なるゲート酸化膜22および23の上面がほぼ同じ高さに形成されており、これによって後述する製造工程の平坦化処理工程では、ストッパとなる膜の高さも揃えた状態とすることができ、加工精度を高めることができると共に、加工マージンも大きく取ることができるようになる。
次に、上記構成の製造工程について説明する。図4、5は図1に示す部分と同じ断面に対応した製造工程の各段階を示しており、図6、7は、図2に示す部分と同じ断面に対応した製造工程の各段階を示している。また、図中、左側はメモリセル領域のトランジスタに対応し、右側は周辺回路領域の高圧トランジスタに対応した構成を示している。
まず、図4(a)、図6(a)において、シリコン基板21を、800℃のO2雰囲気で加熱して表面に膜厚20nmの第1のシリコン酸化膜35を形成する。続いて、減圧CVD法で、膜厚90nmの第1のシリコン窒化膜36を堆積する。次に、通常のフォトリソグラフィ処理によりフォトレジスト37をパターニング加工し、そのレジストパターン37をマスクにしてRIE(Reactive Ion Etching)法により第1のシリコン窒化膜36をエッチング加工する。
まず、図4(a)、図6(a)において、シリコン基板21を、800℃のO2雰囲気で加熱して表面に膜厚20nmの第1のシリコン酸化膜35を形成する。続いて、減圧CVD法で、膜厚90nmの第1のシリコン窒化膜36を堆積する。次に、通常のフォトリソグラフィ処理によりフォトレジスト37をパターニング加工し、そのレジストパターン37をマスクにしてRIE(Reactive Ion Etching)法により第1のシリコン窒化膜36をエッチング加工する。
この後、図4(b)に示すように、O2プラズマ中にシリコン基板21をさらしてフォトレジスト37を除去してから、第1のシリコン酸化膜35及びシリコン基板21をRIE法により加工して凹部21aを形成する。この後、図4(c)に示すように、150℃のリン酸処理により第1のシリコン窒化膜36を除去し、続いて、希フッ酸溶液で第1のシリコン酸化膜35を20nmエッチングする。この後、ゲート酸化膜となる第3のシリコン酸化膜22を膜厚35nmで形成する。
通常のフォトリソグラフィ処理によりフォトレジストを所定のパターンに加工し、それをマスクにしてバッファードフッ酸溶液に27秒程度浸して第3のシリコン酸化膜21を除去する。次に硫酸と過酸化水素水の混合液にシリコン基板21を浸し、フォトレジストを除去する。これにより、図4(c)に示すように、シリコン基板21の凹部21aにゲート酸化膜22を埋め込んだ構成を得ることができる。
この後、750℃の水蒸気雰囲気中で加熱して第4のシリコン酸化膜23を膜厚8nmで形成する。次に、減圧CVD法で膜厚40nmの第1の多結晶シリコン膜24と膜厚90nmの第2のシリコン窒化膜39と膜厚230nmの第5のシリコン酸化膜40を順次堆積する。そして、通常のフォトリソグラフィ処理によりフォトレジストを所望のパターンに加工し、それをマスクにしてRIE法により第5のシリコン酸化膜40をエッチング加工し、この後、O2プラズマ中にシリコン基板21をさらしてフォトレジストを除去する。
次に、第5のシリコン酸化膜40をマスクに第2のシリコン窒化膜39をエッチング加工し、続いて、第2のシリコン窒化膜39をマスクにして第1の多結晶シリコン膜24をエッチング加工する。この後、膜厚の厚い第5のシリコン酸化膜40をマスクとして利用することで、第3のシリコン酸化膜22、第4シリコン酸化膜23およびシリコン基板21をエッチング加工し、シリコン基板21中にトレンチ25を形成し、1000℃のO2雰囲気中で加熱してトレンチ25の外壁に膜厚6nmの第6のシリコン酸化膜26を形成する。次に、HDP法により膜厚550nmの第7のシリコン酸化膜27を堆積してトレンチ25内部を埋め込むようにする。これにより、図5(d)および図6(d)に示すような構成を得る。
続いて、CMP処理により、第2のシリコン窒化膜39をストッパ膜として第7のシリコン酸化膜27を平坦化し、この後、900℃の窒素雰囲気中で加熱する。次に、バッファードフッ酸溶液に22秒程度浸して表面処理をした後、150℃のリン酸処理により第2のシリコン窒化膜39を除去する。この後、減圧CVD法によりリンが添加された膜厚60nmの第2の多結晶シリコン膜28を堆積する。続いて、第2の多結晶シリコン膜28をパターニングしたフォトレジストをマスクにしてRIE法を用いエッチング加工し、STI形成部分にスリット28aを形成する。これにより、図5(e)および図6(e)に示すような構成となる。
次に、図5(f)および図7(f)に示すように、減圧CVD法で、ONO膜(膜厚5.5nmのシリコン酸化膜、膜厚8nmのシリコン窒化膜、膜厚5.3nmのシリコン酸化膜の3層膜)29、リンが添加された膜厚80nmの第3の多結晶シリコン膜30、膜厚70nmのWSi(タングステン・シリサイド)膜31、膜厚300nmの第3のシリコン窒化膜32を順次堆積する。
この後、フォトリソグラフィ処理によりフォトレジストを所定の形状にパターニングし、それをマスクにして第3のシリコン窒化膜32をRIE法により加工し、O2プラズマ中にシリコン基板21をさらし、フォトレジストを除去する。次に、図7(g)に示すように、第3のシリコン窒化膜32をマスクに、WSi膜31、第3の多結晶シリコン膜30、ONO膜29、第2の多結晶シリコン膜28、第1の多結晶シリコン膜24、をRIE法でエッチング加工し、続いて1000℃のO2雰囲気中で加熱し、ゲート電極34a,34bの側壁に第7のシリコン酸化膜33を形成する。以上のような製造工程を経ることで、図1および図2に示すような構成のフラッシュメモリを得ることができる。
上記した製造工程を採用することで、膜厚の異なるゲート酸化膜22、23を形成する場合に、厚いゲート酸化膜22の形成領域に対応してシリコン基板21にあらかじめ凹部21aを形成することで段差を設けるので、ゲート酸化膜22、23を形成した状態では、その表面が同じ高さとなるように形成することができる。これによって、CMP処理工程では、第2のシリコン窒化膜39の高さを揃えた状態とすることができ、加工マージンを確保しつつ平坦性を高めた状態で精度良く加工することができるようになる。
また、上記実施形態によれば、シリコン基板21に形成する凹部21aを、RIE法により形成しているので、凹部21aの端部において側壁をほぼ垂直方向に形成することができ、これによって、選択酸化法による形成方法に比べてバーズビークのようなダメージ領域が形成されないので省スペース化を図ることができる。
(第2の実施形態)
図8は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板21に凹部21aを形成する際に、第1のシリコン窒化膜36を形成しない方法を採用している。
(第2の実施形態)
図8は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板21に凹部21aを形成する際に、第1のシリコン窒化膜36を形成しない方法を採用している。
すなわち、図8(a)に示すように、シリコン基板21上に前述同様にして膜厚20nmの第1のシリコン酸化膜35を形成し、通常のフォトリソグラフィ処理によりフォトレジスト41を所定のパターンに加工する。続いて、図8(b)に示すように、パターニングしたフォトレジスト41をマスクにしてRIE法により第1のシリコン酸化膜35及びシリコン基板21を加工して凹部21aを形成する。
この後、図8(c)に示すように、O2プラズマ中にシリコン基板21をさらし、フォトレジスト41を除去する。これにより、シリコン基板21に凹部21aを形成することができる。以下、前述と同様の工程を経ることで第1の実施形態と同様のものを製作することができ、同様の作用効果を得ることができるようになる。また、この製造方法では、第1のシリコン窒化膜36を設けない構成で実施できるので、製造コストを下げることができるという利点もある。
(第3の実施形態)
図9は本発明の第3の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板21に凹部21aを形成する際に、前述のような熱酸化膜を形成してこれを除去するという製造方法に代えて、RIE法によりシリコン基板21をエッチングするようにしている。
図9は本発明の第3の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板21に凹部21aを形成する際に、前述のような熱酸化膜を形成してこれを除去するという製造方法に代えて、RIE法によりシリコン基板21をエッチングするようにしている。
すなわち、通常のフォトリソグラフィ処理によりフォトレジスト37をパターンに加工し、図9(a)に示すように、これをマスクにしてRIE法により第1のシリコン窒化膜36まで除去した後、図9(b)に示すように、O2プラズマ中にシリコン基板21をさらしてフォトレジスト37を除去し、続いて、図9(c)に示すように、第1のシリコン酸化膜35及びシリコン基板21を加工して凹部21aを形成する。
この後、150℃のリン酸処理により第1のシリコン窒化膜36を除去し、続いて希フッ酸溶液で第1のシリコン酸化膜35を20nmエッチングする。この後、ゲート酸化膜となる第3のシリコン酸化膜22を膜厚35nmで形成する。以下は、第1の実施形態と同様である。以上のようにしてシリコン基板21に凹部21aを形成することで、第1の実施形態と同様の作用効果を得ることができるようになる。
(第4の実施形態)
図10ないし図14は本発明の第4の実施形態を示すもので、第1の実施形態と異なるところは、シリコン基板21に凹部21aを形成して調整することに加えて、第1の多結晶シリコン膜24の厚さを調整することでゲート酸化膜22、23の上面を同じ高さに形成できるようにしたものである。
図10ないし図14は本発明の第4の実施形態を示すもので、第1の実施形態と異なるところは、シリコン基板21に凹部21aを形成して調整することに加えて、第1の多結晶シリコン膜24の厚さを調整することでゲート酸化膜22、23の上面を同じ高さに形成できるようにしたものである。
図13(m)および図14(m)は、第1の実施形態で説明した図1および図2に対応する図で、メモリセル領域および周辺回路領域のそれぞれのトランジスタの層構造を示している。これらの図13(m)、図14(m)において、半導体基板としてのシリコン基板21は、同一基板の場所によって異なる厚さ寸法に形成されている。この場合、周辺回路領域の高耐圧トランジスタの部分がメモリセル領域のセルトランジスタの部分に比べて厚さ寸法がDa(段差寸法)だけ薄くなるように形成されている。
このシリコン基板21の上面には、ゲート絶縁膜としてのゲート酸化膜22、23が周辺回路領域およびメモリセル領域のそれぞれに対応して形成されている。ゲート酸化膜22および23の各膜厚はd1=35nm、d2=8nmであり、膜厚の厚いゲート酸化膜22の上面はゲート酸化膜23の上面よりも高く形成されている。これらのゲート酸化膜22、23の膜厚の関係は、前述と同様に、
d1>d2
とされている。また、この膜厚の関係は段差寸法Daを含めても、
d1>d2+Da
という関係になっていて、この状態では段差が解消されていないものである。
d1>d2
とされている。また、この膜厚の関係は段差寸法Daを含めても、
d1>d2+Da
という関係になっていて、この状態では段差が解消されていないものである。
これに対して、これらゲート酸化膜22、23のそれぞれの上面に形成された第1の多結晶シリコン膜24a、24bの各膜厚はs1、s2とされ、これらの膜厚の関係は、
s1<s2
とされており、これらの膜厚を含めると、前記の関係は、ほぼ
d1+s1=d2+s2+Da
という関係を満たすように形成されている。
s1<s2
とされており、これらの膜厚を含めると、前記の関係は、ほぼ
d1+s1=d2+s2+Da
という関係を満たすように形成されている。
つまり、上記のように、ゲート酸化膜22、23の形成膜厚d1、d2に対応してあらかじめシリコン基板21の厚さ寸法をDaだけ調整すると共に、第1の多結晶シリコン膜24a、24bの膜厚s1、s2を調整することで上記した関係を満たし、形成した第1の多結晶シリコン膜24a、24bの表面を同じ高さになるようにする構成としたものである。なお、上記の構成の上部の構成については、第1の実施形態の構成と同様であるから説明を省略する。
上記構成を採用していることで、シリコン基板21に形成する凹部21aだけでは、膜厚が異なるゲート酸化膜22および23の膜厚の差を吸収できない場合でも、その上部に形成する第1の多結晶シリコン膜24a、24bの膜厚を調整することで、これらの上面の高さを同じとなるように調整することができるので、これによって後述する製造工程の平坦化処理工程では、ストッパとなる膜の高さも揃えた状態とすることができ、加工精度を高めることができると共に、マージンも大きく取ることができるようになる。
次に、上記構成の製造工程について説明する。図10〜図13は前述と同様に第1の実施形態で示した図1の断面に対応した製造工程の各段階を示しており、図14は、同じく図2の断面に対応した製造工程の各段階を示している。また、左側はメモリセル領域のトランジスタに対応し、右側は周辺回路領域の高圧トランジスタに対応した構成を示している。
まず、図10(a)、図14(a)において、シリコン基板21を、800℃のO2雰囲気で加熱して表面に膜厚20nmの第1のシリコン酸化膜35を形成し、次に減圧CVD法で、膜厚90nmの第1のシリコン窒化膜36を堆積する。続いて、通常のフォトリソグラフィ処理によりフォトレジスト37を所定のパターンに加工し、それをマスクにしてRIE法により第1のシリコン窒化膜36を加工する。
次に、図10(b)に示すように、O2プラズマ中にシリコン基板21をさらし、フォトレジスト37を除去し、続いて、膜厚90nmの第1のシリコン窒化膜36をマスクに、第1のシリコン酸化膜35をバッファードフッ酸溶液に30秒程度浸し、20nmエッチングする。
この後、図10(c)に示すように、第2のシリコン酸化膜38を膜厚100nmで形成する。続いて、図10(d)に示すように、膜厚90nmの第1のシリコン窒化膜36をマスクに、第2のシリコン酸化膜38をバッファードフッ酸溶液に90秒程度浸して第2のシリコン酸化膜38を除去する。
この後、図10(c)に示すように、第2のシリコン酸化膜38を膜厚100nmで形成する。続いて、図10(d)に示すように、膜厚90nmの第1のシリコン窒化膜36をマスクに、第2のシリコン酸化膜38をバッファードフッ酸溶液に90秒程度浸して第2のシリコン酸化膜38を除去する。
次に、図11(e)に示すように、150℃のリン酸処理により第1のシリコン窒化膜36を除去し、続いて、希フッ酸溶液で第1のシリコン酸化膜35を20nmエッチングする。これにより、シリコン基板21の表面が露出した状態となり、その表面の所定部分に深さDaの凹部21aが形成された状態となる。
次に、図11(f)に示すように、ゲート酸化膜としての第3のシリコン酸化膜22を膜厚35nm(膜厚d1)で形成し、その後、減圧CVD法で、膜厚40nm(膜厚s1)の第1の多結晶シリコン膜24aと膜厚90nmの第2のシリコン窒化膜42を堆積する。続いて、図11(g)に示すように、通常のフォトリソグラフィ処理によりフォトレジスト43を所望のパターンに加工する。
次に、図11(f)に示すように、ゲート酸化膜としての第3のシリコン酸化膜22を膜厚35nm(膜厚d1)で形成し、その後、減圧CVD法で、膜厚40nm(膜厚s1)の第1の多結晶シリコン膜24aと膜厚90nmの第2のシリコン窒化膜42を堆積する。続いて、図11(g)に示すように、通常のフォトリソグラフィ処理によりフォトレジスト43を所望のパターンに加工する。
次に、図11(h)に示すように、パターニングしたフォトレジスト43をマスクにしてRIE法により第2のシリコン窒化膜42、第1の多結晶シリコン膜24a、第3のシリコン酸化膜22を加工し、その後、O2プラズマ中にシリコン基板21をさらし、フォトレジスト43を除去する。
続いて、図12(i)に示すように、750℃の水蒸気雰囲気中で加熱し第4のシリコン酸化膜23を膜厚8nm(膜厚d2)で形成する。この上に、膜厚45nm(膜厚s2)の第2の多結晶シリコン膜24bと膜厚90nmの第3のシリコン窒化膜44を推積し、通常のフォトリソグラフィ処理によりフォトレジスト45を所定のパターンに加工する。
続いて、図12(i)に示すように、750℃の水蒸気雰囲気中で加熱し第4のシリコン酸化膜23を膜厚8nm(膜厚d2)で形成する。この上に、膜厚45nm(膜厚s2)の第2の多結晶シリコン膜24bと膜厚90nmの第3のシリコン窒化膜44を推積し、通常のフォトリソグラフィ処理によりフォトレジスト45を所定のパターンに加工する。
この後、図12(j)に示すように、パターニングしたフォトレジスト45をマスクにして第3のシリコン窒化膜44をエッチング加工し、続けて第2の多結晶シリコン膜24bもエッチング加工する。次に、O2プラズマ中にシリコン基板21をさらし、フォトレジスト45を除去する。そして、この表面に膜厚230nmの第5のシリコン酸化膜46を堆積する。続いて、通常のフォトリソグラフィ処理によりフォトレジスト47を所定の素子分離領域形成のパターンに加工する。
次に、図12(k)および図14(k)に示すように、パターニングしたフォトレジスト47をマスクにしてRIE法により第5のシリコン酸化膜46をエッチング加工し、O2プラズマ中にシリコン基板21をさらし、フォトレジスト47を除去する。次に、第5のシリコン酸化膜46をマスクに第2および第3のシリコン窒化膜42および44をエッチング加工し、続いて、第2および第3のシリコン窒化膜42および44をマスクにして第1および第2の多結晶シリコン膜24aおよび24bをエッチング加工する。
さらに、第5のシリコン酸化膜46をマスクに、第3および第4のシリコン酸化膜22および23とシリコン基板21をエッチング加工し、シリコン基板21にトレンチ25を形成する。この後、1000℃のO2雰囲気で加熱し、トレンチ25の側壁に膜厚6nmの第6のシリコン酸化膜26を形成する。続いて、HDP法により膜厚550nmの第7のシリコン酸化膜27を堆積する。
次に、図13(l)および図14(l)に示すように、CMP法により第7のシリコン酸化膜27を平坦化処理し、900℃の窒素雰囲気中で加熱処理をする。続いて、バッファードフッ酸溶液に22秒程度浸し、150℃のリン酸処理により第2および第3のシリコン窒化膜42および44を除去する。次に減圧CVD法によりリンが添加された60nmの第3の多結晶シリコン膜28を堆積し、第3の多結晶シリコン膜28をフォトレジストをマスクにしてRIE法を用いエッチング加工する。これにより、STI領域の上部にスリット28aが形成される。
次に、図13(m)および図14(m)に示すように、減圧CVD法で、ONO膜(膜厚5.5nmのシリコン酸化膜、膜厚8nmのシリコンナイトライド、膜厚5.3nmのシリコン酸化膜の3層膜)29、リンが添加された膜厚80nmの第4の多結晶シリコン膜30、膜厚70nmのWSi膜31、膜厚300nmの第4のシリコン窒化膜32を堆積する。
次に、図14(n)に示すように、フォトリソグラフィー法によりフォトレジストを所定の形にパターンニングし、それをマスクにして第4のシリコン窒化膜32をRIE法によりエッチング加工し、O2プラズマ中にシリコン基板21をさらし、フォトレジストを除去する。続いて、第4のシリコン窒化膜32をマスクに、WSi膜31、第4の多結晶シリコン膜30、ONO膜29、第3の多結晶シリコン膜28、第1および2の多結晶シリコン膜24aおよび24bをRIE法で加工する。この後、1000℃のO2雰囲気で加熱し、ゲート電極の側壁に第8のシリコン酸化膜33を形成する。以上の製造工程がフラッシュメモリのウエハ工程である。
上記した製造工程を採用することで、膜厚の異なるゲート酸化膜22、23を形成する領域に対応してシリコン基板21にあらかじめ凹部21aを形成することで段差を設けるので、ゲート酸化膜22、23を形成した状態では、それらの膜厚の違いによる段差が緩和され、さらにこの上部に形成する多結晶シリコン膜24aおよび24bの膜厚を調整することでその表面が同じ高さとなるようにすることができる。これによって、CMP処理工程では、第2のシリコン窒化膜42、44の高さを揃えた状態とすることができ、加工マージンを確保しつつ平坦性を高めた状態で加工することができるようになる。
また、上記実施形態によれば、シリコン基板21に形成する凹部21aを、熱酸化による第2のシリコン酸化膜38を形成することで、シリコン基板21の表面の高さが低下していくことを利用しているので、凹部21aの深さ寸法の制御を精度良く実施することができるようになる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記各実施形態では2種類のゲート酸化膜22、23を用いる構成の場合で説明したが、3種類以上の膜厚のゲート絶縁膜が混在する構成のものでも同様にして適用することができる。
上記各実施形態ではシリコン基板21に凹部21aを形成してゲート酸化膜の段差をなくすか緩和するようにしたが、これに限らず、シリコン基板21には凹部21aを形成せず、上部に形成する第1の多結晶シリコン膜24a、24bの膜厚調整のみで段差を解消する構成を採用することもできる。
上記各実施形態ではシリコン基板21に凹部21aを形成してゲート酸化膜の段差をなくすか緩和するようにしたが、これに限らず、シリコン基板21には凹部21aを形成せず、上部に形成する第1の多結晶シリコン膜24a、24bの膜厚調整のみで段差を解消する構成を採用することもできる。
フラッシュメモリ以外の不揮発性メモリや、不揮発性メモリ以外の半導体装置についても、異なる膜厚を有するゲート絶縁膜が形成される構成の半導体装置に適用することができる。
図面中、21はシリコン基板(半導体基板)、22はゲート酸化膜(ゲート絶縁膜)、23はゲート酸化膜(ゲート絶縁膜)、24、24a、24bは第1の多結晶シリコン膜、25はトレンチ、27は第7のシリコン酸化膜、28は第2の多結晶シリコン膜、29はONO膜、30は第3の多結晶シリコン膜、31はWSi膜、32は第3のシリコン窒化膜、34a、34bはゲート電極である。
Claims (5)
- 半導体基板と、
この半導体基板上に形成された膜厚の異なるゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極用多結晶シリコン膜とを備え、
前記半導体基板は、前記ゲート電極の高さが同じとなるように、前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を備えていることを特徴とする半導体装置。 - 半導体基板に側壁面が底面に対してほぼ直角をなす凹部を形成する工程と、
この凹部内に厚い膜厚のゲート絶縁膜を形成すると共に、凹部以外の部分に薄い膜厚のゲート絶縁膜を形成する工程とを備え、
前記厚い膜厚のゲート絶縁膜および薄い膜厚のゲート絶縁膜は、上面の高さがほぼ一致するように形成されることを特徴とする半導体装置の製造方法。 - 半導体基板上に膜厚の異なるゲート絶縁膜を形成する工程と、
それらのゲート絶縁膜上に異なる膜厚で形成することにより上面の高さがほぼ一致するゲート電極用多結晶シリコン膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 半導体基板上に異なる膜厚のゲート絶縁膜およびゲート電極用多結晶シリコン膜を形成してなる半導体装置の製造方法において、
前記ゲート絶縁膜の膜厚の違いに関わらず前記多結晶シリコン膜の上面の高さが同じとなるように、前記半導体基板に前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を設けると共に、前記多結晶シリコン膜を異なる膜厚に設ける構成としたことを特徴とする半導体装置の製造方法。 - 請求項2または4に記載の半導体装置の製造方法において、
前記半導体基板に前記凹部を設ける工程を実施した後に、
少なくとも前記凹部内表面に薄い熱酸化膜を形成して除去する工程を設けたことを特徴とする半導体装置の製造方法。
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