KR100976698B1

KR100976698B1 - 반도체소자의 게이트 산화막 형성방법

Info

Publication number: KR100976698B1
Application number: KR1020030039552A
Authority: KR
Inventors: 동차덕; 신승우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-06-18
Filing date: 2003-06-18
Publication date: 2010-08-18
Also published as: KR20040110315A

Abstract

본 발명은 반도체소자의 게이트산화막 형성방법에 관한 것으로, 본 발명의 사상은 저전압 영역과 고전압 영역이 정의된, 반도체기판에 제1 세정공정을 수행하여, 상기 고전압영역의 반도체 기판이 소정깊이만큼 리세스(recess)되게 하는 단계, 상기 고전압영역에 고전압용 게이트산화막을 형성하는 단계, 상기 결과물 전면에 제2 세정공정을 수행하여, 상기 고전압용 게이트 산화막이 소정깊이만큼 리세스되게 하는 단계, 및 상기 저전압용 게이트산화막 형성공정을 수행하여, 상기 저전압영역에 저전압용 게이트산화막을 형성하고, 상기 소정깊이만큼 리세스된 고전압용 게이트산화막을 추가적으로 산화시키는 단계를 포함한다.

플래시 메모리소자, 고전압 게이트산화막, 저전압 게이트산화막,

Description

반도체소자의 게이트 산화막 형성방법{Method of forming gate oxide layer in semiconductor device}

도 1 내지 도 8은 본 발명의 바람직한 일 실시예인 반도체 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시한 단면도이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판 12: 패드 산화막

14: 제1 패드질화막 16: 버퍼 산화막

18: 고전압용 게이트산화막 20: 저전압용 게이트산화막

22: 폴리실리콘막 24: 제2 패드질화막

26: 자기정렬 쉘로우 트렌치 소자분리막

본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 더욱 상세 하게는 플래시 메모리소자의 고전압용 트랜지스터 및 저전압용 트랜지스터 각각에 형성되는 게이트 산화막의 형성방법에 관한 것이다.

플래시 메모리소자(Flash memory device)는 터널링(tunneling)에 의해 데이터를 저장 및 소거하는 셀 트랜지스터가 구비된 셀 영역과 이 셀 트랜지스터의 구동을 위한 주변회로부로 구성되어 있다. 주변회로부에는 저전압이 인가되는 저전압 트랜지스터가 구비되는 저전압영역(Low voltage region: LVR)과, 터널링시 필요한 20V 정도의 고전압에 내성을 가진 고전압 트랜지스터가 구비되는 고전압영역(High voltage region: HVR)등으로 분리된다. 이 고전압 트랜지스터의 경우, 고전압의 내성을 가지기 위해서는 300Å정도의 두꺼운 게이트 산화막을 필요로 한다.

상기와 같이 구분 정의된 영역에 게이트 산화막을 형성하는 공정을 대략적으로 설명하면, 다음과 같다.

우선, 반도체 기판 상부 전면에 두께가 두꺼운 고전압 트랜지스터의 게이트 산화막(이하는 '고전압용 게이트산화막'이라 칭함)을 성장시킨다. 이어, 저전압영역만 노출되도록 하는 패턴을 고전압영역에 형성하고, 이 패턴을 마스크로 식각하여 저전압영역에 형성된 고전압용 게이트산화막을 제거한 후, 저전압영역에 고전압용 게이트산화막보다 두께가 얇은 저전압 트랜지스터의 게이트산화막(이하는 '저전압용 게이트산화막'이라 칭함)을 성장시킨다.

그러나, 이와 같이 서로 상이한 두께의 게이트 산화막들은 표면이 서로 다른 단차를 가지는 것이 용이하게 되고, 이후 증착되는 막질에도 게이트 산화막들의 표면단차가 그대로 전달된다. 그리고 상기 표면단차를 가진 막질에 자기정렬- 쉘로우 트렌치(self-align shallow trench)소자분리공정이 적용될 경우, 화학적 기계적 연마(chemical mechanical polishing: 이하는 'CMP공정' 이라 칭함)공정 후에는 평탄화 균일성이 저하되는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 플래시 메모리소자의 고전압용 트랜지스터에 형성되는 고전압용 게이트 산화막과 저전압용 트랜지스터에 형성되는 저전압용 게이트 산화막의 표면단차를 최소화하여 평탄한 표면을 갖도록 하는 반도체소자의 게이트 산화막 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된, 반도체 기판 상부 전면에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성하는 단계, 상기 반도체 기판의 고전압영역에 형성된 제3 절연막, 제2 절연막 및 제1 절연막을 순차적으로 제거하는 단계, 상기 결과물 전면에 제1 세정공정을 수행하여, 상기 저전압영역의 제3 절연막을 제거하면서 동시에 상기 고전압영역의 반도체 기판이 소정깊이만큼 리세스(recess)되게 하는 단계, 상기 고전압영역에 고전압용 게이트산화막을 형성하는 단계, 상기 저전압영역에 형성된 제2 절연막을 제거하는 단계, 상기 결과물 전면에 제2 세정공정을 수행하여, 상기 저전압영역의 제1 절연 막을 제거하면서 동시에 상기 고전압용 게이트 산화막이 소정깊이만큼 리세스되게 하는 단계, 및 상기 저전압용 게이트산화막 형성공정을 수행하여, 상기 저전압영역에 저전압용 게이트산화막을 형성하고, 상기 소정깊이만큼 리세스된 고전압용 게이트산화막을 추가적으로 산화시키는 단계를 포함한다.

상기 제1 절연막은 상기 반도체 기판을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리를 위해 형성되며, 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 산화막으로 형성하는 것이 바람직하고, 상기 제2 절연막은 상기 제1 세정공정시 상기 저전압영역의 하부막질들이 손상되는 것을 최소화하기 위해 형성하며, 300~ 500Å정도의 두께로 저압화학기상증착법에 의해 질화막으로 형성하는 것이 바람직하고, 상기 제3 절연막은 상기 제2 절연막에 대한 제거가 용이하도록 하기 위해 형성하고, 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하고, SiH₄(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH₂Cl₂(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막 중 어느 하나로 형성하는 것이 바람직하다.

상기 제3, 제2 및 제1 절연막의 제거는 BOE(Buffer oxide Etchant)와 H₃PO₄용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행되는 것이 바람직하고, 상기 제1 세정공정은 H₂SO₄와 H₂O₂가 소정비율로 혼합된 세정용액, NH₄OH, H₂O₂ 및 H₂O가 소정비율로 혼합된 세정용액, HF와 H₂O가 소정비율로 혼합된 세정용액 및 NH₄F와 HF가 소정 비율로 혼합된 세정용액 중 어느 하나로 수행되는 것이 바람직하고, 상기 고전압용 게이트산화막은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700Å두께로 형성되는 것이 바람직하고, 상기 제2 세정공정은 HF와 H₂O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH₄OH, H₂O₂ 및 H₂O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행되는 것이 바람직하고, 상기 저전압용 게이트산화막은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되는 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 8은 본 발명의 바람직한 일 실시예인 반도체소자의 게이트 산화막 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 실리콘재질로 이루어진 반도체 기판(10) 전면 상부에 패드산화막(12), 제1 패드질화막(14) 및 버퍼 산화막(16)을 순차적으로 형성한다. 이때, 상기 반도체 기판(10)은 고전압영역(HVR)과 저전압영역(LVR) 및 셀 영역(cell region: CR)으로 구분 정의되어 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다. 상기 패드 산화막(12)이 형성되기 전, 반도체 기판(10)에 대한 전처리 세정공정이 수행되는 데, 이는 DHF(Diluted HF)와 SC-1(NH₄OH/H₂O₂/H ₂O)용액이 혼합된 세정용액 또는 BOE(Buffer Oxide Etchant)와 SC-1(NH₄OH/H₂O₂/H ₂O)용액이 혼합된 세정용액 중 선택하여 진행된다. 이와 같은 세정공정이 진행된 반도체 기판(10) 상부에 형성된 패드산화막(12)은 반도체 기판(10)을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리하고, 이후 형성될 막질과의 이상반응을 방지하기 위해 형성되며, 이는 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 형성된다. 상기 패드산화막(12)에 이어 형성된 제1 패드질화막(14)은 이후 수행되는 자연 산화막의 제거 및 버퍼 산화막의 제거를 위한 세정공정시 하부막질들의 손상을 최소화하기 위해 형성된다. 이 제1 패드질화 막(14)은 300~ 500Å정도의 두께로 저압화학기상증착법(low pressure chemical vapor deposition; LPCVD)에 의해 형성된다. 이때, 상기 패드 산화막(12)의 두께와 제1 패드질화막(14)의 두께 비율이 1:10~ 1:16을 유지하도록 하여, 이후 수행될 공정으로 인해 상기 패드 산화막(12)의 주변부가 확산하여 소자가 형성될 활성영역을 줄이는 버즈빅(bird's beak)현상을 최소화할 수 있도록 한다. 제1 패드질화막(14) 상부에 형성된 버퍼 산화막(16)은 하부에 증착된 제1 패드질화막(14)에 대한 제거시 이를 용이하도록 하기 위해 형성되고, 이는 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하는 것이 바람직하며, SiH₄(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막으로 형성된다.

도 2를 참조하면, 상기 고전압 영역(HVR)이 노출되도록 상기 결과물 상부에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 습식식각공정을 수행하면 반도체 기판(10)의 고전압영역(HVR) 상부에 형성된 버퍼 산화막(16), 제1 패드질화막(14) 및 패드 산화막(12)이 순차적으로 제거되어 반도체 기판(10)의 고전압영역(HVR) 표면만이 오픈된다. 이때, 상기 습식식각공정은 BOE(Buffer oxide Etchant)와 H₃PO₄용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행된다. 또한 고전압영역(HVR)만이 노출되도록 형성된 상기 포토레지스트 패턴(미도시)은 상기 산화막/질화막의 딥 아웃과 인시튜(in-situ)로 H₂SO₄를 사용한 패턴 스트립공정을 통해 제거된다.

도 3을 참조하면, 상기 반도체 기판의 저전압영역(LVR) 및 셀영역(CR)에 형성된 버퍼 산화막(16)의 제거 및 상기 결과물 전면에 형성된 자연산화막(미도시)의 제거가 동시에 수행되는 세정공정이 진행되고, 이어, 상기 고전압영역(HVR)에 형성되는 고전압용 트랜지스터의 게이트 산화막(18a)을 형성하는 공정이 진행된다. 이때, 상기 자연산화막 및 버퍼산화막(16)의 제거를 진행하는 세정공정은 H₂SO₄와 H₂O₂가 소정비율로 혼합된 세정용액, NH₄OH, H₂O₂ 및 H₂O가 소정비율로 혼합된 세정용액, HF와 H₂O가 소정비율로 혼합된 세정용액 또는 NH₄F와 HF가 소정 비율로 혼합된 세정용액 중 본 공정에 적합한 세정용액을 선택하여 수행된다. 이때, 상기 세정공정에 의해 반도체 기판(10)의 고전압 영역(HVR)에는 상기 세정용액에 의해 상기 반도체 기판(10)도 식각되어 소정깊이만큼 리세스(recess)되게 되며, 저전압 영역(LVR)에는 상기 버퍼 산화막(16)의 제거시 제1 패드질화막(16)의 보호에 의해 하부 막질들(패드 산화막, 반도체기판)의 손상이 방지된다. 상기와 같이 세정공정의 진행 후 반도체기판(10)의 높이가 낮아지도록 한 후 고전압용 게이트산화막(18a)을 형성하면 저전압용 게이트 산화막의 두께보다 두꺼운 고전압용 게이트산화막(18a)의 두께를 확보할 수 있고, 이들의 서로 다른 두께차로 인해 발생되는 표면단차를 최소화할 수 있게 된다. 상기 고전압용 게이트 산화막(18a)은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700Å두께로 형성되도록 한다. 이때, 고전압영역(HVR)에서 상기 낮아진 반도체 기판(10)의 높이와 형성된 고전압 용 게이트 산화막(18a)의 두께는 54: 46의 비율로 형성되도록 한다. 이때, 형성된 고전압용 게이트 산화막(18a)의 두께는 소자 형성시 요구되는 두께보다 더 두껍게 증착되도록 하는 데, 이는 이후 수행되는 공정들에 의해 손상 및 제거되는 막질을 보상하기 위함이다. 상기 공정이 완료되면 고전압영역(HVR)에는 고전압용 게이트 산화막(18a)이, 저전압영역(LVR) 및 셀 영역(CR)에는 제1 패드질화막(14)이 노출된다.

도 4를 참조하면, 상기 결과물의 저전압영역(LVR) 및 셀영역(CR)에 형성된 제1 패드질화막(14)을 제거하는 공정이 진행된다. 이 제1 패드질화막(14)의 제거는 H₃PO₄를 소스로 이용한 딥아웃에 의해 수행된다. 상기 공정이 완료되면 고전압영역(HVR)의 고전압용 게이트 산화막(18a)과 저전압영역(LVR) 및 셀영역(CR)의 패드 산화막(12)이 함께 노출된다.

도 5를 참조하면, 상기 결과물 전면에 저전압용 게이트 산화막의 형성을 위한 세정공정이 진행된다. 이때, 진행되는 세정공정에 의해 상기 저전압 영역의 패드 산화막(12)은 제거되고 이와 동시에 상기 고전압영역(HVR)에 형성된 소정 깊이만큼의 고전압용 게이트 산화막이 제거되어, 패드산화막(12)이 제거된 저전압 영역(LVR)과 소정높이가 제거된 고전압용 게이트 산화막(18b)을 구비한 고전압영역(HVR)은 표면 단차가 없는 평탄한 표면상태가 된다. 즉, 이 세정공정은 딥 아웃보다 세정용액 또는 세정시간을 더 진행한 오버 딥 아웃으로 진행되어, 패드산화막(12)이 제거됨과 동시에 고전압용 게이트 산화막(18a)의 소정높이까지 제 거되도록 세정공정이 진행된다. 이때, 수행하는 세정공정은 HF와 H₂O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH₄OH, H₂O₂ 및 H₂O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행된다. 상기 공정이 완료되면 고전압영역(HVR)에는 소정높이가 제거된 고전압용 게이트 산화막(18b)이, 저전압영역(LVR) 및 셀영역(CR)에는 반도체 기판(10)이 함께 노출된다.

도 6를 참조하면, 상기 저전압영역(LVR) 및 셀영역(CR)에 저전압용 게이트산화막(20)을 형성하는 공정이 진행된다. 상기 저전압용 게이트 산화막(20)의 형성조건은 750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되도록 한다. 이때, 상기 고전압영역(HVR)에는 블로킹막(blocking layer)등이 형성되어 있지 않아 상기 저전압영역(LVR) 및 셀영역(CR)의 저전압용 게이트산화막(20) 형성시 상기 고전압영역(HVR)에도 동일한 공정조건에 노출되기 때문에 상기 고전압영역(HVR)에 형성된 고전압용 게이트 산화막(18b)이 추가로 산화되어, 고전압용 게이트산화막(18c)이 형성된 고전압영역(HVR)과 저전압용 게이트산화막(20)이 형성된 저전압영역(LVR) 및 셀영역(CR)의 표면은 평탄한 상태를 확보하게 된다. 따라서 상기 평탄한 표면 상태가 이후 수행된 저전압용 게이트 산화막 (20) 형성공정에도 그대로 유지될 수 있게 된다. 이어, 상기 형성된 저전압용 게이트산화막(20) 및 추가 산화된 고전압용 게이트 산화막(18c)의 특성을 향상시킬 수 있도록 하기 위해, 상기 형성된 저전압용 게이트산화막(20)에 N₂O 가스를 1~ 10slm 흘리면서 900~ 950℃ 온도범위내에서 어닐링(annealing)공정을 진행한다.

도 7을 참조하면, 상기 평탄한 표면을 갖는 상기 결과물 상부 전면에 폴리실리콘막(22)과 제2 패드질화막(24)이 순차적으로 형성되는 공정이 진행된다. 상기 폴리실리콘막(22)은 500~ 550℃사이의 온도범위에서 0.1~ 3 torr의 낮은 압력, SiH₄ 또는 Si₂H₆과 같은 Si 소스가스와 PH₃ 가스분위기에서 도프드 비정질실리콘(doped Poly Silcon)막을 250~ 500Å정도의 두께로 증착한다. 또한, 제2 패드질화막(24)은 LP-CVD법에 의해 900~ 2000Å정도로 증착된다. 상기 폴리실리콘막(22) 및 제2 패드질화막(24)의 증착시에도 상기 평탄화된 표면상태가 유지되기 때문에 고전압영역(HVR)과 저전압영역(LVR)의 표면 단차가 없도록 평탄화된 표면상태가 계속 유지된다.

도 8을 참조하면, 상기 결과물 상부에 자기정렬- 쉘로우 트렌치(self-align shallow trench)소자분리막을 정의하는 포토레지스트 패턴(미도시)을 상기 제2 패드질화막(24) 상부에 형성하고, 상기 포토레지스트 패턴을 마스크로 식각공정을 수행하면, 자기정렬- 쉘로우 트렌치(25)가 형성된다. 이어, 자기정렬- 쉘로우 트렌치(25) 표면에 형성된 자연산화막을 제거하기 위해 전처리 세정공정이 실시되고, 상기 트렌치(25) 내부에 갭필 특성이 우수한 HDP(High Density plasma)산화막이 채워지도록 증착한 후 상기 제2 패드 질화막(24)이 노출될 때까지 CMP등의 평탄화 공정을 수행하면 자기정렬- 쉘로우 트렌치 소자분리막(26)이 형성된다. 이때, 수행된 CMP등의 평탄화공정은 상기 확보된 평탄화 상태로 인해 평탄화 균일성이 향 상된다. 상기 자기정렬- 쉘로우 트렌치 소자분리막(26)이 형성된 후 플로팅게이트전극, ONO유전체막(즉, 산화막/질화막/산화막이 순차적으로 적층된 구조를 갖는 유전체막), 콘트롤 게이트전극을 더 형성하여 플래시메모리 소자의 형성을 완료할 수 있다.

상술한 바와 같이 서로 다른 두께를 가지는 고전압용 게이트산화막과 저전압용 게이트 산화막의 표면단차는 최소화되어 평탄한 표면을 구비하게 되고, 이 평탄한 표면에 자기정렬- 쉘로우 트렌치소자분리공정을 적용할 때 평탄화 균일성이 향상된다.

본 발명의 일실시예에서는 플래시 메모리소자의 서로 다른 두께를 가지는 게이트 산화막에 대해서만 제시하고 있지만, 서로 다른 두께를 가지는 게이트산화막의 형성에 관해서는 어디에도 적용할 수 있다.

이상에서 살펴본 바와 같이 본 발명에 의하면 서로 다른 두께를 가지는 고전압용 게이트산화막과 저전압용 게이트 산화막의 표면단차는 최소화되어 평탄한 표면이 구비되고, 상기 평탄한 표면에 자기정렬- 쉘로우 트렌치 소자분리공정을 적용할 때 평탄화 균일성이 향상되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속 한다 할 것이다.

Claims

저전압용 트랜지스터가 형성될 저전압 영역과, 고전압용 트랜지스터가 형성될 고전압영역이 정의된, 반도체 기판 상부 전면에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성하는 단계;

상기 반도체 기판의 고전압영역에 형성된 상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 순차적으로 제거하는 단계;

상기 저전압영역의 상기 제3 절연막을 제거하면서 상기 고전압영역의 상기 반도체 기판을 일정 두께로 제거하기 위한 제1 세정공정을 수행하는 단계;

상기 고전압영역의 상기 반도체 기판 상에 고전압용 게이트산화막을 형성하는 단계;

상기 저전압영역의 제2 절연막을 제거하는 단계;

상기 저전압영역의 상기 제1 절연막을 제거하면서 상기 고전압용 게이트 산화막을 일정 두께로 제거하기 위한 제2 세정공정을 수행하는 단계; 및

상기 고전압영역과 상기 저전압영역이 평탄해지도록 상기 저전압영역의 상기 반도체 기판 상에 저전압용 게이트산화막을 형성하는 단계를 포함하는 반도체소자의 게이트산화막 형성방법.
제1 항에 있어서, 상기 제1 절연막은

상기 반도체 기판을 이루는 실리콘 결정결함의 억제 또는 실리콘 결정의 표면처리를 위해 형성되며, 750 ~ 800℃의 온도범위 내에서 30~ 50Å의 두께로 건식 또는 습식 산화공정에 의해 산화막으로 형성하는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.
제1 항에 있어서, 상기 제2 절연막은

상기 제1 세정공정시 상기 저전압영역의 하부막질들이 손상되는 것을 최소화하기 위해 형성하며, 300~ 500Å정도의 두께로 저압화학기상증착법에 의해 질화막으로 형성하는 것을 포함하는 반도체소자의 게이트산화막 형성방법.
제1 항에 있어서, 상기 제3 절연막은

상기 제2 절연막에 대한 제거가 용이하도록 하기 위해 형성하고, 저압화학기상증착법(LP-CVD)에 의해 50~ 250Å정도의 두께로 형성하고, SiH₄(monosilane; MS)를 소스로 한 HTO(High temperature oxide)막, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO막 및 TEOS(tetra ethyl ortho silicate) 산화막 중 어느 하나로 형성 하는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.
제1 항에 있어서, 상기 제3, 제2 및 제1 절연막의 제거는

BOE(Buffer oxide Etchant)와 H₃PO₄용액을 소스로 이용한 산화막/질화막 딥아웃(dip out)을 통해 수행되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.
제1 항에 있어서, 상기 제1 세정공정은

H₂SO₄와 H₂O₂가 소정비율로 혼합된 세정용액, NH₄OH, H₂O₂ 및 H₂O가 소정비율로 혼합된 세정용액, HF와 H₂O가 소정비율로 혼합된 세정용액 및 NH₄F와 HF가 소정 비율로 혼합된 세정용액 중 어느 하나로 수행되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.
제1 항에 있어서, 상기 고전압용 게이트산화막은

750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 500~ 700 Å두께로 형성되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.
제1 항에 있어서, 상기 제2 세정공정은

HF와 H₂O가 50: 1 또는 100: 1의 비율로 혼합된 제1 혼합용액과 NH₄OH, H₂O ₂ 및 H₂O가 소정 비율로 혼합된 제2 혼합용액이 소정 비율로 혼합된 세정용액에 의해 수행되는 것을 포함하는 반도체소자의 게이트산화막 형성방법.
제1 항에 있어서, 상기 저전압용 게이트산화막은

750~ 850℃의 온도범위 내에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃의 온도범위에서 N₂가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 70~ 100Å두께로 형성되는 것을 포함하는 반도체소자의 게이트 산화막 형성방법.