KR20080001413A - 플래시 메모리 소자의 소자 분리막 형성방법 - Google Patents

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KR20080001413A
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Abstract

본 발명은 플래시 메모리 소자 제조시 필드 산화막의 유효높이를 용이하게 조절할 수 있으며 간섭 자유도를 증가시킬 수 있는 플래시 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 터널 산화막, 플로팅 게이트용 전도막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 전도막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 패드 질화막의 상부 표면을 따라 상기 전도막의 측벽을 보호하기 위한 측벽 보호막을 형성하는 단계와, 상기 측벽 보호막 상에 SOD막을 형성한 후, 이를 평탄화하여 상기 트렌치 내에 고립된 필드 산화막을 형성하는 단계와, 상기 패드 질화막을 제거하면서 상기 전도막 상부로 윙 형태의 측벽 보호막을 돌출시키는 단계와, 상기 전도막 양측벽의 상기 측벽 보호막이 노출되도록 건식식각공정을 통해 상기 SOD막을 일정 깊이 식각하여 상기 필드 산화막의 유효높이를 조절하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
SOD, PSZ, 필드 산화막, 간섭, EFH

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
도 1 내지 도 8은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널 산화막
12 : 폴리실리콘막
13 : 버퍼 산화막
14 : 패드 질화막
15 : 트렌치
17 : 월산화막
18 : 라이너 HDP막
19 : HTO막
20, 20A, 20B : PSZ막
21 : 필드 산화막
22 : 스페이서
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 SA-STI 공정을 적용하는 플래시 메모리 소자의 제조방법에 관한 것이다.
메모리 공정 기술의 발달과 더불어 플래시 메모리 소자의 선폭이 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 선폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 필드 산화막의 매립(gap fill)이 어려워졌다. 따라서, 이러한 필드 산화막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 갖고 있어 습식식각공정 적용시 필드산화막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.
결국, 최근에는 이러한 문제를 해결하기 위하여 필드 산화막 형성시 트렌치를 매립하는 PSZ막을 먼저 형성한 후, 이를 일정 깊이 리세스시키고 그 상부에 다 시 HDP를 증착하는 기술이 제안되었다. 이는, SA-STI 공정에도 그대로 적용되고 있다.
그러나, 이러한 기술에 따라 SA-STI 공정을 진행하다 보면 PSZ막 및 HDP막을 평탄화하기 위해 총 2번의 CMP 공정을 거치게 되는데, 이로 인해 필드 산화막의 중앙(center)부와 가장자리(edge)부 간의 EFH 차이가 증가하는 문제가 발생한다. 이는, 후속으로 진행되는 패드 질화막의 제거공정시 더욱 큰 EFH의 변화(variation)를 유발하여 적절한 EFH를 조절하는데 어려움이 따른다.
또한, 현재의 기술로는 플래시 메모리 소자의 집적도 향상에 따른 간섭 자유도(interference margin)가 부족한 실정이다. 이러한 간섭 자유도의 부족은 플래시 메모리 소자의 특성을 열화시키는 주요 요인 중 하나이므로 반드시 해결되어야 할 과제이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자 제조시 필드 산화막의 유효높이를 용이하게 조절할 수 있으며 간섭 자유도를 증가시킬 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 터널 산화막, 플로 팅 게이트용 전도막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 전도막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 패드 질화막의 상부 표면을 따라 상기 전도막의 측벽을 보호하기 위한 측벽 보호막을 형성하는 단계와, 상기 측벽 보호막 상에 SOD막을 형성한 후, 이를 평탄화하여 상기 트렌치 내에 고립된 필드 산화막을 형성하는 단계와, 상기 패드 질화막을 제거하면서 상기 전도막 상부로 윙 형태의 측벽 보호막을 돌출시키는 단계와, 상기 전도막 양측벽의 상기 측벽 보호막이 노출되도록 건식식각공정을 통해 상기 SOD막을 일정 깊이 식각하여 상기 필드 산화막의 유효높이를 조절하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
본 발명에서는 플래시 메모리 소자의 간섭 특성을 개선, 즉 간섭 자유도를 증가시키기 위해 플로팅 게이트용 전도막의 양측벽에 스페이서를 형성한다. 또한, 필드 산화막의 유효높이를 용이하게 조절하기 위하여 필드 산화막을 구성하는 SOD막 식각시 건식식각을 실시하여 필드 산화막의 유효높이를 제어한다. 특히, 필드 산화막 형성을 위한 평탄화 공정을 1번만 실시하여 필드 산화막 자체의 EFH 변화를 최소화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있 어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 8은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서도, 일반적인 SA-STI 공정의 개념을 적용하되 측벽 보호막을 형성하거나 일부 공정 조건은 다르다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12, 이하 폴리실리콘막이라 함), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다.
이어서, 패드 질화막(14), 버퍼 산화막(13), 폴리실리콘막(12) 및 터널 산화막(11)의 일부를 식각하여 기판(10)의 일부를 노출시킨다. 이후에는, 노출된 기판(10)을 일정 깊이 식각하여 트렌치(15)를 형성한다.
이어서, 도 2에 도시된 바와 같이, 산화공정을 실시하여 트렌치(15, 도 1 참조)의 내부면을 따라 월산화막(17)을 형성한다. 예컨대, 월산화막(17)은 700~900℃의 공정 온도에서 퍼니스(furnace) 또는 라디칼(radical) 방식을 이용하여 30~80Å의 두께로 형성한다. 바람직하게, 월산화막(17)은 30Å의 일정한 두께로 형성한다.
이어서, 도 3에 도시된 바와 같이, 패드 질화막(14)의 양측벽으로부터 트렌 치(15)의 바닥부까지 연속적으로 그 표면을 따라 라이너 HDP막(18)을 증착한다. 여기서, 라이너 HDP막(18)은 폴리실리콘막(12)의 양측벽을 보호하기 위한 측벽 보호막이다. 라이너 HDP막(18)은 전체 1000Å~1300Å의 두께로 증착하는데, 이는 수직방향보다 수평방향으로의 증착특성이 현저히 우수하다는 막질특성을 갖고 있어 트렌치(15)의 측벽부에서는 100Å의 두께를 갖고 트렌치(15)의 바닥부에서는 이보다 현저히 두꺼운 두께를 갖게 된다. 예컨대, 트렌치(15)의 바닥부에서는 200~1000Å의 두께를 갖게 된다. 또한, 라이너 HDP막(18)의 수소(hydrogen) 농도는 100sccm이 되는 것이 바람직하다.
이어서, 도 4에 도시된 바와 같이, 패드 질화막(14)의 상부 표면 및 라이너 HDP막(18)의 상부 표면을 따라 HTO막(19)을 증착한다. 여기서, HTO막(19)은 폴리실리콘막(12)의 측벽을 보호하기 위한 또다른 측벽 보호막이다. HTO막(19)은 DCS(DiChloroSilane, SiH2Cl2)를 소스로 이용하여 100~150Å의 두께로 증착한다. 바람직하게는, 150Å의 두께로 증착한다. 이에 따라, 트렌치(15)의 측벽부에 형성되는 라이너 HDP막(18) 및 HTO막(19)의 최종 두께는 250Å이 된다.
이어서, 도 5에 도시된 바와 같이, 트렌치(15)가 매립되도록 HTO막(19) 상에 PSZ(PolySiliZane)막(20)을 형성한다. PSZ막(20)은 스핀 코팅 방식을 이용하여 형성하는 SOD(Spin On Dielectric)의 일종이다. 여기서, PSZ막(20)은 5500~6000Å의 두께로 형성한다.
이후에는, 큐어링(curing) 공정을 실시한 후, 어닐(anneal) 공정을 실시하여 PSZ막(20)의 막질을 조밀하게 한다. 어닐 공정은, 후속 습식세정공정시 PSZ막(20)의 손실을 최소화하기 위해 PSZ막(20)의 막질을 조밀화하는 것이다. 여기서, 어닐 공정은 N2 가스를 이용하여 900℃에서 60분간 진행하는 것이 바람직하다. 또한, 큐어링은 350℃에서 2시간 동안 진행하는 것이 바람직하다.
이어서, 도 6에 도시된 바와 같이, 평탄화 공정, 예컨대 화학기계적연마(CMP) 공정을 실시하여 PSZ막(20A)을 연마한다. 이때, CMP 공정은 HTO막(19)을 연마 정지막으로 하여 실시하는데, 이때 CMP 정지 타겟의 두께 마진을 5~15Å으로 한다. 바람직하게는, CMP 공정시에는 LSS(Low Selectivity Slurry) 및 HSS(High Selectivity Slurry)을 차례로 이용한다. 이와 같이, 본 발명의 실시예에서는 기존과는 달리 한번의 CMP 공정을 거치기 때문에 필드 산화막의 중앙부와 가장자리부 간의 EFH 변화를 최소화할 수 있다.
특히, CMP 공정 중의 세정공정시에는 암모니아만을 이용한 세정공정을 실시한다. 즉, HF를 이용한 세정공정은 생략한다. 이는, PSZ막(20A)이 HF에 의한 습식식각율이 빠른 특성을 갖고 있어 HF에 의한 PSZ막(20A)의 손실을 최대한 막기 위함이다.
이어서, 도 7에 도시된 바와 같이, 습식세정공정을 실시하여 패드 질화막(14, 도 6 참조)을 제거한다. 이러한 습식세정시에는, HTO막(19)과 PSZ막(20) 간의 식각 선택비 차이로 인해 HTO막(19)은 그대로 잔류하고 PSZ막(20) 만이 패드 질화막(14)과 함께 일정 깊이 식각된다. 이로써, 버퍼 산화막(13) 상부로는 윙(wing) 형태로 돌출된 구조의 스페이서 윙('W' 부위 참조)이 형성, 즉 측벽 보호막이 돌출된다. 이때, 스페이서 윙의 두께는 200Å 미만이 된다.
바람직하게는, 습식세정공정시에는 HF와 NH4F가 300:1 혼합된 BOE(Buffered Oxide Etchant) 용액을 이용하거나 100:1의 비율로 H2O로 희석된 HF 용액을 이용하여 PSZ막(20)을 일정 깊이 리세스시킨다. 여기서, PSZ막(20)의 손실 깊이는 반도체 메모리 셀이 형성되는 셀 영역에서보다 그 외의 주변소자가 형성되는 주변 영역, 즉 페리(peripheral) 영역에서 더 적다. 예컨대, 페리 영역에서의 손실 깊이가 셀 영역에서의 손실 깊이의 1/2이 된다. 이는, 페리 영역의 패턴 밀도가 셀 영역에 비하여 낮기 때문이다.
이어서, 도면에 도시하진 않았지만, 반도체 메모리 셀을 제외한 주변 소자가 형성되는 페리(peripheral) 영역만을 선택적으로 덮는 구조의 PCL(Peripheral region Closed Layer) 마스크(mask)를 형성한다.
이어서, 도 8에 도시된 바와 같이, PCL 마스크(미도시)를 이용한 건식식각공정을 실시하여 반도체 메모리 셀이 형성되는 셀 영역의 PSZ막(20A)을 선택적으로 식각한다. 이로 인해, 셀 영역의 PSZ막(20B)이 선택적으로 일정 깊이 식각됨과 동시에 이와 식각 선택비를 갖지 않는 스페이서 윙(W, 도 7 참조) 및 버퍼 산화막(13)이 함께 제거된다. 이때, 페리 영역의 스페이서 윙은 그대로 보존된다. 여기서, PSZ막(20B)이 원하는 EFH에 맞춰 적절하게 식각될 수 있는 이유는 습식식각이 아닌 건식식각공정을 실시하기 때문이다.
이러한 PCL 마스크(미도시)를 이용한 식각공정은 셀 영역과 페리 영역 간의 필드 산화막 유효높이(EFH, Effective Field oxide Height)를 각각 제어하기 위해 실시한다.
이어서, 스트립 공정을 실시하여 PCL 마스크를 제거한 후, 세정공정을 실시한다. 이러한 세정공정은 최종적으로 셀 영역 및 페리 영역의 EFH를 제어하기 위해 실시한다. 이로써, 셀 영역 내에는 적정화된 EFH를 갖는 필드 산화막(21)이 형성되면서 폴리실리콘막(12)의 양측벽으로는 폴리실리콘막(12)의 측벽 보호막인 스페이서(22)가 형성된다. 이때, 스페이서(22)의 두께는 150Å 미만이 되고, 필드 산화막(21)의 상부 표면이 적어도 터널 산화막(11) 상부 표면과 동일한 높이를 갖는 것이 바람직하다. 즉, 필드 산화막(21)의 상부 표면이 터널 산화막(11)보다 낮은 것이 바람직하다.
따라서, 이러한 스페이서(22)의 형성으로 인해 플래시 메모리 소자의 간섭 자유도를 확보할 수 있다. 이를 통해, 플래시 메모리 소자의 간섭 특성을 개선시켜 소자 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, SA-STI 공정 적용시 플로팅 게이트용 전도막의 양측벽에 측벽 보호막이 자동 형성되도록 함으로써, 플래시 메모리 소자의 간섭 특성을 개선시킬 수 있다.
또한, 본 발명에 의하면, 필드 산화막을 구성하는 SOD막 식각시 건식식각을 실시하여 필드 산화막의 유효높이를 제어하고 특히, 필드 산화막 형성을 위한 평탄화 공정을 1번만 실시하여 필드 산화막 자체의 EFH 변화를 최소화할 수 있다. 따라서, 필드 산화막의 유효높이를 용이하게 제어할 수 있다.

Claims (13)

  1. 터널 산화막, 플로팅 게이트용 전도막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계;
    상기 패드 질화막, 상기 전도막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 패드 질화막의 상부 표면을 따라 상기 전도막의 측벽을 보호하기 위한 측벽 보호막을 형성하는 단계;
    상기 측벽 보호막 상에 SOD막을 형성한 후, 이를 평탄화하여 상기 트렌치 내에 고립된 필드 산화막을 형성하는 단계;
    상기 패드 질화막을 제거하면서 상기 전도막 상부로 윙 형태의 측벽 보호막을 돌출시키는 단계; 및
    상기 전도막 양측벽의 상기 측벽 보호막이 노출되도록 건식식각공정을 통해 상기 SOD막을 일정 깊이 식각하여 상기 필드 산화막의 유효높이를 조절하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 SOD막은 PSZ막으로 형성하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 측벽 보호막은 HTO막으로 형성하는 플래시 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 측벽 보호막을 형성하기 전,
    상기 트렌치의 내부면을 따라 월산화막을 형성하는 단계; 및
    상기 월산화막이 형성된 상기 트렌치의 일부가 매립되도록 상기 전도막 및 상기 패드 질화막의 측벽에 라이너 HDP막을 형성하는 단계
    를 더 포함하는 플래시 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 월산화막은 700~900℃의 공정 온도에서 퍼니스 또는 라디칼 방식을 이용하여 30~80Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 전도막을 형성한 후, 상기 전도막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 버퍼 산화막은 상기 SOD막의 건식식각시 함께 제거되는 플래시 메모리 소자의 제조방법.
  8. 제 1 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 SOD막을 평탄화하기 전,
    상기 SOD막을 큐어링하는 단계; 및
    상기 SOD막의 막질을 치밀화하기 위해 어닐 공정을 실시하는 단계
    를 더 포함하는 플래시 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 SOD막의 평탄화는 CMP 공정을 실시하여 이루어지는 플래시 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 CMP 공정시에는 상기 CMP 공정 도중 진행되는 세정공정시 암모니아를 이용하는 플래시 메모리 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 어닐 공정시에는 N2 가스를 이용하는 플래시 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 SOD막을 건식식각하는 단계는,
    플래시 메모리 셀을 제외한 주변 소자가 형성되는 주변 영역을 선택적으로 덮는 구조의 마스크를 형성하는 단계; 및
    상기 마스크를 통해 상기 셀 영역의 상기 SOD막을 선택적으로 건식식각하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 SOD막을 건식식각한 후,
    세정공정을 실시하여 상기 필드 산화막의 유효높이를 최종 결정하는 단계
    를 더 포함하는 플래시 메모리 소자의 제조방법.
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