CN110265294B - 一种提高浮栅厚度均匀性的方法及一种半导体结构 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种提高浮栅厚度均匀性的方法及一种半导体结构，方法包括以下步骤：步骤S1，提供一半导体衬底，多个浅沟槽隔离结构于衬底上隔离形成有源区，于浅沟槽隔离结构上表面形成一保护层；步骤S2，于有源区上表面覆盖有一隧穿氧化层，并于隧穿氧化层上表面覆盖有一浮栅材料层；步骤S3，对浮栅材料层执行一研磨工艺，使浮栅材料层与浅沟槽隔离结构上表面形成的保护层的上表面齐平。有益效果：提供一种抛光速率的选择比较高的材料作为多晶硅进行化学机械研磨的保护层，以减少STI被研磨去除的比例，提高多晶硅研磨后所形成的浮栅材料层的厚度，进一步地减少有源区硅损伤的缺陷，提高半导体产品的良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种提高浮栅厚度均匀性的方法及一种半导体结构。
背景技术
在NorFlash(非易失闪存)存储器的制程中，浮栅制造过程是通过将多晶硅(poly)进行化学机械研磨(Chemical Mechanical Polish，CMP)并停止在STI(Shallow TrenchIsolation，浅沟槽隔离结构)来实现的。
在现有技术中，在CMP工艺中不同材料的抛光速率是影响硅片平整度和均匀性的一个重要因素。选择比是两种无图形覆盖材料抛光速率的比值。而多晶硅进行CMP工艺选择比不高，多晶硅相对于STI的抛光速率的比值是6:1。因此，如图1所示，在STI密度较为稀疏的区域，在浮栅(Floating Gate，简称FG)材料层进行CMP工艺后容易造成STI损失过多而使得浮栅材料层的厚度偏薄，该区域在随后的多晶硅移除的过程中容易造成有源区(ActiveArea，简称AA)的硅损伤。
因此，现急需找出一种相较于多晶硅而言，抛光的选择比较高的材料作为多晶硅进行CMP工艺后的保护层(stop layer)，以提高浮栅厚度的均匀性。
发明内容
针对现有技术中存在的上述问题，现提供一种提高浮栅厚度均匀性的方法及一种半导体结构。
具体技术方案如下：
本发明包括一种提高浮栅厚度均匀性的方法，包括以下步骤：
步骤S1，提供一半导体衬底，多个浅沟槽隔离结构于所述衬底上隔离形成有源区，于所述浅沟槽隔离结构上表面形成一保护层；
步骤S2，于所述有源区上表面覆盖有一隧穿氧化层，并于所述隧穿氧化层上表面覆盖有一浮栅材料层；
步骤S3，对所述浮栅材料层执行一研磨工艺，使所述浮栅材料层与所述浅沟槽隔离结构上表面形成的所述保护层的上表面齐平。
优选的，所述步骤S1包括：
步骤S11，于所述浅沟槽隔离结构之间填充氮化物以形成第一钝化层，并使所述第一钝化层保留一第一预设厚度；
步骤S12，对所述浅沟槽隔离结构进行研磨，使所述浅沟槽隔离结构与所述第一钝化层齐平；
步骤S13，于所述浅沟槽隔离结构上形成一开口以去除第二预设厚度的所述浅沟槽隔离结构，并使所述开口的两侧壁均向所述第一钝化层延伸一预设宽度，所述第二预设厚度小于所述浅沟槽隔离结构于所述步骤S12研磨后突出所述衬底表面的高度；
步骤S14，沉积一第三预设厚度的所述保护层，以覆盖所述第一钝化层上表面、所述开口内壁及底部；
步骤S15，执行一刻蚀工艺去除所述第一钝化层表面的所述保护层、所述开口内壁的所述保护层，及所述第一钝化层。
优选的，所述步骤S15包括：
步骤S151，于所述保护层的表面沉积形成一牺牲层，并使所述牺牲层填满所述开口；
步骤S152，采用所述研磨工艺对所述牺牲层进行研磨，以去除所述第一钝化层表面的所述牺牲层，使残留于所述开口中的所述牺牲层与所述第一钝化层上表面的所述保护层齐平；
步骤S153，去除所述第一钝化层及其表面的所述保护层；
步骤S154，去除残留的所述牺牲层。
优选的，所述步骤S152中，残留的所述牺牲层保留一第四预设厚度；
所述第四预设厚度为100～1000埃。
优选的，所述第一钝化层的材质为与所述保护层的材质相同；
所述第一钝化层的材质为氮化硅或者氮氧化硅。
优选的，所述第一预设厚度为1100埃；和或
所述第二预设厚度为300～1000埃；和或
所述第三预设厚度为50～300埃；和或
所述预设宽度为150埃。
优选的，所述第二预设厚度与所述预设宽度相同。
优选的，所述牺牲层的材质为多晶硅或氮化硅。
本发明还包括一种半导体结构，包括：
一半导体衬底，所述半导体衬底上设有多个浅沟槽隔离结构；
一保护层，覆盖于多个所述浅沟槽隔离结构的上表面；
一隧穿氧化层，覆盖于所述半导体衬底的有源区的上表面；
所述浮栅材料层覆盖于所述隧穿氧化层的上表面，并与所述保护层的上表面齐平。
优选的，所述保护层的材质为氮化硅或者氮氧化硅。
本发明技术方案的有益效果在于：提供一种抛光速率的选择比较高的材料作为多晶硅进行化学机械研磨的保护层，以减少STI被研磨去除的比例，提高多晶硅研磨后所形成的浮栅材料层的厚度，进一步地减少有源区硅损伤的缺陷，提高半导体产品的良率。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为现有技术中的浮栅制备方法的流程示意图；
图2为本发明实施例中的浮栅制备方法的步骤图；
图3-9为本发明实施例中的浮栅制备方法的流程示意图；
图10为本发明实施例中的步骤S1的具体步骤流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种提高浮栅厚度均匀性的方法，如图2所示，包括以下步骤：
步骤S1，提供一半导体衬底，多个浅沟槽隔离结构于衬底上隔离形成有源区，于浅沟槽隔离结构上表面形成图5所示的保护层；
步骤S2，于有源区上表面覆盖有一隧穿氧化层，并于隧穿氧化层上表面覆盖有一浮栅材料层；
步骤S3，对浮栅材料层执行一研磨工艺，使浮栅材料层与浅沟槽隔离结构STI上表面形成的保护层的上表面齐平。
上述技术方案，通过浅沟槽隔离结构上表面形成的保护层，提高研磨工艺中的选择比，降低浅沟槽隔离结构被去除的比例，从而提高与浅沟槽隔离结构齐平的浮栅材料层的厚度。
在一种较优的实施例中，如图10所示，步骤S1具体包括：
步骤S11，于浅沟槽隔离结构之间填充氮化物以形成第一钝化层，并使第一钝化层保留一第一预设厚度；
步骤S12，对浅沟槽隔离结构进行研磨，使浅沟槽隔离结构与第一钝化层齐平；
步骤S13，于浅沟槽隔离结构上形成一开口以去除第二预设厚度的浅沟槽隔离结构，并使开口的两侧壁均向第一钝化层延伸一预设宽度，第二预设厚度小于浅沟槽隔离结构于步骤S12研磨后突出衬底表面的高度；
步骤S14，沉积一第三预设厚度的保护层，以覆盖第一钝化层上表面、开口内壁及底部；
步骤S15，执行一刻蚀工艺去除第一钝化层表面的保护层、开口内壁的保护层，及第一钝化层。
具体地，通过上述技术方案，提供一半导体衬底，在半导体衬底上执行刻蚀工艺并填充氧化物以形成多个浅沟槽隔离结构STI，本实施例中形成浅沟槽隔离结构的氧化物为二氧化硅SO2。于浅沟槽隔离结构之间形成第一钝化层1，第一钝化层的材质包括氮化硅SIN或氮氧化硅SION。
具体地，如图3所示，首先，采用化学机械研磨工艺对浅沟槽隔离结构STI进行研磨，去除浅沟槽隔离结构的部分氧化物并停止在第一钝化层1，使第一钝化层1保留1100埃。第一钝化层1的材质包括SIN或SION，本实施例中的第一钝化层的材质采用SIN。
具体地，如图4所示，于浅沟槽隔离结构STI上形成开口2以去除第二预设厚度的浅沟槽隔离结构STI，并对开口2两侧壁的第一钝化层进行刻蚀，使开口2的左侧壁和右侧壁均向第一钝化层1延伸一预设宽度。其中第二预设厚度的范围为300～1000埃，本实施例中采用650埃；预设宽度为150埃。
具体地，如图5所示，沉积第三预设厚度的氮化物层(SIN或SION)以覆盖第一钝化层1的上表面、开口2的内壁及底部，从而形成保护层3。由于在形成开口过程中使开口2的左侧壁和右侧壁均向第一钝化层1延伸了一预设宽度，从而在沉积氮化物层时不需要使用掩膜，只需控制氮化物层的厚度，即可实现在将氮化物层沉积在开口2的底部。优选的实施方式中，保护层3的材质与第一钝化层1的材质相同，本实施例中均采用SIN。需要说明的是，为了简化工艺，预设宽度应与第三预设厚度相同，在沉积氮化物形成保护层3时，无需使用掩膜覆盖开口2的内壁及第一钝化层1的上表面。第三预设厚度的范围为50～300埃，本实施例中第三预设厚度为150埃。
在一种较优的实施例中，步骤S15包括：
步骤S151，于保护层3的表面沉积形成一牺牲层4，并使牺牲层4填满开口2；
步骤S152，采用研磨工艺对牺牲层4进行研磨，以去除第一钝化层1表面的牺牲层4，使残留于开口中的牺牲层4与第一钝化层1上表面的保护层3齐平；
步骤S153，去除第一钝化层1及其表面的保护层3；；
步骤S154，去除残留的牺牲层4。
具体地，如图5所示，于保护层3的表面沉积牺牲层4，牺牲层4覆盖保护层3及第一钝化层1的上表面。
牺牲层的材质为多晶硅(Poly)或二氧化硅。如图6所示，采用化学机械研磨工艺对牺牲层4进行研磨，并在牺牲层4与第一钝化层1上表面的保护层3齐平时停止研磨，以使牺牲层4保留一第四预设厚度。第四预设厚度的范围为100～1000埃，本实施例中第四预设厚度为500埃。
具体地，如图7所示，对第一钝化层1及第一钝化层1表面的保护层3进行干法刻蚀工艺(Dry Etch)，由于开口2底部，即残留的浅沟槽隔离结构上表面的保护层3被牺牲层4覆盖，因而在去除第一钝化层1及第一钝化层1表面的保护层3时，可使残留的浅沟槽隔离结构STI上表面的保护层3受到保护。在干法刻蚀工艺结束后可刻蚀掉残留的牺牲层4，以将残留的第一钝化层1和牺牲层4全部去除。然后在衬底的上表面沉积一隧穿氧化层5(TunnelOxide)。本实施例中的牺牲层4的材质为多晶硅或二氧化硅。
具体地，如图8所示，于隧穿氧化层5和保护层3上沉积一浮栅材料层6。浮栅材料层6为多晶硅。
具体地，如图9所示，对浮栅材料层6进行研磨并停止在保护层3，后续工艺中对浮栅材料层6进行刻蚀以形成浮栅。
本发明的实施例还提供一种半导体结构，如图9所示，包括：
一半导体衬底，半导体衬底上设有多个浅沟槽隔离结构STI；
一保护层3，覆盖于浅沟槽隔离结构STI的上表面；
一隧穿氧化层5，覆盖于半导体衬底的有源区的上表面；
一浮栅材料层6，覆盖于隧穿氧化层5的上表面，并与保护层3的上表面齐平。
具体地，本实施例中的浅沟槽隔离结构STI的上表面覆盖有一保护层3，由于氮化硅和氮氧化硅的抛光速率的选择比较高，可作为多晶硅进行化学机械研磨的保护层3，以减少浅沟槽隔离结构STI被研磨去除的比例，提高多晶硅研磨后所形成的浮栅材料层6的厚度，进一步地减少有源区硅损伤的缺陷，从而获得一种浮栅厚度更均匀的半导体结构。
本发明技术方案的有益效果在于：提供一种抛光速率的选择比较高的材料作为多晶硅进行化学机械研磨的保护层，以减少STI被研磨去除的比例，提高多晶硅研磨后所形成的浮栅材料层的厚度，进一步地减少有源区硅损伤的缺陷，提高半导体产品的良率。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (7)
1.一种提高浮栅厚度均匀性的方法，其特征在于，包括以下步骤：
步骤S1，提供一半导体衬底，多个浅沟槽隔离结构于所述衬底上隔离形成有源区，于所述浅沟槽隔离结构上表面形成一保护层；
步骤S2，于所述有源区上表面覆盖有一隧穿氧化层，并于所述隧穿氧化层上表面覆盖有一浮栅材料层；
步骤S3，对所述浮栅材料层执行一研磨工艺，使所述浮栅材料层与所述浅沟槽隔离结构上表面形成的所述保护层的上表面齐平；
所述步骤S1包括：
步骤S11，于所述浅沟槽隔离结构之间填充氮化物以形成第一钝化层，并使所述第一钝化层保留一第一预设厚度；
步骤S12，对所述浅沟槽隔离结构进行研磨，使所述浅沟槽隔离结构与所述第一钝化层齐平；
步骤S13，于所述第一钝化层对应所述浅沟槽隔离结构的位置形成一开口以去除第二预设厚度的所述浅沟槽隔离结构，并使所述开口的两侧壁均向所述第一钝化层延伸一预设宽度，所述第二预设厚度小于所述浅沟槽隔离结构于所述步骤S12研磨后突出所述衬底表面的高度；
步骤S14，沉积一第三预设厚度的所述保护层，以覆盖所述第一钝化层上表面、所述开口内壁及底部；
步骤S15，执行一刻蚀工艺去除所述第一钝化层表面的所述保护层、所述开口内壁的所述保护层，及所述第一钝化层。
2.根据权利要求1所述的提高浮栅厚度均匀性的方法，其特征在于，所述步骤S15包括：
步骤S151，于所述保护层的表面沉积形成一牺牲层，并使所述牺牲层填满所述开口；
步骤S152，采用所述研磨工艺对所述牺牲层进行研磨，以去除所述第一钝化层表面的所述牺牲层，使残留于所述开口中的所述牺牲层与所述第一钝化层上表面的所述保护层齐平；
步骤S153，去除所述第一钝化层及其表面的所述保护层；
步骤S154，去除残留的所述牺牲层。
3.根据权利要求2所述的提高浮栅厚度均匀性的方法，其特征在于，所述步骤S152中，残留的所述牺牲层保留一第四预设厚度；
所述第四预设厚度为100 ~1000埃。
4.根据权利要求1所述的提高浮栅厚度均匀性的方法，其特征在于，所述第一钝化层的材质为与所述保护层的材质相同；
所述第一钝化层的材质为氮化硅或者氮氧化硅。
5.根据权利要求1所述的提高浮栅厚度均匀性的方法，其特征在于，所述第一预设厚度为1100埃；和/或
所述第二预设厚度为300 ~ 1000埃；和/或
所述第三预设厚度为50 ~ 300埃；和/或
所述预设宽度为150埃。
6.根据权利要求1所述的提高浮栅厚度均匀性的方法，其特征在于，所述第二预设厚度与所述预设宽度相同。
7.根据权利要求2所述的提高浮栅厚度均匀性的方法，其特征在于，所述牺牲层的材质为多晶硅或氮化硅。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113675077B (zh) * | 2021-08-16 | 2024-02-27 | 武汉新芯集成电路制造有限公司 | 半导体器件的制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090075443A1 (en) * | 2007-09-13 | 2009-03-19 | Chia-Che Hsu | Method of fabricating flash memory |
| CN101459141A (zh) * | 2007-12-10 | 2009-06-17 | 上海华虹Nec电子有限公司 | 利用SiN保护逻辑低压区的嵌入式EEPROM工艺方法 |
| CN102437033A (zh) * | 2011-07-22 | 2012-05-02 | 上海华力微电子有限公司 | 在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法 |
| US20150084114A1 (en) * | 2007-11-08 | 2015-03-26 | Juhyung Kim | Non-volatile memory devices including blocking insulation patterns with sub-layers having different energy band gaps |
| CN106601744A (zh) * | 2015-10-13 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种嵌入式闪存及其制造方法和电子装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090011163A (ko) * | 2007-07-25 | 2009-02-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20090055810A (ko) * | 2007-11-29 | 2009-06-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 제조 방법 |
| US9202859B1 (en) * | 2014-05-27 | 2015-12-01 | Texas Instruments Incorporated | Well resistors and polysilicon resistors |
| US9754840B2 (en) * | 2015-11-16 | 2017-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Horizontal gate-all-around device having wrapped-around source and drain |
-
2019
- 2019-06-17 CN CN201910523025.2A patent/CN110265294B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090075443A1 (en) * | 2007-09-13 | 2009-03-19 | Chia-Che Hsu | Method of fabricating flash memory |
| US20150084114A1 (en) * | 2007-11-08 | 2015-03-26 | Juhyung Kim | Non-volatile memory devices including blocking insulation patterns with sub-layers having different energy band gaps |
| CN101459141A (zh) * | 2007-12-10 | 2009-06-17 | 上海华虹Nec电子有限公司 | 利用SiN保护逻辑低压区的嵌入式EEPROM工艺方法 |
| CN102437033A (zh) * | 2011-07-22 | 2012-05-02 | 上海华力微电子有限公司 | 在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法 |
| CN106601744A (zh) * | 2015-10-13 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种嵌入式闪存及其制造方法和电子装置 |
Also Published As
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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