KR20090011163A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 활성 영역 상에는 터널 절연막 및 제1 도전막이 형성되고, 소자 분리 영역에는 소자 분리막이 형성되며, 셀 영역 및 주변회로 영역이 구획된 반도체 기판이 제공되는 단계, 제1 도전막 상에 보호막을 형성하는 단계, 소자 분리막의 높이가 낮아지도록 식각 공정을 실시하는 단계, 보호막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
셀 영역, 주변 영역, 소자 분리막, 단차, 보호막, SOC, 카본막, BARC, 스핀코팅
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막의 높이 조절을 위한 식각 공정시 노출되는 플로팅 게이트용 도전막의 손상을 방지하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자 중에서 전원의 공급이 중단되어도 저장된 데이터가 보존되는 비휘발성 메모리 소자가 각광받음에 따라, 이러한 소자에 대한 연구가 활발하게 진행되고 있다. 비휘발성 메모리 소자 중에서도 플래시 메모리 소자(flash memory device)를 대표적인 소자라고 할 수 있다.
플래시 메모리 소자는 메모리 셀 어레이가 다수의 스트링 구조로 이루어지는데, 다수의 스트링 각각은 직렬로 연결된 메모리 셀들과 다수의 메모리 셀들의 양단에 형성된 셀렉트 트랜지스터를 포함한다. 이러한 메모리 셀들 및 트랜지스터가 형성되는 영역을 반도체 기판에서 편의상 셀 영역이라 부른다. 또한, 셀 영역 이외 에 메모리 소자가 동작하는데 필요한 소자들이 형성되는 영역을 주변 영역이라 부른다. 주변 영역에는 트랜지스터들이 형성되는데, 주변 영역에 형성되는 트랜지스터는 저전압 트랜지스터(low voltage NMOS transistor; LVN) 및 고전압 트랜지스터(high voltage NMOS transistor; HVN)를 포함한다.
특히, 주변 영역에 형성되는 트랜지스터들은 셀 영역의 소자들보다 높은 전압을 사용하기 때문에 트랜지스터 간의 간격이 셀 영역보다 넓게 형성된다.
이에 따라, 소자 분리막을 형성한 후에 EFH(effective field oxide height) 조절을 위한 식각 공정을 실시하면, 셀 영역에 비해 주변 영역에 형성된 소자 분리막의 식각 속도가 빠르게 진행된다. 이로 인해, 소자 분리용 절연막은 셀 영역과 주변 영역 간에 단차가 발생하게 된다. 이러한 단차를 줄이기 위하여 소자 분리막을 형성한 이후에, 셀 영역이 개방된 마스크막 패턴을 사용하여 셀 영역의 소자 분리막의 높이를 낮추는 식각 공정을 실시한다. 이어서, 셀 영역이 개방된 마스크막 패턴을 제거하고 셀 영역 및 주변 영역의 소자 분리막의 EFH 조절을 위한 식각 공정을 실시한다.
상술한 바와 같이, 소자 분리막의 EFH 조절을 위한 식각 공정을 실시하는데 있어서, 특히 셀 영역은 단차를 줄이기 위한 식각 공정을 한 번 더 진행하게 된다. 이로 인하여, 플로팅 게이트용 도전막이 손상을 입을 수 있게 되고, 손상된 플로팅 게이트에 의해 전기적 특성이 열화되어 플래시 메모리 소자의 프로그램 동작 속도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 소자 분리막의 높이를 조절하는 식각 공정 시, 플로팅 게이트의 노출된 표면 상에 보호막을 형성하고 소자 분리막의 높이 조절을 위한 식각 공정을 수행함으로써 플로팅 게이트의 손상을 방지할 수 있고, 이로 인하여 프로그램 동작의 속도 저하 및 결함 셀 발생을 억제할 수 있다.
본 발명의 과제 해결 수단은, 활성 영역 상에는 터널 절연막 및 제1 도전막이 형성되고, 소자 분리 영역에는 소자 분리막이 형성되며, 셀 영역 및 주변회로 영역이 구획된 반도체 기판이 제공되는 단계, 제1 도전막 상에 보호막을 형성하는 단계, 소자 분리막의 높이가 낮아지도록 식각 공정을 실시하는 단계, 보호막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
본 발명은 소자 분리막의 높이를 조절하는 식각 공정 시, 노출된 플로팅 게이트 상에 보호막을 형성함으로써 플로팅 게이트의 손상을 방지할 수 있고, 이로 인하여 플로팅 게이트와 콘트롤 게이트 간의 커플링 효율의 저하를 방지할 수 있으므로, 프로그램 동작 속도의 저하 및 결함 셀 발생을 억제할 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상의 셀 영역에 터널 절연막(102a)을 형성하고, 주변 영역에는 게이트 절연막(102b)을 형성한다. 터널 절연막(102a) 및 게이트 절연막(102b)은 반도체 기판(100)에 산화공정을 실시하여 산화막으로 형성하는 것이 바람직하다. 이때, 주변 영역에서는 고전압을 주로 사용하기 때문에 절연막의 두께를 셀 영역보다 두껍게 형성한다.
터널 절연막(102a) 및 게이트 절연막(102b) 상부에 플로팅 게이트용 제1 도전막(104), 소자분리 마스크막(106) 및 포토레지스트 패턴(108)을 형성한다. 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 소자분리 마스크막(106)은 질화막으로 형성하는 것이 바람직하다. 이때, 제1 도전막(104)과 소자분리 마스크막(106) 사이에 제1 도전막(104)을 보호하기 위한 버퍼 절연막(미도시)을 더 형성할 수도 있다.
도 1b를 참조하면, 포토레지스트 패턴(도 1a의 108)에 따라 식각 공정을 실 시하여 소자분리 마스크막(106), 제1 도전막(104), 터널 절연막(102a) 및 게이트 절연막(102b)을 패터닝하고, 노출된 반도체 기판(100)의 일부를 제거하여 트렌치(100a)를 형성한다. 이어서, 포토레지스트 패턴(도 1a의 108)을 제거한다.
도 1c를 참조하면, 트렌치(100a)가 형성된 전체구조 상부에 소자 분리용 절연막을 형성하고, 소자분리 마스크막(106)이 드러나도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 소자 분리막(110)을 형성한다. 소자 분리막(110)은 산화막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 셀 영역 및 주변 영역 상에 형성된 소자분리 마스크막(도 1c의 106)을 제거하여 제1 도전막(104)을 노출시킨다.
도 1e를 참조하면, 제1 도전막(104) 및 소자 분리막(110) 상에 노출된 제1 도전막(104)을 보호하기 위한 보호막(112)을 형성한다.
만약, 제1 도전막(104)이 노출된 상태에서 소자 분리막(110)의 EFH(effective field oxide height) 조절을 위한 식각 공정을 실시하면, 전자의 트랩(trap) 층으로 사용되는 제1 도전막(104)이 손상을 입을 수 있다. 제1 도전막(104)이 손상되면 제1 도전막(104) 표면의 거칠기(roughness)가 증가 되어, 후속 형성하는 유전체막과의 접합성이 낮아질 수 있다. 이는, 플로팅 게이트와 콘트롤 게이트 간의 커플링(coupling) 효율을 저하시키므로, 프로그램 동작 속도가 느려질 수 있다.
이에 따라, 제1 도전막(104)이 모두 덮일 수 있도록 보호막(112)을 형성한다. 보호막(112)은 카본막(SOC; spin on carbon) 또는 BARC(bottom anti reflecting coating)막으로 형성할 수 있다. 카본막은 스핀 코팅(spin coating) 방식으로 형성하는 것이 바람직하다.
스핀 코팅 방식으로 카본막을 형성하면, 굴곡이 있는 표면에도 고르게 형성할 수 있으며, 보호막(112)의 상부를 평평하게 형성할 수 있으므로, 후속 식각 공정을 용이하게 실시할 수 있다.
또한, 스핀 코팅 시간을 조절하면 보호막(112)의 두께를 조절할 수 있는데, 제1 도전막(104) 상부에만 보호막(112)을 잔류시키고 소자 분리막(110) 상에 형성된 보호막(112)은 제거한다. 이는, 후속 소자 분리막(110)의 식각 공정을 용이하게 실시하기 위한 단계이므로, 반드시 소자 분리막(110) 상부에 형성된 보호막(112)을 제거하지 않아도 무관하다. 왜냐하면, 보호막(112)이 소자 분리막(110) 상에 잔류되어도 보호막(112)의 상부가 평평하게 형성되기 때문에, 제1 도전막(104) 상부에 형성된 보호막(112)의 두께가 더 두껍게 형성된다. 따라서, 후속 식각 공정을 진행하여도 제1 도전막(104) 보다 소자 분리막(110)이 먼저 노출되므로 제1 도전막(104)을 보호하면서 소자 분리막(110)을 식각 할 수 있다.
도 1f를 참조하면, 셀 영역에 형성된 소자 분리막(110)의 높이를 낮추기 위하여 보호막(112) 상부에 셀 영역이 개방된 패턴을 갖는 하드 마스크막(114)을 형성한다. 하드 마스크막(114)의 패턴에 따라 식각 공정을 실시하여 셀 영역의 소자 분리막(110)의 높이를 낮춘다. 식각 공정 시, 제1 도전막(104)의 상부가 식각 공정에 가장 취약할 수 있으나, 제1 도전막(104)의 상부에 형성된 보호막(112)이 제1 도전막(104)을 보호하므로 제1 도전막(104)의 손상을 방지할 수 있다.
도 1g를 참조하면, 하드 마스크막(도 1f의 114)을 제거한 후에, 식각 공정을 실시하여 셀 영역 및 주변 영역에 형성된 소자 분리막(110) 간의 단차를 줄인다. 단차를 줄이는 식각 공정 시에도, 제1 도전막(104)은 제1 도전막(104)의 상부에 잔류하는 보호막(도 1f의 112)에 의해 보호된다.
셀 영역과 주변 영역의 소자 분리막(110)의 단차를 줄인 후에, 잔류하는 보호막(도 1f의 112)을 제거한다. 보호막(도 1f의 112)을 제거하는 공정은 감광막(PR) 제거 공정으로 실시할 수 있다.
도 1h를 참조하면, 제1 도전막(104) 및 소자 분리막(110)의 표면을 따라 플로팅 게이트용 제1 도전막(104)을 격리시키기 위한 유전체막(116)을 형성한다. 유전체막(116) 상부에는 콘트롤 게이트용 제2 도전막(118)을 형성한다. 제2 도전막(118)은 폴리실리콘막으로 형성할 수 있으며, 폴리실리콘막 상부에 금속막을 더 형성할 수도 있다.
상술한 기술 내용에 따라, 셀 영역 및 주변 영역에 형성된 소자 분리막(110)의 높이 조절을 위한 식각 공정시 플로팅 게이트용 제1 도전막(104)을 보호막(112)으로 보호함으로써 제1 도전막(104)의 손상을 방지할 수 있다. 이에 따라, 제1 도전막(104) 및 유전체막(116) 과의 접합성 저하를 방지할 수 있고, 플로팅 게이트와 콘트롤 게이트 간의 커플링(coupling) 효율의 저하를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102a : 터널 절연막
102b : 게이트 절연막 104 : 제1 도전막
106 : 소자분리 마스크막 108 : 포토레지스트 패턴
110 : 소자 분리막 112 : 보호막
114 : 하드 마스크막 116 : 유전체막
118 : 제2 도전막
Claims (10)
- 활성 영역 상에는 터널 절연막 및 제1 도전막이 형성되고, 소자 분리 영역에는 소자 분리막이 형성되며, 셀 영역 및 주변회로 영역이 구획된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 보호막을 형성하는 단계;상기 소자 분리막의 높이가 낮아지도록 식각 공정을 실시하는 단계; 및상기 보호막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 보호막을 제거하는 단계 이후에,상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 활성 영역 상에는 상기 터널 절연막 및 제1 도전막이 형성되고, 상기 소자 분리 영역에는 상기 소자 분리막이 형성된 상기 반도체 기판이 제공되는 단계 는, 상기 반도체 기판상에 상기 터널 절연막, 상기 제1 도전막 및 소자분리 마스크막 패턴을 형성하는 단계;상기 소자분리 마스크막 패턴에 따라 식각 공정을 실시하여 상기 제1 도전막 및 상기 터널 절연막을 패터닝하고 상기 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계; 및상기 트렌치 내부에 상기 소자 분리막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보호막은 카본막(SOC) 또는 BARC막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 카본막은 스핀 코팅(spin coating) 공정으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 카본막은 상기 스핀 코팅 공정 시 시간을 조절하여 두께를 조절하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막의 높이가 낮아지도록 식각 공정을 실시하는 단계는,상기 셀 영역에 형성된 상기 소자 분리막의 높이를 낮추는 제1 식각 공정을 실시하는 단계; 및상기 셀 영역 및 주변 영역에 형성된 상기 소자 분리막의 높이를 낮추는 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 제1 식각 공정은, 상기 보호막 및 상기 소자 분리막 상에 상기 셀 영역이 개방된 하드 마스크 패턴을 형성하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 제2 식각 공정은, 상기 하드 마스크 패턴을 제거하고 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보호막을 제거하는 단계는 포토레지스트(PR) 제거 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8598012B2 (en) | 2009-12-30 | 2013-12-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with buried gates |
| CN110265294A (zh) * | 2019-06-17 | 2019-09-20 | 武汉新芯集成电路制造有限公司 | 一种提高浮栅厚度均匀性的方法及一种半导体结构 |
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