CN111081709B - 非易失性存储器装置的制造方法 - Google Patents

Abstract

在此提供一种非易失性存储器装置的制造方法。此方法包括以下步骤。形成多个隔离结构于基板中，且形成凹陷区于相邻的隔离结构之间。顺应性地形成导电层及牺牲层于隔离结构及基板上。位于凹陷区中的牺牲层定义出凹部。进行第一化学机械研磨工艺，以部分地移除牺牲层，且暴露出隔离结构上方的导电层。进行第二化学机械研磨工艺，以部分地移除导电层，且暴露出隔离结构的顶表面。进行第三化学机械研磨工艺，以完全移除牺牲层。在第三化学机械研磨工艺之后，导电层的顶表面齐平于隔离结构的顶表面。通过本发明实施例所提供的方法，可改善非易失性存储器装置的良率及可靠度，且可减少光罩及显影工艺，从而提供较简化的工艺且降低生产所需的时间与成本。

Description

非易失性存储器装置的制造方法

技术领域

本发明有关于一种非易失性存储器装置的制造方法，且特别是有关于一种包括化学机械研磨工艺的非易失性存储器装置的制造方法。

背景技术

在非易失性存储器中，快闪存储器因成本较低，而逐渐成为非易失性存储器的主流技术。在制造快闪存储器时，经常采用化学机械研磨(chemical mechanical polishing,CMP)工艺来进行平坦化。例如，形成浮动栅极及/或控制栅极的步骤包括藉由CMP 工艺平坦化导电材料。然而，由于这些浮动栅极(或控制栅极)的尺寸(或间距)存在差异，浮动栅极(或控制栅极)容易因CMP工艺产生缺陷。更具体而言，对于具有较大面积(例如，面积大于0.5μm*0.5μm)的导电材料而言，中心区域的研磨速率通常会大于边缘区域的研磨速率。因此，容易产生碟形凹陷(dishing)，而可能降低存储器装置的良率。另一方面，对于具有不同面积的导电材料而言，所产生的碟形凹陷的深度与尺寸也可能不同且难以预测。因此，若产生碟形凹陷，也可能降低记忆体装置的可靠度。

在已知技术中，为了避免产生碟形凹陷，通常会藉由掩膜层(mask layer)保护具有较大面积的导电材料。然而，为了要在特定的区域形成掩膜层，至少需要额外使用一道光罩进行光刻工艺。另一方面，为了良好地保护具有不同面积的导电材料，掩膜层也必须配合导电材料的面积而调整成合适的尺寸。如此一来，将大幅提高图案化工艺的复杂度及困难度，并且会提高生产的时间与成本。

然而，在已知技术中，当导电材料具有较高的图案复杂度时，掩膜层通常只会覆盖在大面积的导电材料上，其他未受到掩膜层所覆盖的导电材料上仍可能发生碟形凹陷。如此一来，将难以改善存储器装置的良率及可靠度。

因此，在本技术领域中，对于具有高可靠度及高产品良率的非易失性存储器装置(non-volatile memory device)的制造方法仍有所需求。

发明内容

本发明提供一种非易失性存储器装置的制造方法，能够降低或避免产生碟形凹陷。

本发明的实施例揭示一种非易失性存储器装置的制造方法，包括：形成多个隔离结构于基板中，其中隔离结构突出于基板的顶表面，且形成凹陷区于相邻的隔离结构之间；顺应性地形成导电层于隔离结构及基板上；顺应性地形成牺牲层于导电层上，其中位于凹陷区中的牺牲层(sacrificial layer)定义出凹部；进行第一化学机械研磨工艺，以部分地移除牺牲层，且暴露出位于隔离结构上方的导电层；进行第二化学机械研磨工艺，以部分地移除暴露的导电层，且暴露出隔离结构的顶表面；以及进行第三化学机械研磨工艺，以完全移除牺牲层，其中在第三化学机械研磨工艺之后，导电层的顶表面齐平于隔离结构的顶表面。

通过本发明实施例所提供的非易失性存储器装置的制造方法，可改善非易失性存储器装置的良率及可靠度，且可减少光罩及显影工艺，从而提供较简化的工艺并且降低生产所需的时间与成本。

附图说明

图1A至图1E为本发明一些实施例的制造非易失性存储器装置的各步骤中对应的剖面示意图。

符号说明：

100～非易失性存储器装置 T1～第一厚度

102～基板 T2～第二厚度

104～氧化层 W1～第一宽度

105a、105b、105c～凹陷区 W2～第二宽度

106a、106b～隔离结构 W3～第三宽度

108～导电层 W4～第四宽度

110～牺牲层 W5～第五宽度

115b、115c～凹部

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。再者，本发明的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”之含义。

本发明提供一种非易失性存储器装置的制造方法，图1A至图1E为本发明一些实施例的制造非易失性存储器装置100的各步骤中对应的剖面示意图。

请参照图1A，形成氧化层104于基板102的表面上，并形成多个隔离结构106a、106b于基板102中。其中，隔离结构106a、106b的顶表面突出于基板102的顶表面。详细而言，可藉由对基板102的表面进行热氧化工艺来形成氧化层104。接着，形成掩膜层(未绘示)覆盖于基板102上，并且将掩膜层及基板102图案化，以形成多个沟槽于基板102中。可视需要再次进行热氧化工艺，以于上述多个沟槽的表面形成氧化层104。接着，形成绝缘材料并填入上述多个沟槽中。绝缘材料可包括氧化物、氮化物、氮氧化物或上述材料的组合。接着，进行平坦化工艺(例如，化学机械研磨工艺)，以使掩膜层的顶表面与绝缘材料的顶表面彼此齐平。接着，移除掩膜层，且留下由绝缘材料所形成的隔离结构106a、106b。

在一些实施例中，基板102可为半导体基板。在一些实施例中，基板102的材料可包括硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。在一些实施例中，基板102中包括其他的结构(例如，掺杂区域)。在本实施例中，基板102为硅基板。

隔离结构106b的尺寸(长度或宽度)可大于隔离结构106a。隔离结构106a、106b 可为单层结构或多层结构。在本实施例中，隔离结构106a、106b为由氧化物所形成的单层结构。在另一些实施例中，为了改善隔离结构106a、106b与基板102之间的黏着力，可视需要而在隔离结构106a、106b与基板102之间形成绝缘衬层。

请参照图1A，在移除掩膜层之后，形成多个凹陷区，且每一个凹陷区位于两个相邻的隔离结构之间。这些凹陷区可包括具有不同尺寸的凹陷区105a、凹陷区105b 及凹陷区105c。在本实施例中，凹陷区105a位于相邻的隔离结构106a之间，且具有第一宽度W1。凹陷区105b位于相邻的隔离结构106a与隔离结构106b之间，且具有第二宽度W2。凹陷区105c位于相邻的隔离结构106b之间，且具有第三宽度W3。此外，在本实施例中，第三宽度W3大于第二宽度W2，且第二宽度W2大于第一宽度W1。

应注意的是，在图1A中绘示具有两种宽度的隔离结构以及具有三种宽度的凹陷区。然而，图1A仅用以举例说明，并非用以限定本发明。再者，依据实际的需求，隔离结构及凹陷区也可以包括其他不同的排列方式。

请参照图1B，顺应性地形成导电层108于隔离结构106a、106b及基板102上。在完成后续的工艺之后，导电层108可使用作为浮动栅极或其他导电结构(例如，导电线路)。导电层108可包括单晶硅、多晶硅、非晶硅或其他合适的导电材料。在本实施例中，导电层108的材料为多晶硅。可藉由沉积工艺形成导电层108，例如，炉管工艺(furance process)、化学气相沉积工艺、原子层沈积工艺或上述工艺的组合。

请参照图1B，顺应性地形成牺牲层110于导电层108上。牺牲层110的材料可包括氧化物、氮化物、氮氧化物、其他合适的材料或上述材料的组合。在一些实施例中，牺牲层的材料相同于隔离结构的材料。在其他实施例中，隔离结构为多层结构，且牺牲层的材料相同于隔离结构中最上层的材料。在本实施例中，牺牲层110的材料为氧化物。可藉由沉积工艺形成牺牲层110，例如，炉管工艺、化学气相沉积工艺、或上述工艺的组合。

受到负载效应(loading effect)的影响，位于这些凹陷区中的导电层108及牺牲层 110的剖面轮廓也有所不同。请参照图1B，导电层108可完全填满凹陷区105a，因而牺牲层110在对应凹陷区105a处的表面高于邻接凹陷区105a的隔离结构106a的表面。另一方面，导电层108及牺牲层110并未完全填满凹陷区105b，而在对应凹陷区105b的位置形成凹部115b。此外，导电层108及牺牲层110并未完全填满凹陷区105c，而在对应凹陷区105c的位置形成凹部115c。在本实施例中，凹部115b具有第四宽度W4。凹部115c具有大于第四宽度W4的第五宽度W5。

请参照图1C，进行第一化学机械研磨工艺，以部分地移除牺牲层110，且暴露出位于隔离结构106a、106b正上方的导电层108。在第一化学机械研磨工艺完成之后，剩余的牺牲层110分别具有U型的剖面轮廓。在第一化学机械研磨工艺中，导电层108的研磨速率(或移除速率)R1a可与牺牲层110的研磨速率R1b相同或相近。在一些实施例中，在第一化学机械研磨工艺中，导电层108的研磨速率R1a对牺牲层 110的研磨速率R1b的比率(R1a/R1b)为0.1-10.0。在又一些实施例中，在第一化学机械研磨工艺中，导电层108的研磨速率R1a实质上相等于牺牲层110的研磨速率R1b。如此一来，可在一次的化学机械研磨工艺中同时移除导电层108与牺牲层110，使暴露的导电层108的顶表面较为平坦。

为了将导电层108的研磨速率对牺牲层110的研磨速率的比率(R1a/R1b)控制在上述范围之内，可使用合适的研磨液进行第一化学机械研磨工艺。在一些实施例中，第一化学机械研磨工艺使用第一研磨液，且第一研磨液为酸性。

请参照图1D，进行第二化学机械研磨工艺，以部分地移除暴露的导电层108及牺牲层110，直至露出隔离结构106a、106b的顶表面。其中，在第二化学机械研磨工艺之后，剩余的牺牲层110仍覆盖一部份的导电层108。

导电层108在第二化学机械研磨工艺中的研磨速率R2a可远大于导电层108在第一化学机械研磨工艺中的研磨速率R1a。如此一来，能够以更高的效率移除导电层108，大幅缩短第二化学机械研磨工艺的时间。另一方面，导电层108在第二化学机械研磨工艺中的研磨速率R2a可远大于牺牲层110在第二化学机械研磨工艺中的研磨速率 R2b。如此一来，可藉由牺牲层110保护位于凹部115b、115c下方的导电层108在第二化学机械研磨工艺期间不被移除。

在一些实施例中，在第二化学机械研磨工艺中，导电层108的研磨速率R2a对牺牲层110的研磨速率R2b的比率(R2a/R2b)为50-1000。在又一些实施例中，在第二化学机械研磨工艺中，导电层108的研磨速率R2a对牺牲层110的研磨速率R2b的比率(R2a/R2b)为200-600。

为了将导电层108的研磨速率R2a对牺牲层110的研磨速率R2b的比率(R2a/R2b)控制在上述范围之内，可使用合适的研磨液进行第二化学机械研磨工艺。第二化学机械研磨工艺使用第二研磨液，且第二研磨液为碱性。在本实施例中，导电层108的材料为多晶硅。

接着，请参照图1E，进行第三化学机械研磨工艺，以部分地移除暴露的导电层108、隔离结构106a、106b及完全地移除牺牲层110，使导电层108的顶表面齐平于隔离结构106a、106b的顶表面。

在第三化学机械研磨工艺中，导电层108的研磨速率R3a、牺牲层110的研磨速率R3b与隔离结构106a、106b的研磨速率R3c可相同或相近。在一些实施例中，在第三化学机械研磨工艺中，导电层108的研磨速率R3a对牺牲层110的研磨速率R3b 的比率(R3a/R3b)为1.0-1.1。如此一来，有利于使导电层108的顶表面与隔离结构106a、 106b的顶表面实质上齐平，而能够降低或避免在导电层108与隔离结构106a、106b 的顶表面产生碟形凹陷。

为了将导电层108的研磨速率R3a对牺牲层110的研磨速率R3b的比率(R3a/R3b)控制在上述范围之内，可使用合适的研磨液进行第三化学机械研磨工艺。第三化学机械研磨工艺使用第三研磨液，且第三研磨液为酸性。在本实施例中，导电层108的材料为多晶硅，导电层108在第三化学机械研磨工艺中的研磨速率R3a可远小于导电层 108在第二化学机械研磨工艺中的研磨速率R2a。

在第三化学机械研磨工艺完成之后，导电层108被区分为多个独立的部分，如图1E所示。在一些实施例中，可对导电层108进行布植工艺及退火工艺，以降低导电层108的电阻值。一部分的导电层108可使用作为浮动栅极。后续可进行其他已知的工艺(例如，形成且图案化控制栅极)，以完成非易失性存储器装置100。关于其他已知的工艺，在此不再详述。

根据本发明的一些实施例所提供的非易失性存储器装置的制造方法，导电层108顺应性地覆盖于隔离结构106a、106b与基板102上，且牺牲层110顺应性地覆盖于导电层108上，而在隔离结构之间定义出凹部(例如凹部115b、115c)。根据负载效应，当隔离结构之间的距离越大，导电层108与牺牲层110越难以填满隔离结构之间的凹陷区，从而更容易形成凹部。在第一化学机械研磨工艺完成之后，定义出凹部的牺牲层110仍覆盖于具有较大面积的导电层108上。换言之，牺牲层110能够自对准地形成于具有较大面积的导电层108上方。如此一来，在第二化学机械研磨工艺中，牺牲层110可保护位于其下方的导电层108不被移除。

应可理解的是，在本实施例的制造方法中，在形成导电层108之后，且在停止第三化学机械研磨工艺之前，可不进行任何图案化工艺。相较于已知技术，本实施例的制造方法至少可减少一道光罩及一次光刻工艺。因此，能够大幅降低工艺的复杂度及生产的时间与成本。

本实施例的制造方法进行三次化学机械研磨工艺。第一化学机械研磨工艺对导电层108与牺牲层110具有第一研磨选择性；第二化学机械研磨工艺对导电层108与牺牲层110具有第二研磨选择性；且第三化学机械研磨工艺对导电层108与牺牲层110 具有第三研磨选择性。第一研磨选择性不同于第二研磨选择性，且第二研磨选择性不同于第三研磨选择性。更具体而言，第二研磨选择性远大于第一研磨选择性及第三研磨选择性。换言之，在第二化学机械研磨工艺中，导电层108的研磨速率R2a远大于牺牲层110的研磨速率R2b。因此，在第二化学机械研磨工艺中，牺牲层110能够保护位于其下方的导电层108不被移除，进而降低或避免在这些区域产生碟形凹陷。

应可理解的是，本实施例的制造方法不只能够控制凹部的位置，同时也能够控制凹部的宽度。请参照图1A及图1B，在本实施例中，导电层108具有第一厚度T1，且牺牲层110具有第二厚度T2。再者，凹陷区105b、105c的宽度W2、W3分别与导电层108的第一厚度T1与牺牲层110的第二厚度T2的总和(T1+T2)之比皆大于2。因此，能够在对应于凹陷区105b的位置形成凹部115b，且在对应于凹陷区105c的位置形成凹部115c。此外，凹陷区的宽度越大，所对应的凹部的宽度也越大，如图 1B所示。

根据本实施例的制造方法，即使导电层108具有各种不同的尺寸或形状(亦即，图案复杂度高)，本实施例也能够简单而精准地在所需的位置形成牺牲层110。再者，即使不进行显影工艺，本实施例也能够依据实际的需要，而形成各种不同的尺寸或形状的牺牲层110。因此，能够大幅改善非易失性存储器装置的良率，并且降低生产的时间与成本。

在本实施例中，在第二化学机械研磨工艺中，导电层108的研磨速率远大于牺牲层110及隔离结构106a、106b的研磨速率。因此，当暴露出面积较大的氧化物区域(例如，隔离结构106a、106b的顶表面或位于凹部115b、115c底部的牺牲层110)时，第二化学机械研磨工艺的研磨速率会明显降低，并使晶片及研磨垫之间的摩擦力产生明显的变化，进而发生相对应的电流起伏特征点。在一实施例中，在第二化学机械研磨工艺中，检测电流的变化，且当电流的变化大于一预定值时，停止第二化学机械研磨工艺。在已知的化学机械研磨工艺中，通常是藉由调整研磨时间而控制蚀刻的厚度。然而，当研磨厚度不同的晶片时，就需要依据晶片的厚度而分别调整成合适的研磨时间。再者，当同一片晶片上包括厚度不同的隔离结构时，难以藉由调整研磨时间而均匀地研磨此晶片的所有区域。相较于此，即使研磨厚度不同的晶片，或是研磨包括厚度不同的隔离结构的同一片晶片，本实施例的方法皆能够精准地控制研磨的状况，有利于得到所需的结构。

在本实施例中，在第一化学机械研磨工艺之前，位于凹部115b、115c底部的牺牲层110的顶表面低于隔离结构106a、106b的顶表面，如图1B所示。换言之，从基板102的顶表面起算的隔离结构106a(或106b)的高度大于导电层108的第一厚度T1 与牺牲层110的第二厚度T2的总和(T1+T2)。在第二化学机械研磨工艺停止之前，位于凹部115b、115c底部的牺牲层110几乎不会被移除。如此一来，牺牲层110能够在第二化学机械研磨工艺期间良好地保护导电层108。

在另一些实施例中，在第一化学机械研磨工艺之前，位于凹部115b、115c底部的牺牲层110的顶表面齐平于隔离结构106a、106b的顶表面。在这样的实施例中，隔离结构106a、106b的顶表面及位于凹部115b、115c底部的牺牲层110的顶表面会同时暴露。因此，研磨速率降低的程度会更大，进而更有利于判定第二化学机械研磨工艺的终止点。

为了在第二化学机械研磨工艺期间良好地保护导电层108，牺牲层110的厚度可大于一特定的数值。另一方面，为了缩短第三化学机械研磨工艺的时间且提高生产效率，牺牲层110的厚度可小于另一特定的数值。在一些实施例中，牺牲层110的厚度为2-40nm。在另一些实施例中，牺牲层110的厚度为5-25nm。在一些实施例中，牺牲层110的厚度为10-15nm。

此外，在第二化学机械研磨工艺中，若牺牲层110的厚度较小，则在上视方向中，可使导电层108的面积远大于牺牲层110的面积。在第二化学机械研磨工艺中，即使牺牲层110的研磨速率R2b很小，仍可藉由机械应力轻易地移除位于凹部115b、115c 之内侧侧壁上的牺牲层110。如此一来，不会增加第二化学机械研磨工艺所需的时间，而可提高生产效率。

综上所述，本发明实施例所提供的非易失性存储器装置的制造方法，能够降低或避免产生碟形凹陷。因此，能够明显改善所制造的存储器装置的良率及可靠度。再者，本发明实施例所提供的制造方法可减少光罩及显影工艺的使用。因此，能够大幅简化工艺并且大幅降低生产所需的时间与成本。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (12)

1.一种非易失性存储器装置的制造方法，其特征在于，包括：

形成多个隔离结构于一基板中，其中所述多个隔离结构突出于该基板的一顶表面，且形成一凹陷区于相邻的所述多个隔离结构之间；

顺应性地形成一导电层于所述多个隔离结构及该基板上；

顺应性地形成一牺牲层于该导电层上，其中位于该凹陷区中的该牺牲层定义出一凹部；

进行一第一化学机械研磨工艺，以部分地移除该牺牲层，且暴露出位于所述多个隔离结构上方的该导电层，其中所述多个隔离结构的顶表面不低于该凹部底部的该牺牲层的顶表面；

进行一第二化学机械研磨工艺，以部分地移除暴露的该导电层，且暴露出所述多个隔离结构的顶表面，其中所述多个隔离结构的顶表面不低于该凹部底部的该牺牲层的顶表面，且进行该第二化学机械研磨工艺之前，未暴露出所述多个隔离结构的顶表面；以及

进行一第三化学机械研磨工艺，以完全移除该牺牲层，其中在第三化学机械研磨工艺之后，该导电层的一顶表面齐平于所述多个隔离结构的顶表面。

2.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，该第一化学机械研磨工艺对该导电层与该牺牲层具有一第一研磨选择性，该第二化学机械研磨工艺对该导电层与该牺牲层具有一第二研磨选择性，且该第一研磨选择性不同于该第二研磨选择性。

3.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，该第二化学机械研磨工艺对该导电层与该牺牲层具有一第二研磨选择性，该第三化学机械研磨工艺对该导电层与该牺牲层具有一第三研磨选择性，且该第二研磨选择性不同于该第三研磨选择性。

4.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，在该第三化学机械研磨工艺中，该导电层的研磨速率对该牺牲层的研磨速率的比率为1.0-1.1。

5.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，在该第二化学机械研磨工艺中，该导电层的研磨速率对该牺牲层的研磨速率的比率为50-1000。

6.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，在该第一化学机械研磨工艺中，该导电层的研磨速率对该牺牲层的研磨速率的比率为0.1-10.0。

7.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，在该第一化学机械研磨工艺之后，该牺牲层具有一U型的剖面轮廓。

8.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，该牺牲层的厚度为2-40nm。

9.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，在形成该导电层之后且在停止该第三化学机械研磨工艺之前，不进行图案化工艺。

10.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，该凹陷区的宽度对该导电层的第一厚度与该牺牲层的第二厚度的总和的比率为大于2。

11.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于：

该第一化学机械研磨工艺使用一第一研磨液，且该第一研磨液为酸性；

该第二化学机械研磨工艺使用一第二研磨液，且该第二研磨液为碱性；以及

该第三化学机械研磨工艺使用一第三研磨液，且该第三研磨液为酸性。

12.如权利要求1所述的非易失性存储器装置的制造方法，其特征在于，更包括：

在该第二化学机械研磨工艺中，检测电流的变化；

当该电流的变化大于一预定值时，停止该第二化学机械研磨工艺。

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