CN101071786A - 在集成电路制造工艺中平坦化一表面的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 239000000126 substance Substances 0.000 title claims abstract description 53
- 238000005498 polishing Methods 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000002002 slurry Substances 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims description 38
- 239000000377 silicon dioxide Substances 0.000 claims description 25
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 35
- 230000015654 memory Effects 0.000 abstract description 27
- 238000007667 floating Methods 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 41
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 239000013078 crystal Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000003973 irrigation Methods 0.000 description 4
- 230000002262 irrigation Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 101100518972 Caenorhabditis elegans pat-6 gene Proteins 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- -1 conductivity-type Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000011187 glycerol Nutrition 0.000 description 1
- 210000002287 horizontal cell Anatomy 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Abstract
本发明有关一种在集成电路制造工艺中平坦化一表面的方法，是提供第一材料的一第一薄膜于一非均匀表面(例如包含隔离沟渠的表面)上。第一材料包含，例如，用于形成非易失性记忆体集成电路中的浮置栅极的多晶硅层。接着，提供第二薄膜于第一薄膜上，第二薄膜利用第二材料形成的牺牲薄膜。利用对第一材料具有选择性的第一浆料以化学机械研磨进行第二薄膜的部分移除，直到暴露出一部分的第一薄膜。之后移除第二薄膜的残留层并利用较不具有选择性的第二浆料，即其所具有的第一薄膜对第二薄膜的选择性是低于一预定值(例如2∶1)，以平坦化该表面。本发明通过高选择性浆料进行第一化学机械研磨及相对低选择性浆料进行第二化学机械研磨工艺，可大幅降低现有技术存在的非均匀性。
Description
技术领域
本发明涉及一种在集成电路制造中利用化学机械研磨(chemicalmechanical polishing，CMP)达到平坦化一表面的方法，特别是涉及一种通过高选择性的浆料进行第一化学机械研磨(CMP)步骤及相对低选择性的浆料进行第二化学机械研磨(CMP)步骤的工艺，而可大幅降低现有技术所存在的非均匀性的在集成电路制造工艺中平坦化一表面的方法(METHOD FORACHIEVING UNIFORM CHEMICAL MACHNICAL POLISHING IN INTEGRATED CIRCUITMANUFACTURING)。
背景技术
在集成电路，例如浮置栅极(本文中栅极，即为闸极，以下均称为栅极)非易失性(非易失性即非挥发性，以下均称为非易失性)记忆体(memory，记忆体即存储介质，存储器，内存等，以下均称为记忆体)集成电路中，半导体晶圆上是配置有图案化导体及绝缘体薄膜的复杂结构。为了可以提供许多此等薄膜，较有利的是在特定薄膜上具有平坦的表面，以在该等表面上形成其他薄膜。一种广泛用于集成电路制造的工艺(制造工序)是化学机械研磨(CMP)；在化学机械研磨(CMP)中，是使用化学研磨剂(即浆料)进行研磨以提供平坦表面。然而，已观察到晶圆表面上所暴露的导体与绝缘体图案会影响化学机械研磨(CMP)的成效；所造成的非均匀性(例如浅碟)对制造生产率有不利的影响。举例说明，请参阅图1a及图1b所示，是绘示现有技术中集成电路制造工序中一步骤的半导体晶圆的100a区块及100b区块的截面部分结构示意图，是显示在集成电路制造工序的一习知步骤(多晶硅化学机械研磨(CMP))中，半导体晶圆的100a区块与100b区块的截面示意图。在100a区块中，如典型的分别配置有记忆体单元(单元即为“胞”，以下均称为单元)及控制电路的“阵列”区或“周边”区，其配置特征为“密集”，例如导线彼此间距为70至250纳米。如图1a及图1b所示，填充有高密度等离子体(high density plasma，HDP；等离子体即电浆，以下均称为等离子体)氧化物的介电隔离沟渠101a与101b是位于100a区块，且彼此相距70至250纳米。然而，在100b区块，其配置特征则为“宽松”(例如在大电容处)，隔离沟渠101c与101d彼此相距100微米甚至更大。此种特征密度上的差异，会影响于覆盖层，例如在多晶硅层102上施用化学机械研磨(CMP)工艺所得的平坦度。
在一态样中，当在多晶硅化学机械研磨(CMP)步骤后立刻取得的浮置栅极非易失性集成电路的阵列、周边及大电容区域的截面部分进行扫描式电子显微镜(scanning electron microscope，SEM)量测，发现所量得残留于阵列、周边及大电容区域的多晶硅层的厚度分别为173纳米、170纳米及124纳米。此即，发现在“密集”与“宽松”特征区域之间有大约50纳米的显著差异存在，该变化是难以在制造工序中加以控制的。
由此可见，上述现有的在集成电路制造工艺中化学机械研磨的方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此，存在有在跨越密集与宽松特征区块上可以提供高度均匀性的低成本化学机械研磨(CMP)工艺的迫切需要，故如何能创设一种新的在集成电路制造中达到均匀化学机械研磨的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的在集成电路制造工艺中化学机械研磨的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及其专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的在集成电路制造中达到均匀化学机械研磨的方法，能够改进一般现有的在集成电路制造工艺中化学机械研磨的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的在集成电路制造工艺中化学机械研磨的方法存在的缺陷，而提供一种新的在集成电路制造工艺中平坦化一表面的方法，所要解决的技术问题是使其通过高选择性的浆料进行第一化学机械研磨(CMP)步骤及相对低选择性的浆料进行第二化学机械研磨(CMP)步骤的工艺，而可大幅地降低先前现有技术所存在的非均匀性，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在集成电路制造工艺中平坦化一表面的方法，其包括以下步骤：提供一第一材料的一第一薄膜于该表面上；提供一第二材料的一第二薄膜于该第一薄膜上；利用对该第一材料具有选择性的一第一浆料对该第二薄膜进行化学机械研磨，直到暴露出一部分的该第一薄膜；以及利用一第二浆料对该第二薄膜进行化学机械研磨。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第二浆料对该第一材料与该第二材料是实质上不具有选择性。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第二浆料的该第二材料对该第一材料的选择性是比一预定值低。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第一材料所提供的该表面是为一浅沟渠隔离表面。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的浅沟渠隔离是以一与该第二材料化性相同的材料填充。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第一材料是包含多晶硅。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第二材料是包含氧化硅。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第一浆料是包含氧化铈。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第二浆料是包含氧化硅。
前述的在集成电路制造工艺中平坦化一表面的方法，其中所述的第一材料是提供于一浅沟渠隔离上。
本发明是有关于一种在集成电路制造工艺中平坦化一表面的方法，其是提供一第一材料的一第一薄膜于一非均匀表面(例如包含隔离沟渠的表面)上。该第一材料是包含，例如，用于形成非易失性记忆体集成电路中的浮置栅极的多晶硅层。接着，提供一第二薄膜于该第一薄膜上，该第二薄膜是利用一第二材料所形成的一牺牲薄膜。利用对该第一材料具有选择性的一第一浆料以化学机械研磨进行该第二薄膜的部分移除，直到暴露出一部分的该第一薄膜。之后，移除该第二薄膜的残留层并利用较不具有选择性的一第二浆料，即其所具有的该第一薄膜对第二薄膜的选择性是低于一预定值(例如2∶1))，以平坦化该表面。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，根据本发明的一实施态样，在集成电路制造工艺中平坦化一表面的方法，是提供一第一材料的一第一薄膜于一非均匀表面(例如，包含隔离沟渠的表面)上。举例言之，该第一材料是包含用以形成非易失性记忆体集成电路中的浮置栅极的多晶硅层。接着，提供一第二薄膜于该第一薄膜上，该第二薄膜是利用一第二材料(例如氧化硅)所形成的一牺牲薄膜。利用化学机械研磨以部分移除该第二薄膜直到暴露出一部分的第一薄膜。该化学机械研磨(CMP)步骤可采用对第一材料具有选择性的第一浆料，以留下该第二薄膜于低凹区域。之后，并采用选择性低于第一浆料、或对第二薄膜具选择性且对第一薄膜较不具有选择性的一第二浆料，在伴随该表面的平坦化而移除该第二薄膜的残留部分。
根据本发明的一实施态样，本发明中的两步骤化学机械研磨(CMP)工艺是施用于具有包括隔离沟渠的区域的基材上。在此情况下，牺牲薄膜与填充该隔离沟渠的材料皆为氧化硅。
为提供一平坦表面于多晶硅薄膜上，第一浆料可包含氧化铈且第二浆料可包含二氧化硅。
借由上述技术方案，本发明在集成电路制造工艺中达到均匀化学机械研磨的方法至少具有下列优点及有益效果：
本发明通过高选择性的浆料进行第一化学机械研磨(CMP)步骤及相对低选择性的浆料进行第二化学机械研磨(CMP)步骤的工艺，而可大幅地降低现有技术所存在的非均匀性，非常适于实用。
1、本发明在跨越密集与宽松特征区块上可以提供高度均匀性的低成本化学机械研磨(CMP)工艺，非常适于实用。
2、本发明通过高选择性的浆料进行第一化学机械研磨(CMP)步骤及相对低选择性的浆料进行第二化学机械研磨(CMP)步骤的工艺，而可大幅地降低先前现有技术所存在的非均匀性，更加适于实用。
综上所述，本发明是有关于一种在集成电路制造工艺中平坦化一表面的方法，其是提供一第一材料的一第一薄膜于一非均匀表面(例如包含隔离沟渠的表面)上。该第一材料是包含，例如，用于形成非易失性记忆体集成电路中的浮置栅极的多晶硅层。接着，提供一第二薄膜于该第一薄膜上，该第二薄膜是利用一第二材料所形成的一牺牲薄膜。利用对该第一材料具有选择性的一第一浆料以化学机械研磨进行该第二薄膜的部分移除，直到暴露出一部分的该第一薄膜。之后，移除该第二薄膜的残留层并利用较不具有选择性的一第二浆料，即其所具有的该第一薄膜对第二薄膜的选择性是低于一预定值(例如2∶1))，以平坦化该表面。本发明通过高选择性的浆料进行第一化学机械研磨(CMP)步骤及相对低选择性的浆料进行第二化学机械研磨(CMP)步骤的工艺，而可大幅地降低现有技术所存在的非均匀性，非常适于实用。本发明具有上述的诸多优点及实用价值，其不论在方法或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的在集成电路制造工艺中化学机械研磨的方法具有增进的突出功效，从而更加适于实用，并具有产业广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1a及图1b是绘示现有技术中集成电路制造工序中一步骤的半导体晶圆的100a区块及100b区块的截面部分结构示意图。
图2至图7是绘示根据本发明的一实施态样，集成电路制造工艺中进行到利用两步骤化学机械研磨(CMP)工艺的各步骤的结构示意图。
图8a及图8b是绘示根据本发明的一实施态样提供在多晶硅层410上的牺牲层413(例如经沉积的氧化硅)的结构示意图。
图9a及图9b是绘示根据本发明的一实施态样，在第一化学机械研磨(CMP)步骤后，部分地移除牺牲层413的结构示意图。
图10a及图10b是绘示根据本发明的一实施态样，在第二化学机械研磨(CMP)步骤后的所欲平坦表面的结构示意图。
图11是绘示根据本发明的一实施态样，在两步骤化学机械研磨(CMP)工艺后，多晶硅层410的表面达到平坦化的结构示意图。
图12是绘示可利用本发明制造方法所制造的非易失性记忆体单元阵列的电路图。
100a：区块 100b：区块
101a、101b、101c、101d：沟渠 102：多晶硅层
104：基材 110：二氧化硅层
120：氮化硅层 130：浅沟渠隔离
132：主动区 210.1、210.2：二氧化硅层
210：介电层 310：穿隧氧化层
410：多晶硅层 413：牺牲层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的在集成电路制造工艺中达到均匀化学机械研磨的方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
此部分提供一些实施态样以说明本发明，惟本发明并不限于此等实施态样。举凡材料、导电性类型、层厚度与其他尺寸、电路图、及其他的细节，均是用于例示而并非用以限制本发明。在以下的详细说明中，仅是以非易失性记忆体集成电路的制造方法的应用来说明本发明。然而，本发明不但可以应用于非易失性记忆体集成电路的制造方法，亦可以应用于大多数的集成电路制造工艺，包括逻辑集成电路、动态记忆体(如动态随机存取记忆体(dynamic random access memory，DRAM))集成电路、及静态记忆体(如静态随机存取记忆体(static random access memory，SRAM))等。
在一些实施态样中，记忆体阵列制造是由基材隔离开始。请参阅图2至图7所示，是绘示根据本发明的一实施态样，集成电路制造工艺中进行到利用两步骤化学机械研磨(CMP)工艺的各步骤的结构示意图，是绘示在集成电路制造工艺中进行至利用两步骤化学机械研磨(CMP)工艺阶段的各步骤。该等图式是例示惯用于记忆体技术的一变化。关于下文提及的习知步骤，细节部分可参考在2002年3月12日授予H.T.Tuan等人的发明名称为“非易失性记忆体结构及制造方法”的美国专利US 6,355,524，以及在2004年6月1日授予Ding的发明名称为“含以水平蚀刻元件的场介电蚀刻的浮置栅极记忆体制造方法”的美国专利US 6,743,675。该美国专利US 6,355,524与US 6,743,675专利的内容均在此处引用以作为背景资料。
在此实施态样中，可利用浅沟渠隔离(shallow trench isolation，STI)技术制造场介电区域。首先，如图2所示，形成一P型掺杂区块于单晶半导体基材104中；接着，藉由热氧化法或其他合适技术以形成二氧化硅层110(垫氧化层)于基材104上。之后，沉积一氮化硅层120于二氧化硅层110上，并利用光刻胶掩膜(掩膜即罩幕，以下均称为掩膜，图中未绘出)进行微影图案化以定义出浅沟渠隔离130。再通过光刻胶掩膜的开口处蚀刻氮化硅层120、二氧化硅层110及基材104，藉此形成浅沟渠隔离130于基材104中(请参阅图2所示)。所绘示的浅沟渠隔离130自基材104表面顶端测量的例示深度为0.2至0.3微米，亦可能为其他深度。以一种或多种介电材料填充浅沟渠隔离130，以在基材104的主动区132之间提供隔离。在图2中，该等浅沟渠隔离具有倾斜的侧壁且顶端较底端为宽。在一些实施态样中，该等浅沟渠隔离具有垂直侧壁、或在浅沟渠隔离底部较宽。此即，本发明并不限于任何形状的浅沟渠隔离。
对氮化硅层120进行湿式蚀刻(如利用氢氟酸/甘油)以回蚀刻隔开浅沟渠隔离130的氮化硅层120与二氧化硅层110的垂直边缘，此步骤是降低将以介电层210填充的凹洞的长宽比，其中该等凹洞是由氮化硅层120与二氧化硅层110的开口及浅沟渠隔离130所形成。较低的长宽比是有助于该等凹洞的填充。
热生成一厚二氧化硅层210.1(如100至200埃())于经暴露的硅表面上，以使浅沟渠隔离130的边缘圆滑(如图3所示)。请参阅图4所示，以高密度等离子体工艺沉积一二氧化硅层210.2，该二氧化硅层210.2是填充该等浅沟渠隔离并开始覆盖氮化硅层120。利用化学机械研磨(CMP)工艺研磨二氧化硅层210.2并在达到氮化硅层120时停止，藉此以提供平坦的顶表面。
在接下来的图式中，二氧化硅层210.1与二氧化硅层210.2是显示为单层介电层210。介电层210是称为浅沟渠隔离介电层或者更常称为场介电层。接着，请参阅图5所示，利用如湿式蚀刻法(如使用磷酸)以选择性移除氮化硅层120。请参阅图6所示，例如利用对氮化硅有选择性的等向性湿式蚀刻以蚀刻介电层210。可以采用缓冲氧化物蚀刻或稀释氢氟酸(diluenthydrofluoric acid，DHF)蚀刻；该蚀刻可包含一水平元件，以自主动区开始侧向回蚀刻介电层210的侧壁，且亦可移除二氧化硅层110。
举例言之，在蚀刻终了时，介电层210顶表面与主动区132顶表面的侧向差距X为300埃。靠近主动区132的浅沟渠隔离130的一些介电层210会被蚀刻掉；并且或许会暴露出浅沟渠隔离130的顶端侧壁，然而此并非必须。举例言之，浅沟渠隔离侧壁的暴露深度Y可为300。请参阅图7所示，热生成一层二氧化硅310(穿隧氧化层)于基材104的经暴露区域，穿隧氧化层310的一例示厚度为80至100。
请参阅图8a及图8b所示，形成一导电多晶硅层410(浮置栅极多晶硅)于基材104上。多晶硅层410是填充介电层210区块间的区域，并开始覆盖介电层210。根据本发明的一实施态样，以如图8至图10所示的两步骤化学机械研磨(CMP)工艺研磨多晶硅层410。如图8a及图8b所示，在进行化学机械研磨(CMP)前，先提供一牺牲层413(如经沉积的氧化硅)覆盖多晶硅层410。利用对多晶硅层410有高选择性的浆料对表面进行第一化学机械研磨(CMP)步骤；举例言之，可使用具有氧化物对多晶硅的选择性约为14∶1的氧化铈浆料，即每移除一份多晶硅即可移除约14份氧化物的浆料。根据本发明的一实施态样，在第一化学机械研磨(CMP)步骤中，可使用每英寸平方3至7磅力(psi)的适宜向下力搭配0至3磅力/英寸2的背压；该第一浆料的流速在平台/载体每分钟转速为20至100转下可设为50至300每分钟标准毫升(standard cubic centimeter per minute，sccm)。可以利用多晶硅的终点侦测以自动地停止第一化学机械研磨(CMP)步骤；或者，可以设定进行第一化学机械研磨(CMP)步骤的时间。
请参阅图9a及图9b所示，是显示第一化学机械研磨(CMP)步骤后的移除部分的牺牲层413，如图中所示，可获得实质上为平坦的表面。在现场(in-situ)或离场(ex-situ)清洗步骤以移除残留的选择性浆液后，利用相对非选择性浆液进行第二化学机械研磨(CMP)步骤。举例言之，可使用多晶硅对氧化物的选择性约为2∶1的二氧化硅浆料，即每移除一份氧化物即可移除约2份多晶硅的浆料。根据本发明的一实施态样，在第二化学机械研磨(CMP)步骤中，可使用每英寸平方3至7磅力(psi)的适宜向下力搭配每英寸平方0至5磅力(psi)的背压；该浆料的流速在平台/载体速度每分钟转速为20至100转下可设为50至300每分钟标准毫升。可以利用高密度等离子体氧化物(即介电层210)的自动终点侦测或设定时间方式，以停止第二化学机械研磨(CMP)步骤。请参阅图10a及图10b所示，是根据本发明的一实施态样，在第二化学机械研磨(CMP)步骤后的所欲平坦表面的结构示意图，是显示根据本发明的第二化学机械研磨(CMP)步骤所得的所欲平坦表面。
在一实施态样中，进行上述两步骤化学机械研磨(CMP)工艺后所拍摄的半导体表面上各种区域的扫描式电子显微镜影像结果显示，在“密集”及“宽松”两区域皆有较佳的平坦化。在一种情况下，利用高选择性氧化铈浆料(例如氧化物对多晶硅的选择性为14∶1)进行第一化学机械研磨(CMP)步骤历时100秒，接着利用相对低选择性的二氧化硅浆料(例如多晶硅对氧化物的选择性为2∶1)进行第二化学机械研磨(CMP)步骤历时75秒。经测量，残留于阵列、周边及大电容区域的浆料分别具有162纳米、161纳米以及167至182纳米的厚度。因此，先前现有技术所存在的非均匀性问题已经通过该两个工艺步骤大幅地降低，该非均匀性可以进一步藉调整牺牲层厚度来加以降低。
在两步骤化学机械研磨(CMP)工艺后，利用掺杂技术使多晶硅层410具有导电性；或者，在形成时多晶硅层410时即现场(in-situ)进行掺杂。多晶硅层410的水平顶表面侧向超过主动区132而凸出到浅沟渠隔离130，如图11所示；多晶硅层410是紧靠介电层210区块，且在一应用中是用于形成浮置栅极。请参阅图11所示，是根据本发明的一实施态样，在两步骤化学机械研磨(CMP)工艺后，多晶硅层410的表面达到平坦化的结构示意图，例示根据本发明的一种具体实施态样中，在两步骤化学机械研磨(CMP)工艺后的半导体晶圆的表面。在图11中，浮置栅极侧壁随着其往上而往外侧向延伸超过主动区132，可以如介电层210的侧壁轮廓所定义得到不同侧壁的轮廓。
许多浮置栅极记忆体(例如NAND(“不全是即真”)型、NOR(“不全是即假”)型或AND(“全真”)型快闪记忆体)，均可利用本发明所揭露的内容加以制备，包含堆叠栅极、分裂栅极及其它单元结构、快闪及非快闪电子抹除只读记忆体(electrically erasable programming read-onlymemory，EEPROM)及其他记忆体形式。请参阅图12所示，是可利用本发明制造方法所制造的非易失性记忆体单元阵列的电路图，图中绘示了一种分裂栅极快闪记忆体阵列，其是相似于前述美国专利US 6,355,524号所揭露的内容。
可以利用上述美国专利第US 6,355,524号中图16至图50(如第11栏第35行及其下文内容)所描述及显示的步骤以完成非易失性集成电路的制造。或者，后续的制造步骤可以根据美国专利第US 6,743,675号中图15至图17B所讨论与显示的浮置栅极记忆体进行制造，该等内容并在此处作为参考。
该两步骤化学机械研磨(CMP)工艺，亦可应用于需要化学机械研磨(CMP)的其他工艺步骤中。此外，该两步骤化学机械研磨(CMP)工艺不只可应用在包含不论有无填覆氧化物或其他材料的沟渠的结构上，亦可应用到利用双波纹结构或单波纹结构(例如，在导体层中，具有氧化硅、氮化硅或氧氮化硅侧壁的沟渠是以如多晶硅或金属的导电性材料填覆)的工艺中。
以上所述，仅是本发明的较佳实施例而已，只是用以例示本发明的特定具体实施方法，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1、一种在集成电路制造工艺中平坦化一表面的方法，其特征在于其包括以下步骤：
提供一第一材料的一第一薄膜于该表面上；
提供一第二材料的一第二薄膜于该第一薄膜上；
利用对该第一材料具有选择性的一第一浆料对该第二薄膜进行化学机械研磨，直到暴露出一部分的该第一薄膜；以及
利用一第二浆料对该第二薄膜进行化学机械研磨。
2、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第二浆料对该第一材料与该第二材料是实质上不具有选择性。
3、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第二浆料的该第二材料对该第一材料的选择性是比一预定值低。
4、根据权利要求2所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第一材料所提供的该表面是为一浅沟渠隔离表面。
5、根据权利要求4所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的浅沟渠隔离是以一与该第二材料化性相同的材料填充。
6、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第一材料是包含多晶硅。
7、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第二材料是包含氧化硅。
8、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第一浆料是包含氧化铈。
9、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第二浆料是包含氧化硅。
10、根据权利要求1所述的在集成电路制造工艺中平坦化一表面的方法，其特征在于其中所述的第一材料是提供于一浅沟渠隔离上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/431,255 | 2006-05-09 | ||
| US11/431,255 US20070264827A1 (en) | 2006-05-09 | 2006-05-09 | Method for achieving uniform chemical mechanical polishing in integrated circuit manufacturing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101071786A true CN101071786A (zh) | 2007-11-14 |
Family
ID=38685677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101068552A Pending CN101071786A (zh) | 2006-05-09 | 2007-04-29 | 在集成电路制造工艺中平坦化一表面的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070264827A1 (zh) |
| CN (1) | CN101071786A (zh) |
| TW (1) | TW200743151A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336697A (zh) * | 2014-06-30 | 2016-02-17 | 上海格易电子有限公司 | 一种制造快闪存储器的方法 |
| CN111081709A (zh) * | 2018-10-22 | 2020-04-28 | 华邦电子股份有限公司 | 非易失性存储器装置的制造方法 |
| CN113223956A (zh) * | 2021-04-28 | 2021-08-06 | 华虹半导体(无锡)有限公司 | Cmp研磨方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007041207B4 (de) * | 2007-08-31 | 2015-05-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
| US20110014726A1 (en) * | 2009-07-20 | 2011-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming shallow trench isolation structure |
| EP2613910A4 (en) * | 2010-09-08 | 2017-12-13 | Basf Se | Process for chemically mechanically polishing substrates containing silicon oxide dielectric films and polysilicon and/or silicon nitride films |
| MY175638A (en) * | 2010-09-08 | 2020-07-03 | Basf Se | Aqueous polishing composition and process for chemically mechanically polishing substrates containing silicon oxide dielectic and polysilicon films. |
| US8580690B2 (en) * | 2011-04-06 | 2013-11-12 | Nanya Technology Corp. | Process of planarizing a wafer with a large step height and/or surface area features |
| CN102751187B (zh) * | 2011-04-20 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 抛光方法以及栅极的形成方法 |
| TWI769771B (zh) * | 2021-04-01 | 2022-07-01 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923993A (en) * | 1997-12-17 | 1999-07-13 | Advanced Micro Devices | Method for fabricating dishing free shallow isolation trenches |
| US6162368A (en) * | 1998-06-13 | 2000-12-19 | Applied Materials, Inc. | Technique for chemical mechanical polishing silicon |
| US6863593B1 (en) * | 1998-11-02 | 2005-03-08 | Applied Materials, Inc. | Chemical mechanical polishing a substrate having a filler layer and a stop layer |
| TWI296006B (zh) * | 2000-02-09 | 2008-04-21 | Jsr Corp | |
| US6548399B1 (en) * | 2001-11-20 | 2003-04-15 | Intel Corporation | Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer |
| US7510974B2 (en) * | 2006-05-05 | 2009-03-31 | United Microelectronics Corp. | CMP process |
-
2006
- 2006-05-09 US US11/431,255 patent/US20070264827A1/en not_active Abandoned
-
2007
- 2007-04-20 TW TW096113916A patent/TW200743151A/zh unknown
- 2007-04-29 CN CNA2007101068552A patent/CN101071786A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105336697A (zh) * | 2014-06-30 | 2016-02-17 | 上海格易电子有限公司 | 一种制造快闪存储器的方法 |
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| CN111081709A (zh) * | 2018-10-22 | 2020-04-28 | 华邦电子股份有限公司 | 非易失性存储器装置的制造方法 |
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| CN113223956A (zh) * | 2021-04-28 | 2021-08-06 | 华虹半导体(无锡)有限公司 | Cmp研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070264827A1 (en) | 2007-11-15 |
| TW200743151A (en) | 2007-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |