CN102339743B

CN102339743B - 一种多晶硅平坦化方法

Info

Publication number: CN102339743B
Application number: CN 201010233192
Authority: CN
Inventors: 姜立维; 陈亚威; 周儒领
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-07-15
Filing date: 2010-07-15
Publication date: 2012-12-26
Anticipated expiration: 2030-07-15
Also published as: CN102339743A

Abstract

本发明提供一种多晶硅平坦化方法，在具有氮化硅盖层栅极的晶片器件面沉积多晶硅之后，该方法包括：在所述多晶硅上依次沉积第一二氧化硅层和氮化硅层；干法刻蚀去除存储单元区的氮化硅层；在晶片器件面沉积表面最低点高于所述氮化硅盖层表面的第二二氧化硅层；以外围电路区保留的氮化硅层为停止层进行多晶硅CMP，最后去除外围电路区的氮化硅和残留的第一二氧化硅层和第二二氧化硅层。由于存储单元区的第一二氧化硅层和第二二氧化硅层填充了在多晶硅沉积时相邻栅极之间由于间距过大形成的多晶硅凹槽，因而避免了多晶硅平坦化过程中氧化物研磨料以及逆反应生成的复合物掉落进入多晶硅凹槽造成的残留物清除困难，以及对后续工艺的污染和阻碍。

Description

一种多晶硅平坦化方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种多晶硅平坦化方法。

背景技术

目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如闪存器件，其结构主要分成两大部分：存储单元区(cell)和外围电路区。传统的叠栅(stacked gate)闪存的存储单元区包括：硅衬底中的有源区，有源区上方依次为层叠结构的浮栅(Floating Gate，FG)、字线(Word Line，WL)和控制栅(CG)组成的栅极，其中CG同时控制FG，以及有源区中位于栅极两侧的源极和漏极。随着半导体技术的发展，闪存器件的结构在不断变化，出现了新型的闪存器件，例如分栅闪存，所述分栅闪存与传统的叠栅闪存相比，其存储单元区的结构更加复杂，FG上方的CG和WL上方的CG是彼此分离的，与传统的叠栅闪存相比，分栅闪存可以实现由所述分离.的CG独立控制WL下方的沟道和浮栅下方的沟道，因此能够有效地避免过度擦除效应。分栅闪存的制造过程中，首先在wafer器件面的存储单元区形成FG的CG，接着在存储单元区和外围电路区同时沉积多晶硅，所述多晶硅用于在存储单元区定义WL和/或WL的CG以及在外围电路区制作逻辑控制器件，然后进行光刻和刻蚀在存储单元区定义WL和/或WL的CG，在外围电路区定义逻辑控制器件。

如图1a～1b所示，以分栅闪存的制造为例，FG的CG104形成之后，于整个wafer器件面沉积多晶硅103，其中，由于多晶硅沉积是各相同性的，存储单元区101沉积的多晶硅会在控制栅侧壁沉积，使得多晶硅包裹FG的CG104；外围电路区102沉积的多晶硅则用于外围逻辑控制器件的制造。显而易见，多晶硅沉积之后，位于存储单元区的FG的CG104顶部的多晶硅会高于FG的CG104之间沉积的多晶硅，形成多晶硅突起。对于分栅闪存，需要在后续步骤中光刻和刻蚀所述多晶硅103，定义存储单元区101其他结构，例如WL，而多晶硅突起形成的多晶硅高度差极大阻碍了对所述多晶硅光刻工艺中曝光、显影形成图案化的精确控制。因此需要对所述多晶硅103进行多晶硅平坦化，去除多晶硅突起。现有技术的多晶硅表面平坦化采用的方法为：首先在外围电路区沉积缓冲二氧化硅层作为外围电路区保护层(图中未画出)，然后直接对wafer器件面化学机械研磨(Chemical-MechanicalPolishing，CMP)去除多晶硅突起，直到露出FG的CG顶部氮化硅盖层，其中，FG的CG104顶部具有的氮化硅盖层105作为FG的CG104的硬掩膜，在后续制造工艺中起到保护FG的CG104的作用。

对于需要在沉积的多晶硅上用光刻和刻蚀的方法定义存储单元区其他结构的wafer，必须对存储单元区存在的多晶硅突起进行多晶硅平坦化，以便精确控制后续光刻和刻蚀多晶硅步骤。然而，根据外围电路区的外围逻辑控制器件的设计要求对外围电路区的多晶硅沉积厚度的限制，在存储单元区与外围电路区同时沉积多晶硅步骤中，当存储单元区的栅极间距大于所述多晶硅沉积厚度的两倍时，所述栅极之间会留下多晶硅凹槽。以分栅闪存为例，沉积多晶硅厚度的最大值为1800埃，当相邻的FG的CG间距大于3600埃时，所述FG的CG之间会形成多晶硅凹槽。在采用上述CMP方法进行多晶硅平坦化的过程中，CMP所用的研磨料以及逆反应生成的复合物掉落在多晶硅凹槽中很难去除，对后续在存储单元区进行的光刻和刻蚀工艺造成污染和阻碍。

发明内容

有鉴于此，本发明解决的技术问题是：化学机械研磨方法进行多晶硅平坦化的过程中，研磨料以及逆反应生成的复合物掉落在栅极间的多晶硅凹槽中很难去除，对后续在存储单元区进行的光刻和刻蚀工艺造成污染和阻碍。

为解决上述问题，本发明的技术方案具体是这样实现的：

一种多晶硅平坦化方法，在晶片器件面的存储单元区形成顶部具有氮化硅盖层的栅极，在所述晶片器件面的存储单元区和外围电路区沉积多晶硅之后，该方法包括：

在所述晶片器件面的多晶硅上沉积第一二氧化硅层；

在所述第一二氧化硅层上沉积氮化硅层；

在存储单元区以第一二氧化硅层为停止层，干法刻蚀去除存储单元区的氮化硅层；

在晶片器件面沉积表面最低点高于所述氮化硅盖层表面的第二二氧化硅层；

以存储单元区的氮化硅盖层和外围电路区的氮化硅层为停止层，多晶硅化学机械研磨所述晶片器件面的第二二氧化硅层、存储单元区的第一二氧化硅层和多晶硅层；

去除残留的第一二氧化硅层和第二二氧化硅层。

所述第一二氧化硅层厚度范围是100～300埃。

所述沉积第一二氧化硅层的方法是等离子增强化学气相沉积。

所述氮化硅层厚度范围是200～350埃。

所述沉积氮化硅层采用等离子增强化学气相沉积方法。

所述第二二氧化硅层的厚度范围是800～1100埃。

所述第二二氧化硅层采用等离子增强化学气相沉积方法。

所述多晶硅化学机械研磨所用的研磨料是氧化物研磨料，所述氧化物研磨料在多晶硅和二氧化硅之间的刻蚀选择比范围是0.8～1.2。

在所述去除残留的第一二氧化硅层和第二二氧化硅层之前，多晶硅回刻，以第一二氧化硅层为刻蚀停止层去除外围电路区的氮化硅层。

所述多晶硅回刻的刻蚀深度范围是300～500埃。

所述多晶硅回刻的多晶硅和氮化硅刻蚀选择比范围是0.8～1.2。

由上述的技术方案可见，本发明提出了一种多晶硅平坦化方法，该方法在晶片器件面的多晶硅上依次生长第一二氧化硅层、氮化硅层和第二二氧化硅层，以第一二氧化硅作为存储单元区刻蚀氮化硅层的刻蚀停止层，以外围电路区的氮化硅层作为掩膜和CMP停止层，采用多晶硅和二氧化硅选择比接近1∶1的氧化物研磨料进行多晶硅化学机械研磨，使多晶硅平坦化。由于存储单元区的第一二氧化硅层和第二二氧化硅层填充了在多晶硅沉积时相邻控制栅之间的间距过大形成的多晶硅凹槽，因而避免了多晶硅平坦化过程中氧化物研磨料以及逆反应生成的复合物掉落进入多晶硅凹槽造成的残留物清除困难，以及对后续工艺的污染和阻碍。

附图说明

图1a～1b为现有技术多晶硅平坦化过程中存储单元区和外围电路区的剖面结构示意图；

图2a～2h为本发明多晶硅平坦化过程中存储单元区和外围电路区的剖面结构示意图；

图3为本发明多晶硅平坦化方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

具体实施例一

本发明提出一种多晶硅平坦化方法，其方法流程图如图3所示，下面以分栅闪存中的多晶硅平坦化为例，结合附图2a～2h详细说明本发明提出的一种多晶硅平坦化方法，该方法包括以下步骤：

步骤301、如图2a所示，在wafer器件面的存储单元区201控制栅204形成后，在wafer器件面的存储单元区201和外围电路区202同时沉积多晶硅203。本步骤中，沉积多晶硅203的方法是现有技术，此不再赘述；需要注意的是，在控制栅顶部有作为控制栅硬掩膜用于保护控制栅的氮化硅盖层205，控制栅204是分栅闪存中FG的CG。

步骤302、如图2b所示，在wafer器件面的所述多晶硅203上沉积第一二氧化硅层206；其中，第一二氧化硅层206厚度范围是100～300埃，如100埃、150埃、300埃，沉积方法是等离子增强化学气相沉积(PECVD，plasmaenhanced chemical vapor deposition)。

步骤303、如图2c所示，在wafer器件面的存储单元区201和外围电路区202的第一二氧化硅层206上沉积氮化硅层207；氮化硅层207厚度范围是200～350埃，例如200埃、300埃或350埃，沉积方法是PECVD。

步骤304、如图2d所示，以存储单元区201的第一二氧化硅层206为停止层，光刻后干法刻蚀去除存储单元区201的氮化硅层207；本步骤中的光刻和干法刻蚀是指，先在wafer器件面涂抹一层光刻胶，然后按照需要的掩模板图案进行曝光和显影使光刻胶图案化，然后对没有被光刻胶图案覆盖的存储单元区201部分进行干法刻蚀，覆盖在外围电路区202的光刻胶(图中未画出)作为保护层，干法刻蚀后留下沉积在外围电路区202的氮化硅层207’；其中，第一二氧化硅层206作为刻蚀存储单元区201的氮化硅层207的刻蚀停止层，保证存储单元区201的氮化硅层207被完全去除，只有外围电路区被氮化硅层207’覆盖，作为后续步骤中外围电路区202上多晶硅203的阻挡层。

步骤305、如图2e所示，去除外围电路区光刻胶后，在wafer器件面沉积第二二氧化硅层208；其中，第二二氧化硅层208的厚度范围是800～1100埃，例如800埃、900埃或1100埃，沉积方法是PECVD；第二二氧化硅层208的作用是完全填充所述控制栅204之间的多晶硅凹槽，要求最终形成的第二二氧化硅层208表面的最低点高于控制栅204顶部的氮化硅盖层205表面的高度。

步骤306、如图2f所示，多晶硅化学机械研磨(Chemical-MechanicalPolishing，CMP)wafer器件面的第二二氧化硅层208、存储单元区201的第一二氧化硅层206和多晶硅层203，以存储单元区201的氮化硅盖层205和外围电路区202的氮化硅层207’为停止层；其中，多晶硅CMP所用的研磨料是氧化物研磨料，其目前广泛用于直接浅沟槽隔离(Direct STI，DSTI)CMP。所述氧化物研磨料在多晶硅和二氧化硅之间的刻蚀选择比范围是0.8～1.2，所述氧化物研磨料具有在多晶硅和二氧化硅之间的选择比接近1∶1，却在多晶硅和氮化硅之间有高选择比，几乎不会去除氮化硅的特点。因此，本步骤中的多晶硅CMP会同时停止在位于所述控制栅204顶部的所述氮化硅盖层205和外围电路区202的氮化硅层207’。采用氧化物研磨料的优点在于，由于其对多晶硅和二氧化硅的选择比相当，所以在可以很好地控制多晶硅的厚度的同时保证填充多晶硅凹槽的二氧化硅的平坦。因为所述控制栅204之间的多晶硅凹槽已经被第一二氧化硅层206和第二二氧化硅层208完全填平，所以在本步骤的多晶硅CMP完成之后，不存在氧化物研磨料掉落在多晶硅凹槽中的问题。

步骤307、如图2g所示，多晶硅回刻；本步骤并非本发明的必要步骤，是为了进一步增加多晶硅平坦化的效果，和去除外围电路区202的氮化硅层207’而进行的。目前，多晶硅203的沉积厚度最大只有1800埃，这是由外围电路区202的外围逻辑控制器件设计要求决定的。所以，当控制栅204的高度远大于1800时，步骤306的多晶硅CMP之后，沉积在控制栅204侧壁的多晶硅顶点和与多晶硅凹槽之间仍然存在高度差(poly step height)。为了解决这个问题，采用本步骤尽可能使得多晶硅203高度一致，这是后续定义WL的光刻和刻蚀工艺过程中所需要的，此外，本步骤还可以同时去除外围电路区202的所述氮化硅层207’。其中，多晶硅回刻的方法是干法刻蚀，多晶硅和氮化硅的刻蚀选择比的范围是0.8～1.2，以外围电路区202的第一二氧化硅层206作为多晶硅回刻的刻蚀停止层；多晶硅回刻的深度范围是300～500埃，例如300埃、450埃或500埃。因为氮化硅盖层205的厚度一般在1000埃左右，远远大于外围电路区202上所述氮化硅层207’的厚度，所以本步骤去除所述氮化硅层207’之后，控制栅204顶部仍然有作为硬掩膜的氮化硅盖层205存在。

步骤308、如图2h所示，去除残留的第一二氧化硅层206和第二二氧化硅层208；其中，覆盖在存储单元区201和外围电路区202的第一二氧化硅层206和第二二氧化硅层208会被同时去除，本步骤所用的方法是湿法刻蚀。

本发明提出了一种多晶硅平坦化方法，该方法在晶片器件面的多晶硅上依次生长第一二氧化硅层、氮化硅层和第二二氧化硅层，以第一二氧化硅作为存储单元区刻蚀氮化硅层的刻蚀停止层，以外围电路区的氮化硅层作为掩膜和CMP停止层，采用多晶硅和二氧化硅选择比接近1∶1的氧化物研磨料进行多晶硅化学机械研磨，使多晶硅平坦化。由于存储单元区的第一二氧化硅层和第二二氧化硅层填充了在多晶硅沉积时，由于相邻控制栅之间的间距过大形成的多晶硅凹槽，避免多晶硅平坦化过程中氧化物研磨料以及逆反应生成的复合物掉落进入多晶硅凹槽，造成清除的困难，以及对后续存储单元区光刻和刻蚀工艺的污染和阻碍。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种多晶硅平坦化方法，在晶片器件面的存储单元区形成顶部具有氮化硅盖层的栅极，所述晶片器件面的存储单元区和外围电路区沉积多晶硅之后，其特征在于，该方法包括：

在所述多晶硅上沉积第一二氧化硅层；

在所述第一二氧化硅层上沉积氮化硅层；

去除残留的第一二氧化硅层和第二二氧化硅层。

2.根据权利要求1所述的方法，其特征在于，所述第一二氧化硅层厚度范围是100～300埃。

3.根据权利要求1或2所述的方法，其特征在于，所述沉积第一二氧化硅层的方法是等离子增强化学气相沉积。

4.根据权利要求1所述的方法，其特征在于，所述氮化硅层厚度范围是200～350埃。

5.根据权利要求1或4所述的方法，其特征在于，所述沉积氮化硅层采用等离子增强化学气相沉积方法。

6.根据权利要求1所述的方法，其特征在于，所述第二二氧化硅层的厚度范围是800～1100埃。

7.根据权利要求1所述的方法，其特征在于，所述第二二氧化硅层采用等离子增强化学气相沉积方法。

8.根据权利要求1所述的方法，其特征在于，所述多晶硅化学机械研磨所用的研磨料是氧化物研磨料，所述氧化物研磨料在多晶硅和二氧化硅之间的刻蚀选择比范围是0.8～1.2。

9.根据权利要求1所述的方法，其特征在于，在所述去除残留的第一二氧化硅层和第二二氧化硅层之前，多晶硅回刻，以第一二氧化硅层为刻蚀停止层去除外围电路区的氮化硅层。

10.根据权利要求9所述的方法，其特征在于，所述多晶硅回刻的刻蚀深度范围是300～500埃。

11.根据权利要求9或10所述的方法，其特征在于，所述多晶硅回刻的多晶硅和氮化硅刻蚀选择比范围是0.8～1.2。