CN104752358A - 闪存器件及其形成方法 - Google Patents
闪存器件及其形成方法 Download PDFInfo
- Publication number
- CN104752358A CN104752358A CN201310745691.3A CN201310745691A CN104752358A CN 104752358 A CN104752358 A CN 104752358A CN 201310745691 A CN201310745691 A CN 201310745691A CN 104752358 A CN104752358 A CN 104752358A
- Authority
- CN
- China
- Prior art keywords
- layer
- polysilicon layer
- opening
- semiconductor substrate
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 104
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 238000007667 floating Methods 0.000 claims abstract description 91
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 220
- 229920005591 polysilicon Polymers 0.000 claims description 219
- 239000000463 material Substances 0.000 claims description 68
- 238000005530 etching Methods 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000009826 distribution Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 347
- 230000015654 memory Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000802 nitrating effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种闪存器件及其形成方法，其中所述闪存器件，包括：半导体衬底，所述半导体衬底包括若干平行的第一区域和位于第一区域一端的第二区域；位于半导体衬底的第一区域上的若干浮栅，相邻浮栅之间具有第一开口；位于第一开口的侧壁和底部以及浮栅的表面的控制栅介质层；位于控制栅介质层上的控制栅，控制栅填充满第一开口；位于半导体衬底的第二区域上的选择栅，所述选择栅的顶部表面与控制栅的底部表面齐平。本发明的闪存器件的性能提高。
Description
技术领域
本发明涉及存储器领域，特别涉及一种闪存器件及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪存存储器（flash memory）的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
参考图1，图1为现有的闪存存储器的结构示意图，包括：半导体衬底100，位于所述半导体衬底100上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括位于半导体衬底100表面的隧穿氧化层101、位于隧穿氧化层101上的浮栅102、位于浮栅102上的控制栅介质层103和位于控制栅介质层103上的控制栅104，所述选择晶体管栅极堆叠包括位于半导体衬底100表面的选择栅介质层105和位于选择栅介质层105上的选择栅106；还包括位于存储晶体管栅极堆叠和选择晶体管栅极堆叠之间的半导体衬底100内的共源漏区108，位于存储晶体管栅极堆叠远离共源漏区108一侧的半导体衬底100内的源区107，位于选择晶体管栅极堆叠的远离共源漏区108一侧的半导体衬底100内的漏区109。
现有的闪存存储器的性能无法满足现有的应用需求。
发明内容
本发明解决的问题是怎样提高闪存器件的性能。
为解决上述问题，本发明提供了一种闪存器件的形成方法，包括:提供半导体衬底，所述半导体衬底上形成有若干平行排布的浮栅层，相邻浮栅层之间具有第一开口，所述浮栅层包括隧穿氧化层和位于隧穿氧化层上的第一多晶硅层，所述半导体衬底包括若干平行的第一区域以及位于第一区域一端的第二区域，每个浮栅层覆盖半导体衬底的第一区域和第二区域；在所述第一开口的侧壁和底部表面以及浮栅层的表面形成控制栅介质层；在所述控制栅介质层上形成第二多晶硅层，所述第二多晶硅层填充满浮栅层之间的第一开口；刻蚀第二区域的第二多晶硅层和控制栅介质层，形成暴露出第二区域的第一多晶硅层的第二开口；在第二多晶硅层上形成第三多晶硅层，所述第三多晶硅层填充满所述第二开口；沿与浮栅层排布的方向垂直的方向，刻蚀去除第二区域的第二开口两侧和第一区域的部分第三多晶硅层、第二多晶硅层、控制栅介质层、第一多晶硅层，在半导体衬底的第一区域的隧穿氧化层上形成浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，在半导体衬底的第二区域的隧穿氧化层上形成选择栅。
可选的，所述浮栅层的形成过程为：在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有若干平行分布的第三开口，所述第三开口暴露出半导体衬底的表面；以所述硬掩膜层为掩膜，沿第三开口刻蚀所述半导体衬底，在半导体衬底内形成沟槽；在所述第三开口和沟槽内填充满隔离材料，所述隔离材料的表面与硬掩膜层的表面齐平；去除所述硬掩膜层，形成第四开口，第四开口暴露出半导体衬底表面；在第四开口底部的半导体衬底上形成隧穿氧化层；在所述隧穿氧化层上形成第一多晶硅层，第一多晶硅层填充满第四开口，第一多晶硅层和隧穿氧化层构成浮栅层；去除相邻浮栅层之间的部分隔离材料，形成第一开口，第一开口底部剩余的隔离材料构成隔离结构。
可选的，所述硬掩膜层的材料为SiN、SiON、SiCN或SiC中的一种或几种。
可选的，所述硬掩膜层的厚度为1000～2000埃。
可选的，所述第一多晶硅层的形成过程为：形成覆盖所述隔离材料和填充第四开口的第一多晶硅材料层；平坦化所述第一多晶硅材料层，以隔离材料层表面为停止层，在第四开口内形成第一多晶硅层。
可选的，所述硬掩膜层的材料与隔离材料的材料不相同。
可选的，所述第一多晶硅层的厚度为200～800埃。
可选的，所述第二多晶硅层的厚度为200～800埃。
可选的，所述第三多晶硅层的厚度为600～2500埃。
可选的，所述控制栅介质层为氧化硅层、氮化硅层和氧化硅层的三层堆叠结构。
可选的，刻蚀第二区域的第二多晶硅层和控制栅介质层形成第二开口的工艺为各向异性的干法刻蚀。
可选的，还包括：在所述控制栅和选择栅两侧的半导体衬底内形成源区或漏区。
本发明还提供一种闪存器件，包括：半导体衬底，所述半导体衬底包括若干平行的第一区域和位于第一区域一端的第二区域；位于半导体衬底的第一区域上的若干浮栅，相邻浮栅之间具有第一开口；位于第一开口的侧壁和底部以及浮栅的表面的控制栅介质层；位于控制栅介质层上的控制栅，控制栅填充满第一开口；位于半导体衬底的第二区域上的选择栅，所述选择栅的顶部表面与控制栅的底部表面齐平。
可选的，所述控制栅包括第二多晶硅层和第三多晶硅层，所述第二多晶硅层位于控制栅介质层上，第二多晶硅层填充满第一开口，第三多晶硅层位于第二多晶硅层表面。
可选的，所述选择栅包括：位于半导体衬底第二区域上的第一多晶硅层，相邻第一多晶硅层中具有第一子开口；位于第一子开口的侧壁和底部以及第一多晶硅层表面的隔离介质层；位于隔离介质层上的第二多晶硅层，所述第二多晶硅层填充满第一子开口；位于第二多晶硅层中和隔离介质层中的第二开口，所述第二开口暴露出隔离介质层底部的第一多晶硅层；位于第二多晶硅层上的第三多晶硅层，所述第三多晶硅层填充满第二开口。
可选的，所述浮栅或第一多晶硅层的厚度为200～800埃。
可选的，所述第二多晶硅层的厚度为200～800埃。
可选的，所述第三多晶硅层的厚度为600～2500埃。
可选的，所述隔离介质层的材料或结构与控制栅介质层的材料或结构相同。
可选的，所述浮栅和半导体衬底之间还具有隧穿氧化层，所述选择栅和半导体衬底之间还具有选择栅介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的闪存器件的形成方法，在半导体衬底上形成有若干平行排布的浮栅层，每个浮栅层覆盖半导体衬底的第一区域和第二区域；在所述第一开口的侧壁和底部表面以及浮栅层的表面形成控制栅介质层；在所述控制栅介质层上形成第二多晶硅层，所述第二多晶硅层填充满浮栅层之间的第一开口；刻蚀第二区域的第二多晶硅层和控制栅介质层，形成暴露出第二区域的第一多晶硅层的第二开口；在第二多晶硅层上形成第三多晶硅层，所述第三多晶硅层填充满所述第二开口。在形成控制栅和选择栅时，第一区域的第三多晶硅层的表面与第二区域的第三多晶硅层的表面是齐平的，减小了第一区域和第二区域刻蚀时的差异性，形成的选择栅的厚度较厚，满足了高压器件的要求。另外，在控制栅介质层上形成第二多晶硅层，一方面，所述第二多晶硅层作为控制栅介质层与的第三多晶硅层之间的过渡层，第一区域的第二多晶硅层形成控制栅的一部分，使得形成的控制栅与控制栅介质层之间具有良好的界面态，提高闪存器件的性能；另一方面，第二区域的第二多晶硅层可以作为刻蚀第二区域的控制栅介质层时的掩膜，采用第二多晶硅层作为掩膜，能防止采用其他材料的掩膜，在去除掩膜时对第一区域控制栅介质层造成损伤，使得控制栅介质层与后续形成的控制栅的界面态变差。
进一步，在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有若干平行分布的第三开口，所述第三开口暴露出半导体衬底的表面；以所述硬掩膜层为掩膜，沿第三开口刻蚀所述半导体衬底，在半导体衬底内形成沟槽；在所述第三开口和沟槽内填充满隔离材料，所述隔离材料的表面与硬掩膜层的表面齐平；去除所述硬掩膜层，形成第四开口，第四开口暴露出半导体衬底表面；在第四开口底部的半导体衬底上形成隧穿氧化层；在所述隧穿氧化层上形成第一多晶硅层，第一多晶硅层填充满第四开口，第一多晶硅层和隧穿氧化层构成浮栅层；去除相邻浮栅层之间的部分隔离材料，形成第一开口，第一开口底部剩余的隔离材料构成隔离结构。浮栅层可以子对准的形成在去除硬掩膜层后形成的第四开口的，提高了形成的浮栅层的精度。
本发明的闪存器件的性能较高。
附图说明
图1为现有的闪存存储器的结构示意图；
图2～图19为本发明实施例闪存器件的形成过程的结构示意图。
具体实施方式
现有技术的闪存器件的制作过程为：在半导体衬底上形成隧穿氧化硅薄膜，在所述隧穿氧化硅薄膜上形成第一多晶硅层；依次刻蚀所述第一多晶硅层和隧穿氧化硅薄膜，形成位于半导体衬底上的隧穿氧化层和位于隧穿氧化层上的浮栅；形成覆盖所述半导体衬底和浮栅的栅介质层和位于栅介质层上的第二多晶硅层；依次刻蚀所述第二多晶硅层和栅介质层，在浮栅上形成控制栅介质层，在控制栅介质层上形成控制栅，以及在控制栅一侧的半导体衬底上形成选择栅介质层和位于选择栅介质层上的选择栅。
现有的闪存器件的制作方法，浮栅是通过光刻和刻蚀工艺形成，但是随着工艺节点的越来越小，现有形成的浮栅的精度受到限制。另外，刻蚀第二多晶硅层时，浮栅上的第二多晶硅层表面要高于半导体衬底上的第二多晶硅层的表面，使得刻蚀存在差异性，不利于存储器件性能的提高。
为此本发明提供了一种闪存器件及其形成方法，减小了刻蚀的差异性，提高闪存器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图19为本发明实施例闪存器件的形成过程的结构示意图。
参考图2，提供半导体衬底100，在所述半导体衬底100上形成硬掩膜层201，所述硬掩膜层201中具有若干平行分布的第三开口202，所述第三开口202暴露出半导体衬底200的表面。
所述半导体衬底100材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底100还可以根据设计需求注入一定的掺杂离子以改变电学参数。
所述硬掩膜层201作为后续刻蚀半导体衬底200形成沟槽时的掩膜，并作为后续平坦化隔离材料时的停止层。
所述硬掩膜层201的材料为SiN、SiON、SiCN或SiC中的一种或几种。硬掩膜层201的厚度为1000～2000埃，硬掩膜层201的厚度决定了后续形成的浮栅。
所述硬掩膜层201可以为单层或多层堆叠结构。硬掩膜层201为多层堆叠结构时，所述硬掩膜层201可以为双层堆叠结构，在具体的实施例所述硬掩膜层201包括位于半导体衬底200上的第一掩膜层（如：氮化硅层）和位于第一掩膜层上的保护层，所述保护层能保护在后续刻蚀沟槽的过程中第一掩膜层的损伤，使得第一掩膜层的形貌保持良好，后续在第三开口和沟槽中填充满隔离材料后，可以采用平坦化工艺去除保护层，在去除第一掩膜层后形成第四开口，使得第一开口的形貌保持良好，在第一开口中填充满第一多晶硅层（浮栅）时，使得第一开口中的第一多晶硅层（浮栅）的形貌保持良好，有利于提高后续形成的闪存器件的可靠性和稳定性。
接着，请参考图3，以所述硬掩膜层201为掩膜，沿第三开口202刻蚀所述半导体衬底200，在半导体衬底200内形成沟槽203。
刻蚀所述半导体衬底200可以采用等离子刻蚀工艺，等离子刻蚀工艺采用的气体包括Cl2、HBr等。
所述沟槽203中后续填充隔离材料，形成隔离结构，以隔离相邻的闪存单元。
接着，请参考图4，在所述第三开口202和沟槽203（参考图3）中填充隔离材料204；平坦化所述隔离材料204，使得剩余的隔离材料的表面与硬掩膜层201的表面平齐。
所述隔离材料204的填充材料采用化学气相沉积工艺。本发明实施例中，第三开口和沟槽的总深度较深，可以采用等离子体增强型化学气相沉积工艺形成所述隔离材料，防止隔离材料204在形成的过程中堵塞第三开口，在形成的隔离材料中形成孔洞等缺陷。
在形成隔离材料后，采用化学机械研磨平坦化所述隔离材料，直至剩余的隔离材料204的表面与硬掩膜层201的表面齐平。
所述隔离材料204采用与硬掩膜层201不同的材料，后续在去除硬掩膜层201形成第四开口时，使得硬掩膜层201相对于隔离材料204具有高的刻蚀选择比。
接着，请参考图5，去除所述硬掩膜层201（参考图4），形成第四开口205，第四开口205暴露出半导体衬底200表面。
去除所述硬掩膜层201采用湿法刻蚀工艺，在本实施例中，采用浓磷酸溶液去除所述硬掩膜层201。在本发明的其他实施例中，也可以采用干法刻蚀工艺去除所述硬掩膜层。
在去除硬掩膜层201后，在隔离材料201之间形成第四开口205，所述第四开口205内后续形成闪存器件的浮栅层。
接着，参考图6和图7，图6为图7沿切割线AB方向的剖面结构示意图，在第四开口205（参考图5）底部的半导体衬底200上形成隧穿氧化层206；在所述隧穿氧化层206上形成第一多晶硅层207，第一多晶硅层207填充满第四开口205，第一多晶硅层207和隧穿氧化层206构成浮栅层。
所述隧穿氧化层206的材料为氧化硅或掺氮的氧化硅。所述隧穿氧化层206的形成工艺为热氧化或沉积工艺。
在形成隧穿氧化层206后，采用沉积形成填充满第四开口205的第一多晶硅层207，第一多晶硅层207的形成的过程为：形成覆盖所述隔离材料204和填充第四开口205的第一多晶硅材料层；采用化学机械研磨工艺平坦化所述第一多晶硅材料层，以隔离材料层表面为停止层，在第四开口205内形成第一多晶硅层207。平坦化所述第一多晶硅材料时，可以对隔离材料204进行过研磨，以准确控制浮栅的厚度。
所述第一多晶硅层207的厚度为200～800埃。第一多晶硅层207的厚度决定了后续的形成的浮栅的厚度。
第一多晶硅层207和隧穿氧化层206构成浮栅层，若干浮栅层在半导体衬底200上平行排布。本实施例中，所述若干浮栅层沿与切割线AB方向平行的方向排布。
参考图7和图8，图8为图7沿切割线CD方向的剖面结构示意图，本实施例中所述半导体衬底200包括若干平行的第一区域21以及位于第一区域21的第二区域22，第一区域21和第二区域22与前述硬掩膜层201（参考图4）覆盖的半导体衬底200区域对应。每个浮栅层（包括第一多晶硅层207和隧穿氧化层206）覆盖半导体衬底200的第一区域21和第二区域22，后续第一区域21上的第一多晶硅层207用于形成闪存器件的浮栅，第二区域上的第一多晶硅层207用于形成闪存器件的部分选择栅。
图8中仅示出了沿切割线CD方向排布的一个第一区域21和位于第一区域21一端的第二区域22，以及沿切割线AB方向排布的一行第一区域，后续在每个第一区域11和对应的第二区域22中形成一个闪存单元，若干闪存单元沿着切割线AB方向呈行排布。在实际的制作工艺中，所述半导体衬底200上包括呈矩阵排布的若干第一区域和第二区域，第二区域位于第一区域的一端，半导体衬底的每个第一区域和对应的第二区域中形成一个闪存单元，若干闪存单元在半导体衬底上呈矩阵排布。
接着，请结合参考图6和9，去除相邻浮栅层（第一多晶硅层207和隧穿氧化层206）之间的部分隔离材料204，形成第一开口208，第一开口208底部剩余的隔离材料构成隔离结构213；在所述第一开口的侧壁和底部表面浮栅层的表面形成控制栅介质层209。
去除所述部分隔离材料204采用湿法刻蚀或干法刻蚀工艺。湿法刻蚀工艺去除部分隔离材料204可以采用氢氟酸溶液。干法刻蚀去除部分隔离材料可以采用CF4、C2F6、C4F8、CHF3、CH2F2中的一种或几种。
本实施例中，所述第一开口208的底部应尽量靠近半导体衬底200的表面或者与半导体衬底200的表面齐平，后续在形成第二多晶硅层时，使得第二多晶硅层覆盖浮栅层的侧壁上，后续刻蚀第二多晶层形成控制栅时，使得控制栅和浮栅的接触面积增大，增大了控制栅与浮栅之间的耦合系数，提高了控制栅的控制能力。
所述控制栅介质层209为单层或多层堆叠结构。本实施例中，所述控制栅介质层为氧化硅层、氮化硅层和氧化硅层的三层堆叠结构。
接着，请参考图10、图11和图12，图10为图11沿切割线AB方向的剖面结构示意图，图12为图11沿切割线CD方向的剖面结构示意图，在所述控制栅介质层209上形成第二多晶硅层210，所述第二多晶硅层210填充满浮栅层之间的第一开口208（参考图8）；刻蚀第二区域22的第二多晶硅层210和控制栅介质层209，形成暴露出第二区域22的第一多晶硅层207的第二开口211。
在控制栅介质层209上形成第二多晶硅层210，一方面，所述第二多晶硅层210作为控制栅介质层209与后续形成的第三多晶硅层之间的过渡层，第一区域21的第二多晶硅层210后续形成控制栅的一部分，使得后续形成的控制栅与控制栅介质层209之间具有良好的界面态，提高闪存器件的性能，另一方面，第二区域22的第二多晶硅层210可以作为刻蚀第二区域22的控制栅介质层209时的掩膜，采用第二多晶硅层210作为掩膜，能防止采用其他材料的掩膜，在去除掩膜时对第一区域控制栅介质层造成损伤，使得控制栅介质层与后续形成的控制栅的界面态变差。
在形成第二多晶硅层210后，可以在第二多晶硅层210的表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀第二区域22的第二多晶硅层210和控制栅介质层209，形成暴露出第一多晶硅层207的第二开口211，后续可以在第二开口211中填充第三多晶硅层，使得第三多晶硅层与第一多晶硅层接触，第二开口211内的第三多晶硅层和第二开口211底部的第一多晶硅层构成闪存器件的选择栅。
在刻蚀控制栅介质层209时，可以过刻蚀第二区域22的部分厚度的第一多晶硅层207，使得形成的第二开口211部分位于第一多晶硅层207内，后续在第二开口211内形成第三多晶硅层时，使得第二开口211内的第三多晶硅层和第一多晶硅层的接触性能和两者的机械强度提高。所述第一多晶硅层207被过刻蚀的厚度为20～200埃，使得第三多晶硅层和第一多晶硅层的接触性能和两者的机械强度的最佳，并且不会增加刻蚀工艺的负担。
所述第二多晶硅层210的厚度为200～800埃，减小了在第二多晶硅层210中形成第二开口211的刻蚀难度，另外减小了沉积工艺的难度。
接着，结合参考图13、图14和图15，图13为图14沿切割线CD方向的剖面结构示意图，图15为图14沿切割线AB方面的剖面结构示意图，在第二多晶硅层210上形成第三多晶硅层212，所述第三多晶硅层212填充满所述第二开口211（参考图12）。
第一区域21的第三多晶硅层212后续形成控制栅的一部分，第二区域22的第三多晶硅层212后续形成选择栅的一部分。
在第二多晶硅层210上形成第三多晶硅层212后，第一区域21和第二区域22的第三多晶硅层212的表面齐平或基本齐平的，后续在刻蚀去除第二区域的第二开口和第一区域之间的部分第三多晶硅层、第二多晶硅层、控制栅介质层、第一多晶硅层时，使得第一区域21和第二区域22的刻蚀环境保持一致，减小了第一区域21和第二区域22刻蚀的差异性。
在沉积形成第三多晶硅层212后可以采用化学机械研磨平坦化所述第三多晶层212的表面。
所述第三多晶硅层的212的厚度为600～2500埃。
参考图16和图17，图17为图16沿切割线CD方向的剖面结构示意图，沿与浮栅层排布的方向垂直的方向，刻蚀去除第二区域的第二开口211（参考图14）两侧和第一区域的部分第三多晶硅层212（请参考图13）、第二多晶硅层210（请参考图13）、控制栅介质层209（请参考图13）、第一多晶硅层207，在半导体衬底200的第一区域21的隧穿氧化层206上形成浮栅214、位于浮栅214上的控制栅介质层215、位于控制栅介质层215上的控制栅218，在半导体衬底200的第二区域22的隧穿氧化层206上形成选择栅221。
本实施例中，沿与浮栅层排布方向（平行于切割线CD的方向）垂直的方向（平行于切割线AB的方向），刻蚀去除第二开口211（参考图14）两侧的部分第三多晶硅层212、第二多晶硅层210、控制栅介质层209和第一多晶硅层207，在半导体衬底200的第二区域22的隧穿氧化层206上形成选择栅221。
沿与浮栅层排布方向（平行于切割线CD的方向）垂直的方向（平行于切割线AB的方向），刻蚀去除第一区域21的部分第三多晶硅层212、第二多晶硅层210、控制栅介质层209和第一多晶硅层207，在半导体衬底200的第一区域21的隧穿氧化层206上形成浮栅214、位于浮栅214上的控制栅介质层215、位于控制栅介质层215上的控制栅218。
所述控制栅218和选择栅221两侧的半导体衬底200上的隧穿氧化层206可以作为刻蚀第一多晶硅层207的停止层以及后续注入时的保护层。在本发明的其他实施例中，所述控制栅218和选择栅221两侧的半导体衬底200上的隧穿氧化层206也可以在刻蚀过程中被去除。
本发明实施例中，形成的选择栅221的顶部表面与控制栅218的顶部表面平齐。
结合参考图16、图17和图18，图18为图16沿切割线AB方向的剖面结构示意图，沿与浮栅层排布方向（平行于切割线CD的方向）垂直的方向（平行于切割线AB的方向），刻蚀去除第一区域21的部分第三多晶硅层212（请参考图13）、第二多晶硅层210（请参考图13）、控制栅介质层209（请参考图13）和第一多晶硅层207（请参考图13），在半导体衬底200的第一区域21上形成若干分立的浮栅214，浮栅214和半导体衬底200之间具有隧穿氧化层206，相邻浮栅214之间具有第一开口，在第一开口的侧壁和底部以及浮栅214的表面上形成有控制栅介质层215，在控制栅介质层215上形成横跨所述浮栅214的控制栅218，所述控制栅218包括第二多晶硅层216和第三多晶硅层217，所述第二多晶硅层216位于控制栅介质层215上，第二多晶硅层216填充满第一开口，第三多晶硅层217位于第二多晶硅层216表面。
结合参考图16、图17和图19，图19为图16沿切割线EF方向的剖面结构示意图，本实施例中，沿与浮栅层排布方向（平行于切割线CD的方向）垂直的方向（平行于切割线AB的方向），刻蚀去除第二开口211（参考图14）两侧的部分第三多晶硅层212、第二多晶硅层210、控制栅介质层209（参考图13）和第一多晶硅层207，在半导体衬底200的第二区域22形成选择栅介质层206（隧穿氧化层），在选择栅介质层206上形成选择栅221，所述选择栅221包括：所述位于半导体衬底200第二区域22上的第一多晶硅层219，相邻第一多晶硅层219中具有第一子开口；位于第一子开口的侧壁和底部以及第一多晶硅层表面的隔离介质层223；位于隔离介质层223上的第二多晶硅层222，所述第二多晶硅层222填充满第一子开口；位于第二多晶硅层222中和隔离介质层223中的第二开口，所述第二开口暴露出第一多晶硅层219的顶部表面；位于第二多晶硅层222上的第三多晶硅层224，所述第三多晶硅层224填充满第二开口。
还包括：在所述控制栅218和选择栅221两侧的半导体衬底200内形成源区或漏区（图中未示出）。
上述方法形成的闪存器件，请参考图16、图17和图18，包括：
半导体衬底200，所述半导体衬底200包括若干平行的第一区域21和位于第一区域21一端的第二区域22；
位于半导体衬底200的第一区域21上的若干浮栅214，相邻浮栅214之间具有第一开口；
位于第一开口的侧壁和底部以及浮栅214的表面的控制栅介质层215；
位于控制栅介质层215上的控制栅218，控制栅218填充满第一开口；
位于半导体衬底200的第二区域22上的选择栅221，所述选择栅221的顶部表面与控制栅218的底部表面齐平。
具体的，所述控制栅218包括第二多晶硅层216和第三多晶硅层217，所述第二多晶硅层216位于控制栅介质层215上，第二多晶硅层216填充满第一开口，第三多晶硅层217位于第二多晶硅层216表面。
请参考图16、图17和图19，所述选择栅221包括：包括：所述位于半导体衬底200第二区域22上的第一多晶硅层219，相邻第一多晶硅层219中具有第一子开口；位于第一子开口的侧壁和底部以及第一多晶硅层表面的隔离介质层223；位于隔离介质层223上的第二多晶硅层222，所述第二多晶硅层222填充满第一子开口；位于第二多晶硅层222中和隔离介质层223中的第二开口，所述第二开口暴露出第一多晶硅层219的顶部表面；位于第二多晶硅层222上的第三多晶硅层224，所述第三多晶硅层224填充满第二开口。
所述浮栅214或第一多晶硅层219的厚度为200～800埃。
所述第二多晶硅层216/222的厚度为200～800埃。
所述第三多晶硅层217/224的厚度为600～2500埃。
所述隔离介质层223的材料或结构与控制栅介质层215的材料或结构相同。
所述浮栅214和半导体衬底200之间还具有隧穿氧化层206，所述选择栅221和半导体衬底200之间还具有选择栅介质层206。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种闪存器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有若干平行排布的浮栅层，相邻浮栅层之间具有第一开口，所述浮栅层包括隧穿氧化层和位于隧穿氧化层上的第一多晶硅层，所述半导体衬底包括若干平行的第一区域以及位于第一区域一端的第二区域，每个浮栅层覆盖半导体衬底的第一区域和第二区域；
在所述第一开口的侧壁和底部表面以及浮栅层的表面形成控制栅介质层；
在所述控制栅介质层上形成第二多晶硅层，所述第二多晶硅层填充满浮栅层之间的第一开口；
刻蚀第二区域的第二多晶硅层和控制栅介质层，形成暴露出第二区域的第一多晶硅层的第二开口；
在第二多晶硅层上形成第三多晶硅层，所述第三多晶硅层填充满所述第二开口；
沿与浮栅层排布的方向垂直的方向，刻蚀去除第二区域的第二开口两侧和第一区域的部分第三多晶硅层、第二多晶硅层、控制栅介质层、第一多晶硅层，在半导体衬底的第一区域的隧穿氧化层上形成浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，在半导体衬底的第二区域的隧穿氧化层上形成选择栅。
2.如权利要求1所述的闪存器件的形成方法，其特征在于，所述浮栅层的形成过程为：在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有若干平行分布的第三开口，所述第三开口暴露出半导体衬底的表面；以所述硬掩膜层为掩膜，沿第三开口刻蚀所述半导体衬底，在半导体衬底内形成沟槽；在所述第三开口和沟槽内填充满隔离材料，所述隔离材料的表面与硬掩膜层的表面齐平；去除所述硬掩膜层，形成第四开口，第四开口暴露出半导体衬底表面；在第四开口底部的半导体衬底上形成隧穿氧化层；在所述隧穿氧化层上形成第一多晶硅层，第一多晶硅层填充满第四开口，第一多晶硅层和隧穿氧化层构成浮栅层；去除相邻浮栅层之间的部分隔离材料，形成第一开口，第一开口底部剩余的隔离材料构成隔离结构。
3.如权利要求2所述的闪存器件的形成方法，其特征在于，所述硬掩膜层的材料为SiN、SiON、SiCN或SiC中的一种或几种。
4.如权利要求2所述的闪存器件的形成方法，其特征在于，所述硬掩膜层的厚度为1000～2000埃。
5.如权利要求2所述的闪存器件的形成方法，其特征在于，所述第一多晶硅层的形成过程为：形成覆盖所述隔离材料和填充第四开口的第一多晶硅材料层；平坦化所述第一多晶硅材料层，以隔离材料层表面为停止层，在第四开口内形成第一多晶硅层。
6.如权利要求2所述的闪存器件的形成方法，其特征在于，所述硬掩膜层的材料与隔离材料的材料不相同。
7.如权利要求1所述的闪存器件的形成方法，其特征在于，所述第一多晶硅层的厚度为200～800埃。
8.如权利要求1所述的闪存器件的形成方法，其特征在于，所述第二多晶硅层的厚度为200～800埃。
9.如权利要求1所述的闪存器件的形成方法，其特征在于，所述第三多晶硅层的厚度为600～2500埃。
10.如权利要求1所述的闪存器件的形成方法，其特征在于，所述控制栅介质层为氧化硅层、氮化硅层和氧化硅层的三层堆叠结构。
11.如权利要求1所述的闪存器件的形成方法，其特征在于，刻蚀第二区域的第二多晶硅层和控制栅介质层形成第二开口的工艺为各向异性的干法刻蚀。
12.如权利要求1所述的闪存器件的形成方法，其特征在于，还包括：在所述控制栅和选择栅两侧的半导体衬底内形成源区或漏区。
13.一种闪存器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括若干平行的第一区域和位于第一区域一端的第二区域；
位于半导体衬底的第一区域上的若干浮栅，相邻浮栅之间具有第一开口；
位于第一开口的侧壁和底部以及浮栅的表面的控制栅介质层；
位于控制栅介质层上的控制栅，控制栅填充满第一开口；
位于半导体衬底的第二区域上的选择栅，所述选择栅的顶部表面与控制栅的底部表面齐平。
14.如权利要求13所述的闪存器件，其特征在于，所述控制栅包括第二多晶硅层和第三多晶硅层，所述第二多晶硅层位于控制栅介质层上，第二多晶硅层填充满第一开口，第三多晶硅层位于第二多晶硅层表面。
15.如权利要求13所述的闪存器件，其特征在于，所述选择栅包括：位于半导体衬底第二区域上的第一多晶硅层，相邻第一多晶硅层中具有第一子开口；位于第一子开口的侧壁和底部以及第一多晶硅层表面的隔离介质层；位于隔离介质层上的第二多晶硅层，所述第二多晶硅层填充满第一子开口；位于第二多晶硅层中和隔离介质层中的第二开口，所述第二开口暴露出隔离介质层底部的第一多晶硅层；位于第二多晶硅层上的第三多晶硅层，所述第三多晶硅层填充满第二开口。
16.如权利要求13或15所述的闪存器件，其特征在于，所述浮栅或第一多晶硅层的厚度为200～800埃。
17.如权利要求14或15所述的闪存器件，其特征在于，所述第二多晶硅层的厚度为200～800埃。
18.如权利要求14或15所述的闪存器件，其特征在于，所述第三多晶硅层的厚度为600～2500埃。
19.如权利要求15所述的闪存器件，其特征在于，所述隔离介质层的材料或结构与控制栅介质层的材料或结构相同。
20.如权利要求13所述的闪存器件，其特征在于，所述浮栅和半导体衬底之间还具有隧穿氧化层，所述选择栅和半导体衬底之间还具有选择栅介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310745691.3A CN104752358B (zh) | 2013-12-30 | 2013-12-30 | 闪存器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310745691.3A CN104752358B (zh) | 2013-12-30 | 2013-12-30 | 闪存器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104752358A true CN104752358A (zh) | 2015-07-01 |
| CN104752358B CN104752358B (zh) | 2019-01-22 |
Family
ID=53591833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310745691.3A Active CN104752358B (zh) | 2013-12-30 | 2013-12-30 | 闪存器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104752358B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109616409A (zh) * | 2018-12-04 | 2019-04-12 | 武汉新芯集成电路制造有限公司 | 一种多晶硅沉积方法、闪存及其制作方法 |
| CN111293212A (zh) * | 2018-12-07 | 2020-06-16 | 中国科学院上海微系统与信息技术研究所 | 基于隧穿隔离层的磁性隧穿结器件及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1354521A (zh) * | 2000-09-26 | 2002-06-19 | 株式会社东芝 | 半导体装置及其制造方法 |
| JP2004281663A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| CN1790679A (zh) * | 2004-11-11 | 2006-06-21 | 三星电子株式会社 | 形成具有浮栅的非易失性存储器件的方法 |
| CN1956171A (zh) * | 2005-10-24 | 2007-05-02 | 三星电子株式会社 | 形成非易失性存储器件的方法及由此形成的器件 |
| CN101377955A (zh) * | 2007-08-28 | 2009-03-04 | 三星电子株式会社 | 电可擦除可编程只读存储器单元及其形成和读取方法 |
-
2013
- 2013-12-30 CN CN201310745691.3A patent/CN104752358B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1354521A (zh) * | 2000-09-26 | 2002-06-19 | 株式会社东芝 | 半导体装置及其制造方法 |
| JP2004281663A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| CN1790679A (zh) * | 2004-11-11 | 2006-06-21 | 三星电子株式会社 | 形成具有浮栅的非易失性存储器件的方法 |
| CN1956171A (zh) * | 2005-10-24 | 2007-05-02 | 三星电子株式会社 | 形成非易失性存储器件的方法及由此形成的器件 |
| CN101377955A (zh) * | 2007-08-28 | 2009-03-04 | 三星电子株式会社 | 电可擦除可编程只读存储器单元及其形成和读取方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109616409A (zh) * | 2018-12-04 | 2019-04-12 | 武汉新芯集成电路制造有限公司 | 一种多晶硅沉积方法、闪存及其制作方法 |
| CN109616409B (zh) * | 2018-12-04 | 2021-03-23 | 武汉新芯集成电路制造有限公司 | 一种多晶硅沉积方法、闪存及其制作方法 |
| CN111293212A (zh) * | 2018-12-07 | 2020-06-16 | 中国科学院上海微系统与信息技术研究所 | 基于隧穿隔离层的磁性隧穿结器件及其制作方法 |
| CN111293212B (zh) * | 2018-12-07 | 2021-11-16 | 中国科学院上海微系统与信息技术研究所 | 基于隧穿隔离层的磁性隧穿结器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104752358B (zh) | 2019-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105097704A (zh) | 闪存器件及其形成方法 | |
| US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| US9269717B2 (en) | EEPROM device and forming method and erasing method thereof | |
| CN104425366B (zh) | 半导体结构的形成方法 | |
| CN104752361A (zh) | 半导体结构的形成方法 | |
| CN105336695A (zh) | 半导体器件的形成方法 | |
| CN104752363A (zh) | 快闪存储器的形成方法 | |
| CN105742288A (zh) | 与闪速存储器集成的梳形电容器 | |
| CN106206445A (zh) | 存储器结构的形成方法 | |
| CN104347517A (zh) | 半导体结构的形成方法 | |
| KR100807112B1 (ko) | 플래쉬 메모리 및 그 제조 방법 | |
| US9640432B2 (en) | Memory device structure and fabricating method thereof | |
| KR20080001266A (ko) | 플래시 메모리 소자의 제조방법 | |
| CN105633021A (zh) | 半导体元件的制造方法 | |
| CN104752358A (zh) | 闪存器件及其形成方法 | |
| KR100946116B1 (ko) | 플래시 메모리 소자의 소자 분리막 형성 방법 | |
| CN105513954A (zh) | 半导体器件的形成方法 | |
| CN111863826B (zh) | 图形化掩膜的制作方法及三维nand存储器的制作方法 | |
| CN104576539A (zh) | 半导体结构形成方法 | |
| CN110047943B (zh) | 一种闪存器件及其制造方法 | |
| CN114005749A (zh) | 沟槽的制作方法、存储器件的制作方法 | |
| TWI508232B (zh) | 非揮發性記憶胞及其造方法 | |
| KR100646965B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR101002550B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100946120B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190809 Address after: No. 18 Wenchang Avenue, Beijing Economic and Technological Development Zone, Daxing District, Beijing Co-patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Patentee after: Zhongxin North Integrated Circuit Manufacturing (Beijing) Co., Ltd. Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| TR01 | Transfer of patent right |