CN1354521A - 半导体装置及其制造方法 - Google Patents

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Abstract

选择门区的半导体装置设有:半导体层;形成于半导体层上的第1绝缘膜;形成于第1绝缘膜上的第1电极层;由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区,元件分离区分离了元件区,与第1电极层自动匹配地形成元件分离区;形成于第1电极层及元件分离区上的第2绝缘膜,第2绝缘膜具有使第1电极层表面露出的开口部;形成于第2绝缘膜上及第1电极层中被露出的表面上的第2电极层,第2电极层通过开口部与第1电极层电连接。

Description

半导体装置及其制造方法 相关申请的参考
本申请是在申请日为2000年9月26的在先日本专利申请No.2000-291910和申请日为2001年9月7日的No.2001-272224的基础上作出的，且要求了这些专利申请的优选权的益处，它们的全部内容可在本申请中参考使用。
技术领域
本发明涉及非易失性半导体装置及其制造方法，特别涉及将带有浮栅及控制栅的非易失性存储晶体管和与该存储晶体管邻接设置的选择晶体管以及外围电路组装在同一芯片上的半导体装置的栅结构。
背景技术
一种快闪存储器，其将带有浮栅与控制栅的存储晶体管，与该存储晶体管邻接设置的选择晶体管，驱动存储晶体管以及选择晶体管的外围电路组装在同一芯片上，其中有代表性的是一种被称为NAND型快闪存储器的存储器。这种NAND型快闪存储器串联有多个存储晶体管，邻接两端的存储晶体管设置选择晶体管，并装有驱动存储晶体管和选择晶体管的外围电路晶体管。另外，设置存储晶体管的区域称为存储单元阵列区，设置选择晶体管的区域称为选择门区，设置外围电路晶体管的区域称为外围电路区。
这种快闪存储器例如可以采用在半导体层上形成一层栅绝缘膜，将作为存储晶体管浮栅的多晶硅膜沉积在这层膜上，之后形成元件分离区的方法。在这种情况下，至少在选择门区和外围电路区的局部与存储单元阵列区一样，存在浮栅与控制栅组成的二层栅电极层。这时，选择晶体管与外围电路晶体管必须引出浮栅，与上层布线进行电气连接。以下，对这种半导体装置的以往的例子进行说明。
图46A表示由第1种现有技术制成的半导体装置的存储单元阵列区及选择门区的平面图。图46B表示由第1种现有技术制成的半导体装置的外围电路区的平面图。图47A表示沿图46A、46B中XXXXVIIA-XXXXVIIA线所示的半导体装置的剖面图。图47B表示沿图46A中XXXXVIIB-XXXXVIIB线所示的半导体装置的剖面图。该第1种现有技术公布在特开平11-163304号公报中。
如图46A、46B、47A、47B所示，首先在半导体层11上形成第1绝缘膜12，在第1绝缘膜12上形成由多晶硅制成的第1浮栅电极层13a。然后形成元件分离槽，并用绝缘膜充填分离槽。对该绝缘膜进行平坦化处理，直到第1浮栅电极层13a的表面露出，以形成元件分离区15。之后，在第1浮栅电极层13a及元件分离区15形成由多晶硅构成的第2浮栅电极层13b，再通过光刻术及腐蚀处理在所述第2浮栅电极层13b上刻图。这样，就在存储单元阵列区的元件分离区15上形成了分离第2浮栅电极层13b的开口部50。之后，在第2浮栅电极层13b及元件分离区15上形成第2绝缘膜16，在绝缘膜16上形成控制栅电极层18。对控制栅电极层18、第2绝缘膜16以及第1、第2浮栅电极层13a、13b进行刻图后，在半导体层11的全部表面形成第3绝缘膜19。在所述绝缘膜19内形成接触孔20后，再形成与接触孔20相接的布线21。结果，在存储单元阵列区，布线21与控制栅电极层18通过接触孔20相接，在选择门区及外围电路区，布线21与第1、第2浮栅电极层13a、13b通过接触孔20相接。
由上述第1种现有技述制成的半导体装置具有由第1、第2浮栅电极层13a、13b形成的双层结构的浮栅。在该浮栅中，与元件分离区15自动匹配地形成第1浮栅电极层13a，第2浮栅电极层13b引出到元件分离区15之上。然而，该现有技术具有如下问题。
首先，在存储单元阵列区，如图47A所示，为了防止开口部50被第2绝缘膜16埋置，需要设定开口部50的宽度P，同时要确保开口部50与元件区10的光刻加工(リソグラフイ)的匹配对准余量Q。但是，从对开口部50进行刻图时光刻胶(光致抗蚀剂)的分辨极限来看，对开口部50进行微细调整是很困难的。这样，由于难以进行一定程度以上的细微化，因此难以实现存储元件的微细化。
另一方面，在外围电路区，因为接触孔20形成在元件分离区15上，因此可以避免对元件区造成损伤。但是，从第2浮栅电极层13b与接触孔20的连接部位到元件区的距离较长。所以，第2浮栅电极层13b通常由高电阻的电极材料(例如多晶硅)形成，这样，会造成电阻形成的延迟过大，降低元件性能。另外，若高电阻的第2浮栅电极层13b引出到元件分离区15上，则会通过元件分离区15的绝缘膜电容结合半导体层11及浮栅，从而造成RC延迟增大。
特别是，在NAND型快闪存储器的选择晶体管的情况下，上述RC延迟的增大是个大问题。根据需要，在存储单元阵列内的几个元件均将与第2浮栅电极层13b形成接点，该接点部分需占一定的面积，这将增大存储单元阵列的面积。另外，由于只能在存储单元阵列的局部形成接触孔20，因此，从接触孔20到晶体管就需要通过由高电阻的多晶硅形成的第2浮栅电极层13b被连接。这样，从接触孔20到远处晶体管的RC延迟时间的问题就非常突出。选择晶体管延迟时间的增大，将严重影响存储元件的读取速度。
图48A表示第2种现有技术制成的半导体装置的存储单元阵列区及选择门区的平面图。图48B表示由第2种现有技术制成的半导体装置的外围电路区的平面图。图49A表示沿图48A、48B中所示的XXXXIXA-XXXXIXA线的半导体装置的剖面图。图49B表示沿图48A中所示的XXXXIXB-XXXXIXB线的半导体装置的剖面图。第2种现有技术避免了第1种现有技术中存储元件难于微细化这一问题。
如图49A、49B所示，首先在半导体层11上形成第1绝缘膜12，在第1绝缘膜12上形成浮栅电极层13，然后形成元件分离槽，并用绝缘膜充填所述分离槽。使该绝缘膜平坦化，直到浮栅电极层13的表面露出，以此形成元件分离区15。之后，将存储单元阵列区以及选择门区中的元件分离区15的上部去除，使存储单元阵列区以及选择门区中的元件分离区15的上表面位于浮栅电极层13的上表面之下。之后，在浮栅电极层13及元件分离区15上形成第2绝缘膜16，将外围电路区及选择门区中的第2绝缘膜16去除。之后，在第2绝缘膜16、浮栅电极层13以及元件分离区15上形成控制栅电极层18，并使控制栅电极层18、第2绝缘膜16以及浮栅电极层13被布线图案。之后，在半导体层11的整个表面形成第3绝缘膜19，在所述绝缘膜19内形成接触孔20，然后形成与接触孔20相接的布线21。
由上述第2种现有技术制成的半导体装置由于不需要考虑第1种现有技术所示的光刻加工匹配余量Q，因而可使存储元件微细化。另外，由于除去选择门区及外围电路区的第2绝缘膜16后沉积了控制栅电极层18，这样，即使以只在元件区10上留有浮栅的方式而被切断，接触孔20的位置也可以不受限制。不过，第2种现有技术具有以下的问题。
首先，在存储单元阵列区的栅中，第2绝缘膜1介于6浮栅电极层13及控制栅电极层18之间，但是，在选择门区及外围电路区的栅中，浮栅电极层13及控制栅电极层18之间却没存介入第2绝缘膜16。就是说，存储单元阵列区中的栅与选择门区及外围电路区中的栅的叠层结构是不同的。因此，加工时，在存储单元阵列区与选择门区及外围电路区需要设定不同的腐蚀条件，因此，存在的问题是，不能同时对存储单元阵列区与选择门区及外围电路区的栅进行加工。
另外，若不能够同时对存储单元阵列区与选择门区及外围电路区的栅进行加工，则可能在该存储单元阵列区与选择门区及外围电路区的边界处残留电极层，或者为了防止二次腐蚀使半导体层洼陷必须留有足够的余量空间。这样，为了对叠层结构不同的存储单元阵列区与选择门区及外围电路区同时进行正确加工，加工时有必要在边界处留下各种余量空间，从而造成芯片面积增大。尤其是如图48A所示，在NAND型快闪存储器的结构中，为了提高存储单元阵列的集成度，需要尽可能的缩小存储元件与选择晶体管的间隔D，如果在边界处设置余量空间，将会大大降低集成度。
如上所述，在第1、第2种现有技术制成的半导体装置中，要实现存储单元阵列的微细化，同时避免选择门区及外围电路区中电阻延迟是困难的。而且，对存储单元阵列区与选择门区及外围电路区的栅同时进行加工也非常困难。
发明内容
本发明第1个方面的半导体装置设有：半导体层；形成于所述半导体层上的第1绝缘膜；形成于所述第1绝缘膜上的第1电极层；由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分离了元件区，与第1电极层自动匹配形成所述元件分离区；形成于所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜上具有使所述第1电极层表面露出的开口部；形成于第2绝缘膜上及所述第1电极层中被露出的所述表面上的第2电极层，所述第2电极层通过所述开口部与所述第1电极层电连接。
本发明第2个方面的半导体装置设有：半导体层；形成于所述半导体层上的第1绝缘膜；形成于所述第1绝缘膜上的第1电极层；由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分离了元件区，与第1电极层自动匹配形成所述元件分离区；形成于所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜上带有使所述第1电极层表面露出的开口部；形成于所述第2绝缘膜上的第2电极层；形成于所述第2电极层上及所述第1电极层的被露出的表面上的第3电极层，所述第3电极层通过所述开口部与所述第1电极层电连接。
本发明的第3个方面的半导体装置的制造方法是在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，包括以下工序：在半导体层上形成第1绝缘膜的工序；在所述第1绝缘膜上形成第1电极层的工序；由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区进行分离；在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；有选择地除去所述第2绝缘膜，形成露出第1电极层表面的开口部的工序；在所述第2绝缘膜上及所述第1电极层的被露出的表面上形成第2电极层的工序；有选择地除去所述第1电极层、第2绝缘膜及第2电极层而形成栅电极的工序。
本发明的第4个方面的半导体装置的制造方法是在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，包括以下工序：在半导体层上形成第1绝缘膜的工序；在所述第1绝缘膜上形成第1电极层的工序；由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区进行分离；在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；在第2绝缘膜上形成第2电极层的工序；有选择地除去所述第2电极层及第2绝缘膜而形成露出所述第1电极层表面的开口部的工序；在所述第2电极层上及所述第1电极层的被露出的表面上形成第3电极层的工序；有选择地除去所述第1电极层、第2绝缘膜及第2电极层、第3电极层而形成栅电极的工序。
本发明的第5个方面的半导体装置的制造方法是在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，包括以下工序：在半导体层上形成第1绝缘膜的工序；在所述第1绝缘膜上形成第1电极层的工序；由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区进行分离；在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；在所述第2绝缘膜上形成第1掩膜层的工序；在第1掩膜层上形成具有一对对置露出的侧面的槽的工序，所述槽使第2电极层表面的一部分露出；在所述槽中露出的所述侧面形成由所述第2掩膜层形成的侧壁的工序；使用所述第1、第2掩膜层除去所述第2电极层及所述第2绝缘膜、形成开口部的工序，所述开口部使第1电极层的表面露出；除去所述第1、第2掩膜层的工序；在所述第2电极层及所述第1电极层的被露出的表面上形成第3电极层的工序；有选择地除去所述第1电极层、第2绝缘膜及第2电极层、第3电极层而形成栅电极的工序。
附图说明
图1是表示涉及本发明第1实施例的半导体装置的存储单元阵列区及选择门区的平面图。
图2是沿图1中II-II线的半导体装置的剖面图。
图3A是沿图1中IIIA-IIIA线的半导体装置的剖面图。
图3B是沿图1中IIIB-IIIB线的半导体装置的剖面图。
图4是涉及本发明第1实施例中的半导体装置制造工序的剖面图。
图5继图4，是涉及本发明第1实施例的半导体装置制造工序的剖面图。
图6继图5，是涉及本发明中第1实施例的半导体装置制造工序的剖面图。
图7继图6，是涉及本发明中第1实施例的半导体装置制造工序的剖面图。
图8继图7，是涉及本发明中第1实施例的半导体装置制造工序的剖面图。
图9继图8，是涉及本发明中第1实施例的半导体装置制造工序的剖面图。
图10是表示涉及本发明第1实施例的半导体装置的存储单元阵列区及选择门区的平面图。
图11是涉及本发明第2实施例的半导体装置制造工序的剖面图。
图12继图11，是涉及本发明中第2实施例的半导体装置制造工序的剖面图。
图13继图12，是涉及本发明中第2实施例的半导体装置制造工序的剖面图。
图14继图13，是涉及本发明中第2实施例的半导体装置制造工序的剖面图。
图15是涉及本发明第3实施例的半导体装置制造工序的剖面图。
图16继图15，是涉及本发明中第3实施例的半导体装置制造工序的剖面图。
图17继图16，是涉及本发明中第3实施例的半导体装置制造工序的剖面图。
图18继图17，是涉及本发明中第3实施例的半导体装置制造工序的剖面图。
图19是表示涉及本发明第4实施例的半导体装置中外围电路区的平面图。
图20是沿图19中XX-XX线的半导体装置的剖面图。
图21是表示涉及本发明第4实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。
图22是表示涉及本发明第5实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。
图23是表示涉及本发明第6实施例的半导体装置的外围电路区的平面图。
图24是沿图23中XXIV-XXIV线的半导体装置的剖面图。
图25是表示涉及本发明第6实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。
图26A是表示现有技术的半导体装置的平面图。
图26B是表示涉及本发明第6实施例的半导体装置的平面图。
图27是表示现有技术的半导体装置的剖面图。
图28是表示现有技术的半导体装置的剖面图。
图29A是表示现有技术的半导体装置的平面图。
图29B是表示涉及本发明第6实施例的半导体装置的平面图。
图30A是表示现有技术的半导体装置的剖面图。
图30B是表示涉及本发明第6实施例的半导体装置的剖面图、
图31是表示涉及本发明第7实施例的半导体装置的平面图。
图32是沿图31中XXXII-XXXII线的半导体装置的剖面图。
图33是表示涉及本发明第8实施例的半导体装置的平面图。
图34是沿图33中XXXIV-XXXIV线的半导体装置的剖面图。
图35是表示涉及本发明第8实施例的其它半导体装置的平面图。
图36是表示涉及本发明第9实施例的半导体装置的平面图。
图37是沿图36中XXXVII-XXXVII线的半导体装置的剖面图。
图38是表示涉及本发明第9实施例的半导体装置的剖面图。
图39A是表示涉及第9实施例的半导体装置中选择门晶体管以及存储晶体管的平面图。
图39B是表示涉及第9实施例的半导体装置的外围电路晶体管的平面图。
图40A是表示现有技术的半导体装置的平面图。
图40B、40C是表示涉及第10实施例的半导体装置的平面图。
图41A、41B是表示涉及第11实施例的半导体装置的剖面图。
图42A、42B、42C、43A、43B是涉及现有技术的半导体装置的剖面图。
图44A是表示涉及第12实施例的半导体装置制造工序的剖面图。
图44B继图44A，是表示涉及第12实施例的半导体装置制造工序的剖面图。
图45是表示涉及本发明各实施例的其它半导体装置的平面图。
图46A是表示第1种现有技术的半导体装置中存储单元阵列区及选择门区的平面图。
图46B是表示第1种现有技术的半导体装置中外围电路区的平面图。
图47A是沿在图46A及图46B所示的XXXXVIIA-XXXXVIIA线的半导体装置的剖面图。
图47B是沿在图46A所示的XXXXVIIB-XXXXVIIB线的半导体装置的剖面图。
图48A是表示第2种现有技术的半导体装置中存储单元阵列区及选择门区的平面图。
图48B是表示第2种现有技术的半导体装置中外围电路区的平面图。
图49A是沿图48A及图48B中XXXXIXA-XXXXIXA线的半导体装置的剖面图。
图49B是沿图48A中XXXXIXB-XXXXIXB线的半导体装置的剖面图。
具体实施方式
本发明涉及将带有浮栅的非易失性存储晶体管和邻接存储元件设置的选择晶体管以及驱动存储单元阵列的外围电路晶体管组装在同一芯片上的半导体装置的栅的结构。本发明适用于如NAND型快闪存储器。
下面参照图面对本发明的实施例进行说明。说明时，在全部附图通用部分标注了共同的参考符号。另外，图中存储单元阵列区指设有存储晶体管的区域。选择门区指设有选择晶体管的区域。外围电路区指设有外围电路晶体管的区域。
第1实施例
第1实施例涉及存储晶体管和选择晶体管的结构，在构成选择晶体管的第1及第2电极层之间的绝缘膜的一部分设置开口部。
图1是表示涉及第1实施例的半导体装置存储单元阵列区的平面图。图2是沿图1中II-II线的半导体装置的剖面图。图3A是沿图1中IIIA-IIIA线的半导体装置的剖面图。图3B是沿图1中IIIB-IIIB线的半导体装置的剖面图。
如图1所示，在存储单元阵列区串联有多个存储晶体管，邻接存储单元阵列区两端的存储晶体管设置选择晶体管，该选择晶体管具有第1电极层、第2电极层以及在第1电极层和第2电极层之间形成的绝缘膜。该绝缘膜仅形成于第1电极层及第2电极层的端部，在第1电极层及第2电极层的中央部位形成了开口部17。所述开口部17为横截多个元件的第1电极层以及元件分离区的长条形。另外，选择晶体管中栅的长度L比存储晶体管中栅的长度。存储元件与选择晶体管之间的间隔D为最小加工可能尺寸。
如图2所示，存储单元阵列区的半导体装置设有半导体层11、分离所述半导体层11的元件区10的槽型元件分离区15、通过第1绝缘膜12形成在元件区10中的第1电极层13、形成在所述第1电极层13及元件分离区15上的第2绝缘膜16、形成在所述第2绝缘膜16上的第2电极层18。而且，第1电极层13在元件区10上方与元件分离区15自动匹配地形成，没有象第1种现有提术那样，向元件分离区15上方引出第1电极层13。这样，元件分离区15的表面位于第1电极层13表面之下。另外，在存储单元阵列区，第1电极层13起浮栅作用，第2电极层18起控制栅作用。
如图3A所示，选择门区的半导体装置与存储单元阵列区一样，具有通过第1绝缘膜12形成在元件区10中的第1电极层13、形成在所述第1电极层13及元件分离区15上的第2绝缘膜16、形成在所述第2绝缘膜16上的第2电极层18。在选择晶体管中，第2绝缘膜16局部形成开口部17，在所述开口部17，第2电极层与第1电极层被电连接。
另外，如图3B所示，由于在选择门区，开口部17的图形结构也延展到元件分离区15上，因此在元件分离绝缘膜内也形成了槽17’。槽17’的底面位于元件区10之上。
另外，第2电极层18为电阻低于第1电极层13的层，例如希望高融点金属层或者高融点金属硅化物层。第2绝缘膜16，希望是含有ONO(氧氮氧)这样的硅氮化膜的复合绝缘膜。因为硅氮化膜可以有效防止接触孔20形成时的腐蚀损伤以及形成在接触孔20内的金属布线层对栅绝缘膜12的不良影响。
图4至图9为表示涉及第1实施例的半导体装置制造工序的剖面图。在此，图4、图5为沿图1中II-II线的半导体装置的剖面图，图6至图9为沿图1中IIIA-IIIA线的半导体装置的剖面图。下面对第1实施例中半导体装置的制造方法进行说明。
首先，如图4所示，在半导体层11上形成第1绝缘膜12。所述第1绝缘膜12在快闪存储器中起隧道氧化膜的作用。所述第1绝缘膜12的厚度可以是8至10n。然后，在第1绝缘膜12上形成第1电极层13。所述第1电极层13通常是掺磷的多晶硅膜，之后，在第1电极层13、第1绝缘膜12以及半导体层11内形成元件分离槽14，并在元件分离槽14内形成绝缘膜。使该绝缘膜处理平坦化，直到第1电极层13的表面露出以形成STI(浅渠隔离Shallow TrenchIsolation)结构的元件分离区15。
之后，如图5所示，将存储单元阵列区中的元件分离区15的上部除去，使存储单元阵列区中的元件分离区15的表面位于第1电极层13的上表面之下。之后，在半导体层11的整个表面上形成ONO膜之类的第2绝缘膜16。
之后，如图6所示，在第2绝缘膜16上形成由例如光刻胶的材料形成的掩膜层22并进行刻图。
之后，如图7所示，使用刻图后的掩膜层22，通过光刻术及腐蚀处理，去除选择晶体管区中元件区10上方的第2绝缘膜16的一部分。其结果，暴露第1电极层13的一部分，形成了开口部17。
之后，如图8所示，在半导体层11的整个表面上形成由例如高融点金属层或高融点金属硅化物层形成的第2电极层18。这样，在选择晶体管部位，第1电极层13与第2电极层18直接相接。
之后，如图9所示，将第2电极层18、第2绝缘膜16及第1电极层13加工成栅的图形。具体说，首先，通过光刻工序形成栅的图形，然后，以第2绝缘膜16作为定位件加工第2电极层18，再以第1电极层13作为定位件加工第2绝缘膜16。最后，以第1绝缘膜12作为定位件加工第1电极层13。使用这种方法，可以使双层栅结构的存储晶体管及选择晶体管的栅电极自动匹配。
之后，如图2所示，在半导体层11的整个面上形成用于层间绝缘的第3绝缘膜19，在所述第3绝缘膜19内的元件分离区15的上方形成与第2电极层18相接的接触孔20。另外，在存储单元阵列区中形成接触孔20时，同时形成晶体管的源极以及形成漏极区的元件区这样的接触孔。之后，形成与接触孔相接的上层布线21。
采用上述第1实施例，由于第1电极层13与元件分离区15是自动匹配形成的，因此比第1种现有技术更容易对第1电极层进行微细加工。因而，可以实现存储单元阵列的微细化。
另外，在选择门区，向第1电极层13发信号的布线21与第1电极层13的连接，是将第2电极层18引出到元件分离区15上，通过第2电极层18进行的。就是说，不必将高电阻的第1电极层13引出到元件分离区15之上，这样，可以避免由第1电极层13的电阻产生的延迟问题，同时也可以避免由半导体层11与第1电极层13的电容结合产生的RC延迟问题。而且，由于第2电极层18是高融点金属层或高融点金属硅化物层，因此，可进一步避免电阻延迟的问题，获得以低电阻的一层结构的栅电极层构成的晶体管等同的工作速度。这样，也避免了由于延迟时间的增加而对存储元件的存取速度产生不良影响的问题。
另外，在选择晶体管的栅中，由于第2电极层18的中央设有开口部18，因此形成了第1电极层13与第2电极层18的双层结构，但是，在经过栅加工的第2电极层18的端部形成了第2绝缘膜16介于第1电极层13与第2电极层18之间的三层结构。因此对于进行栅加工的区域。存储单元阵列区与选择门区中的栅的叠层结构是相同的，这样，可同时进行存储单元阵列区与选择门区中的栅加工。而且，在选择门区与存储单元阵列区之间不需要其它的结构，这样，存储元件与选择晶体管的间隔D可以是例如最小的加工尺寸。
另外，在绝缘膜16的开口部17，与栅长度L同方向的开口部17的宽度较短，但是与栅长度L垂直方向的开口部17的长度较长，这样，在对开口部10进行刻图的光刻工序中易于分辨。因此，即使伴随选择晶体管的微细化而缩短选择晶体管的栅长度L，也可以形成微细的开口部17。
如上所述，采用上述第1实施例，可以缩小存储元件的尺寸，同时可以提高包含选择晶体管的集成度，尤其是可以缩小NAND型快闪存储器的存储单元阵列的尺寸。第2实施例
第2实施例的特征是，为了防止形成开口部时存储单元阵列区中第2绝缘膜的可靠性恶化，控制栅应由2层以上的电极层构成。
图10是表示第2实施例的半导体装置中存储单元阵列区及选择门区的示意图。图10是沿图1中II-II线的半导体装置的剖面图。如图10所示，在第2实施例中的半导体装置中，控制栅是由第2及第3电极层18a、18b构成的2层结构。
图11至图14是表示涉及第2实施例中半导体装置的制造工序的剖面图。图11至图14是沿图1中IIIA-IIIA线的半导体装置的剖面图。下面，对第2实施例中半导体装置的制造方法进行说明。此处，省略了与第1实施例中半导体装置的制造方法相同的工序，只对不同的工序进行说明。
首先，如图5所示，与第1实施例一样，在第1电极层13上形成第2绝缘膜16。
之后，如图11所示，在形成开口部17之前，在第2绝缘膜16上形成第2电极层18a。
之后，如图12所示，利用光刻及腐蚀，有选择地去除选择门区中元件区10上方的第2电极层18a以及第2绝缘膜16。结果，漏出第1电极层13的表面的一部分，形成开口部17。
之后，如图13所示，在半导体层11的整层形成第3电极层18b。这样，在选择门区，通过开口部17，第2及第3电极层18a、18b与第1电极层13直接相接。
之后，如图14所示，将第3电极层18b、第2电极层18a、第2绝缘膜16及第1电极层13加工成栅的图形。然后通过与第1实施例同样的工序，形成涉及第2实施例的半导体装置。
第2实施例的半导体装置具有与上述第1实施例的半导体装置同样的效果，同时还具有以下的效果。
在第1实施例中，形成开口部17的光刻工序(图6所示工序)中，形成掩膜层22的光刻胶形成于存储单元阵列区的第2绝缘膜16上。这样，光刻胶与第2绝缘膜16直接接触，可产生影响第2绝缘膜16可靠性的情况。例如，如果杂质从光刻胶侵入第2绝缘膜16会产生污染，那么在光刻工序的各个过程中可能造成第2绝缘膜16的绝缘性降低。因此，在第2实施例中，在形成开口部17之前，预先在第2绝缘膜16上形成第2电极层18a。这样，在光刻工序中，由于第2电极层18a具有保护层的功能，因此解决了对上述第2绝缘膜16的不良影响的问题。第3实施例
第3实施例是在减小第1实施例所述的开口部宽度的情况下的有效方法。例如，NAND型快闪存储器的选择晶体管的栅长已经可以精细到0.2μm左右，如果只在其中央设置开口部，必须形成例如0.1μm左右宽度的图形结构，这种情况下，使用第3实施例是有效的。由于涉及第3实施例的半导体装置与涉及第2实施例的半导体装置相同，故其说明被省略。
图15至图18是表示涉及第3实施例的半导体装置制造工序的剖面图。图15至图18是沿图1中IIIA-IIIA线的半导体装置的剖面图。下面对第3实施例的半导体装置的制造方法进行说明。此处，省略了与第1及第2实施例中半导体装置制造方法相同的工序，只对不同的工序进行说明。
首先，如图11所示，与第2实施例一样，在第2绝缘膜16之上形成第2电极层18a。
之后，如图15所示，通过CVD(化学汽相淀积)法在第2电极层18a上沉积由例如氧化膜形成的第1掩膜层22。然后，通过光刻术在第1掩膜层22上刻图，从而在元件区10上形成使第2电极层18a表面的一部分漏出的槽。
之后，如图16所示，在第1掩膜层22及第2电极层18a上，由例如沉积氧化膜形成的第2掩膜层23。其后，通过蚀刻加工，去除第1掩膜层22上及第2电极层18a上的第2掩膜层23。结果，槽的侧面形成由第2掩膜层23形成的侧壁。
之后，如图17所示，将第1、第2掩膜层22、23作为掩膜，去除第2电极层18a及第2绝缘膜16。结果，在元件区10上形成开口部17。然后，去除第1、第2掩膜层22、23。
之后，如图18所示，在第2电极层18a及第1电极层13上形成第3电极层18b。这样，在选择门区中，通过开口部17，使第1电极层13与第2第3电极层18a、18b直接相邻。之后，通过与第1实施例同样的工序，形成第3实施例的半导体装置。
采用上述第3实施例，能获得第1及第2实施例相同的效果。
而且，作为控制栅一部分的第2电极层18a及第2绝缘膜16与开口部17是自动匹配形成的。这样，可形成小于光刻可能尺寸的开口部17，以小于第1实施例的间隔使第1电极层13与第2及第3电极层18a、18b相接。因此，与第1实施例相比，可实现选择晶体管的栅长度的微细化。
这样，第3实施例在选择晶体管的栅长第较短、利用光刻的可能尺寸无法在栅的中央形成开口部17的情况下是有效的。
另外，作为可形成狭小开口部17的第3实施例的变形，也可以在形成开口部17时使用光刻胶作为掩膜层，在对光刻胶进行刻图后，通过热处理使光刻胶膨胀，形成狭小的开口部17。由此，能够形成这样的开口部17，其具有比以光刻形成的开口部17宽度更小的宽度。第4实施例
第1至3实施例是在快闪存储器的存储单元阵列区与选择门区适用于本发明的形式，第4实施例的特征在于：与选择门区同样的结构也适用于外围电路区。
图19表示了第4实施例的半导体装置中外围电路区的平面图。图20是沿图19中XX-XX线的半导体装置的剖面图。
如图19、图20所示，在外围电路区的半导体装置设有半导体层11、分离半导体层11中元件区10的元件分离区15、在元件区10中通过第1绝缘膜12与元件分离区15自动匹配形成的第1电极层13、具有漏出第1电极层13一部分表面的开口部17的第2绝缘膜16、在第2绝缘膜16上及开口部17内形成的第2电极层18。通过开口部17连接第1电极层13和第2电极层18。
图21是表示第4实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。第4实施例的存储单元阵列区及选择门区与第1实施例具有相同的结构，故此处不作说明。
如图21所示，在第4实施例中，接触孔20在元件分离区15的上方与第2电极层18相接。另外，第1电极层13与向第1电极层13发信号的布线21的连接，是将第2电极层18引出到元件分离区15上，以第2电极层18为媒介进行的。
采用第4实施例可以获得与上述第1实施例相同的效果。
而且，在第4实施例中，高电阻的第1电极层13在元件区10正上方与低电阻的第2电极层18连接。这样，与选择晶体管一样，外围电路的RC延迟时间可以比现有技术缩短。
另外，与选择晶体管一样，第1电极层与第2电极层的元件区10的端部不存在开口部17。因此，在栅加工工序中，存储单元阵列区与选择门区以及外围电路区的加工都可以同时进行。这样，由于所有元件的栅都可同时加工，由此，例如在其后的接触孔形成工序中，可减小接触孔与栅电极的光刻工序所需的匹配余量。第5实施例
第5实施例是第4实施例的变形例。其特点是全部除去了外围电路区中的第2绝缘膜。
图22是表示涉及第5实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。另外，仅对与第4实施例不同的结构进行说明。
由于外围电路中所要求的性能以及工作电压，因此必须大大缩短外围电路晶体管的栅长。在这种情况下，第2绝缘膜16的开口部17必须很小。但是，若采用这么小的开口尺寸，即使采用第3实施例所示的方法，也很难形成开口部17。
因此，如图22所示，在外围电路区中，全部除去第1电极层13与第2电极层18之间的第2绝缘膜。另外，存储单元阵列区与选择门区的结构与第1实施例相同。
就是说，在第5实施例的半导体装置的外围电路区设有半导体层11、分离该半导体层11中元件区10的元件分离区15、在元件区10中通过第1绝缘膜12与元件分离区15自动匹配形成的第1电极层13、形成于该第1电极层13和元件分离区15上的第2电极层18。
采用上述第5实施例可获得与第4实施例相同的效果。
而且，第5实施例的结构在晶体管的栅长非常短时是有效的。但是，由于外围电路晶体管与存储晶体管及选择晶体管的栅结构有所不同，因此，存储单元阵列区及选择门区与外围电路区需要分别进行栅加工，故增加了工序数。不过，由于存储晶体管与选择晶体管的栅的端部结构相同，因此存储单元阵列区及选择门区可同时进行加工，不必设置加工边界。这样，与其它实施例一样，可非常有效地缩小存储单元阵列的总面积。
另外，选择晶体管通常由于要承受由于驱动存储元件的高压，而被设计为比光刻的最小可能尺寸长，因此例如通过第3实施例所示的方法，完全可以形成微细的开口部17。第6实施例
第6实施例的特征在于，通过在具有第2绝缘膜的元件区的上方形成接触孔，缩小了周边晶体管的面积。
图23是表示第6实施例的半导体装置中外围电路区的平面图。图24是沿图23中XXIV-XXIV线的半导体装置的剖面图。图25是表示第6实施例的半导体装置中外围电路区及存储单元阵列区的剖面图。另外，在第6实施例中，存储单元阵列区及选择门区的结构与第l实施例相同，故在此省略了对其的说明。
如图23、24、25所示，在外围电路区的半导体装置中设有半导体层11、分离该半导体层11的元件区10的元件分离区15、在元件区10通过第1绝缘膜12与元件分离区15自动匹配形成的第1电极层13、形成于该第1电极层13及元件分离区15之上具有露出第1电极层13一部分表面的开口部17的第2绝缘膜16、在该第2绝缘膜16及开口部17内形成的第2电极层18、形成于具有第2绝缘膜16的元件区10上方与第2电极层18连接的接触孔20。第1电极层13与第2电极层18通过开口部17连接。
采用上述第6实施例不仅可以取得与第4实施例相同的效果，而且还可以取得下面所示的效果。
通常，在形成接触孔20时，通过喷镀形成阻挡金属膜(Ti/TiN)或Al-Cu膜等，使接触孔20与栅相接。但是，Ti与第2电极层18的多晶Si反应形成TiSi层。这样，在没有第2绝缘膜16时，从接触孔20与第2电极层18的交界面直至第1绝缘膜12的附近形成TiSi层，从而有可能破坏第1绝缘膜12。因此，与栅相接的接触孔20通常不在元件区10的上方形成。
但是，在第6实施例中，通过在第1、第2电极层13、18之间存留有第2绝缘膜16，该第2绝缘膜16可作为可保护膜以避免上述问题。特别是，第2绝缘膜16可以使用含有硅氮化膜的复合绝缘膜。
这样，在第6实施例中，通过存留第2绝缘膜16，可以在元件区10的上方形成接触孔20，由此获得下面第1至第3个效果。
第一，在元件区10上形成接触孔20的第6实施例(图示26B)，比起在元件分离区15上形成接触孔20的以往结构(图26A)，缩小外围电路区。
第二，在第6实施例中，可以不增大外围电路区而使元件分离区15的反向电压增高。就是说，象NAND型快闪存储器之类的使用高压的装置，需要提高栅下的元件分离区15的反向电压。这时，必须采用这样的对策。即如图27所示，提高元件分离区15下的半导体层11的杂质扩散层11’的密度，或如图28所示，增加元件分离区15的膜厚度等。但是，这些对策会加大加工难度，造成接合耐压的降低，股是我们所不希望的。另外还有一种方法，如图29A、30A所示，在元件分离区15上切断栅电极，邻接的晶体管互相之间未通过栅电极相接，邻接的晶体管互相之间是从栅电极、通过接触孔20由上层布线相接的。但是，由于这种方法需要在元件分离区15上需要具备形成接触孔20的空间，这样就造成外围电路区的增大。针对这些问题，在第6实施例中，通过在第1、第2电极层13、18之间的局部设置第2绝缘膜16，在元件区15的上方形成接触孔20，就可以在不增大外围电路区的情况下提高元件分离区15的反向电压。
另外，第6实施例和上述第2及第3实施例一样，也适用于存储元件的控制栅适于采用由第2电极层18a与第3电极层18b构成的双层结构。第7实施例
第7实施例的特征是，在多个外围电路晶体管中，绝缘膜的开口部的宽度相等。
图31是表示涉及第7实施例的半导体装置的平面图。图32是沿图31中XXXII-XXXII线的半导体装置的剖面图。下面仅对第7实施例的特征部分进行说明。
如图31、32所示，在芯片上配置的多个晶体管中，形成于第1电极层13上的第2绝缘膜16及第2电极层18a具有露出第1电极层13局部表面的开口部17。在开口部17内及第2绝缘膜16上形成第3电极层18b，在该第3电极层18b上形成第4电极层18c。在具有由这样的第1至第4电极层13、18a、18b、18c构成的栅电极的晶体管中，所有开口部17的宽度c都是相等的。
上述第7实施例可取得与第4实施例相同的效果。
而且，在第7实施例中，芯片上的栅电极中的开口部17的宽度c相同。这样，在第3电极层18b埋置开口部17时，可以最小限度抑制第3电极层18b的段差偏差。因此，第7实施例最适合平坦地沉积第3电极层18b。
另外，如果保持开口部17的宽度c相同，在开口部形成时，容易进行光刻工序中的刻图控制。
与各个晶体管开口宽度不同的情况相比较，第7实施例可以抑制开口部17的宽度c的尺寸偏差。第8实施例
第8实施例的特征是，在同一栅电极内设置多个开口部，这些开口部的宽度相同。
图33是表示涉及第8实施例的半导体装置的平面图。图34是沿图33中XXXIV-XXXIV线的半导体装置的剖面图。下面仅对第8实施例的特征部分进行说明。
如图33、34所示，在晶体管的栅电极中，形成于第1电极层13上的第2绝缘膜16及第2电极层18a具有露出第1电极层13局部表面的多个开口部17。在该开口部17内及第2绝缘膜16上形成第3电极层18b，在该第3电极层18b上形成第4电极层18c。这些同一栅电极中的多个开口部17的宽度c是相等的。
上述第8实施例中，由于开口部17的宽度c相等，因此可取得与第7实施例相同的效果。
而且，由于在同一栅电极中形成了多个开口部17，因此可增大第1电极层13与第3电极层18b的接触面积增大。这样，可降低第1电极层13与第3电极层18b中2层间的接触电阻。
另外，在同一栅电极内设有多个开口部17时，如图35所示，以十字交型交差形成开口部17。这样，由于开口部17是正交设置的，因此，在同一栅电极内可以形成多个开口部17。因此，进一步加大了上述接触面积，使接触电阻更低。第9实施例
第9实施例的特征是，和第8实施例一样，在同一栅电极中设置多个开口部时，使这些开口部之间的距离相等。
图36是表示涉及第9实施例的半导体装置的平面图。图37是沿图36中XXXVII-XXXVII线半导体装置的剖面示意图。下面仅对第9实施例的特征部分进行说明。
如图36、37所示，在晶体管的栅电极中，形成于第1电极层13的第2绝缘膜16及第2电极层18a具有露出第1电极层13局部表面的多个开口部17。在该开口部17内及第2绝缘膜16上形成第3电极层18b，在该第3电极层18b上形成第4电极层18c。这些同一栅电极内的多个开口部17的宽度c是相等的，开口部17之间的距离d也相等。
上述第9实施例中，设有多个开口部17，且这些开口部17的宽度c均相等。因此，可取得与第7、第8实施例相同的效果。
而且，同一栅电极内形成的多个开口部17之间的距离d相等。即，如图38所示，如果以相等间隔形成开口部17，那么在形成开口部17的光刻工序中，曝光部位的宽度应是相同的。这样，可以最小限度地抑制由邻接的曝光部位处的光邻近效应产生的光刻胶22’的加工误差。
第9实施例的发明也可以应用于NAND型快闪存储器。
在这种NAND型快闪存储器中，如图39A、39B所示，同一芯片中混装有栅长不同的选择晶体管和外围电路晶体管。在这种情况下，使多个选择晶体管中各自形成的开口部17之间的间隔e1与多个形成在外围电路晶体管的同一栅电极内的开口部17之间的间隔e2相等。这样，可以在同一芯片中使图38所示的光刻胶22’的加工偏差控制在最小范围内。
一般来说，选择晶体管的尺寸比外围电路晶体管的尺寸小。因此，为实现元件的微细化，对于开口部17的间隔e1，e2而言，应以选择晶体管中开口部17的间隔e1为基准，根据该间隔e1设定外围电路晶体管中开口部17的间隔e2。第10实施例
第10实施例的特征是，在隧道纵向中，使开口部从元件区延伸到元件分离区上。
图40A是表示涉及第4实施例的半导体装置的平面图。图40B、40C是第10实施例中的半导体装置平面图。下面对第10实施例中的特征部分进行说明。
例如，在第4实施例中，如图40A所示，开口部17形成在元件区10中。与此相比，在第10实施例中，如图40B所示，开口部17从元件区10内延伸到元件区10的端部。另外，如图40C所示，延伸到元件分离区15之上。此处，开口部17的延伸方向为栅电极的隧道纵向长度f的方向。
上述第10实施例可取得与第4实施例相同的效果。
而且，由于沿隧道长度f的方向，使开口部17从元件区10上延伸到元件分离区15上。这样，即使隧道长度f是很小的晶体管，也可以不受光刻工序的加工极限的限制而形成上述开口部17。第11实施例
第11实施例的特征是，规定开口部的宽度与埋置开口部的电极层的沉积膜厚度的关系。
图41A、41B是表示涉及第11实施例的半导体装置的剖面图。下面对第11实施例的特征部分进行说明。
如图41A、41B所示，在芯片上配置的多个晶体管中，形成于第1电极层13上的第2绝缘膜16及第2电极层18a具有露出第1电极层13局部表面的开口部17。在所述开口部17内及第2绝缘膜16上形成第3电极层18b。各个晶体管中的开口部17的宽度c是相等的。而且，在这种情况下，沉积第3电极层18b时的厚度应大于开口部17宽度c的1/2。另外，可以以第3实施例所示的方法缩小开口部17的宽度c。
上述第11实施例可取得与第4实施例相同的效果。
而且，在第11实施例中，由于各晶体管的开口部17的宽度c相等，因此，第3电极层18b的沉积膜厚度大于c/2。因此，开口部17可被第3电极层18b充分埋置，可以非常平坦地沉积第3电极层18b的上表面。
另外，缩小开口部17的宽度c，为了能平坦地沉积第3电极层18b应减小其膜的厚度，这样可以降低栅电极的总高度。因此，应减小图41B所示的栅电极间的间隙S的长宽比，从而可容易地埋置用于上层布线(图中未示出)与栅电极之间绝缘的第3绝缘膜19。
由于使用第11实施例可取得上述效果，因此能避免以下问题。
作为第1个问题，如图42A所示，当开口部17的宽度是第3电极层18b的沉积膜厚度a的2倍以上时，若在开口部17内沉积第3电极层18b，将会在开口部17上的第3电极层18b的表面产生段差。
作为第2个问题，如图42B所示，在第3电极层18b上形成第4电极层(例如Wsi)18c，在该第4电极层18c上形成光刻胶22’。这样，为了形成栅电极，在使用光刻术对光刻胶22’进行刻图时，由于第3电极层18b中产生的段差，该段差会引起聚焦偏差，光刻胶22’难于得到理想的图形。结果，栅电极加工后完成的形状中可能出现部分不同的尺寸。
作为第3个问题，如图42C所示，在第3电极层18b上沉积第4电极层18c时，由于沉积第3电极层18b时产生的段差，因此，在开口部17上的第3电极层18b中，可能产生未埋置段差部位的区域30。
作为第4个问题，如图43A所示，为了在栅长不同的所有晶体管中平坦地沉积第3电极层18b，如果每个晶体管的开口部17的宽度有偏差，第3电极层18b的沉积膜厚度必须大于最大开口宽度的1/2，以埋置具有最大开口宽度的开口部17。结果，第3电极层18b的沉积膜厚度增加，增加栅电极加工难度。
作为第5个问题点，和第4个问题点一样，由于第3电极层18b的沉积膜厚度增加，如图43B所示，在存储单元阵列区形成具有高长宽比的栅电极之间的间隙S。这样，增加了埋置用于使上层布线(图中未示出)与栅电极之间绝缘的层间绝缘膜19的难度，有可能产生空隙31。第12实施例
第12实施例的特征是，象第11实施例那样规定开口部的宽度与埋置开口部的电极层的膜厚度的关系，同时，使该电极层表面平坦。
图44A，44B表示了第12实施例中半导体装置的剖面图。下面，对第12实施例的特征部分进行说明。
如图44A所示，和第11实施例一样，设定开口部17的宽度c，以大于开口宽度c的1/2的厚度沉积第3电极层18b。然后，如图44B所示，通过CDE(化学干式蚀刻)或CMP(化学机械抛光)使该第3电极层18b的表面平坦。
上述第12实施例可取得与第11实施例相同的效果。
而且，由于通过CDE(化学干式蚀刻)或CMP(化学机械抛光)规第3电极层18b的表面进行平坦处理，因此，减小了第3电极层18b的膜厚度。即，由于减小了栅电极的总的膜厚度，因此比第11实施例更易于进行第3绝缘膜19的埋置。
另外，在上述第1到第12实施例中，为了简单起见，虽第1电极层13为一层结构，但也可进行各种各样的变形。例如，如图45所示，第1电极层13a、13b为双层结构且可具有二维的凹凸部位。另外，虽在第1到第12实施例说明了第1电极层13与元件区10是自动匹配形成的，但如图45所示，第1电极层13可具有从元件区10向元件分离区15的方向自动匹配地凸出的结构。
附加的优点和改进对于本领域技术人员是易于产生的。因此，本发明在其更宽的范围内不应局限于所示及下面描述的特定细节及说明实施例中。因此，在不脱离权利要求及其等同方案限定的概括性发明原理的思想或范围的情况下，可作出各种改进。

Claims (60)

1、一种半导体装置，包括：
半导体层；
形成于所述半导体层上的第1绝缘膜；
形成于所述第1绝缘膜上的第1电极层；
由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分离了元件区，与第1电极层自动匹配地形成所述元件分离区；
形成于所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜上具有使所述第1电极层表面露出的开口部；
形成于第2绝缘膜上及所述第1电极层中被露出的所述表面上的第2电极层，所述第2电极层通过所述开口部与所述第1电极层电连接。
2、一种半导体装置，包括：
半导体层；
形成于所述半导体层上的第1绝缘膜；
形成于所述第1绝缘膜上的第1电极层；
由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分离了元件区，与第1电极层自动匹配形成所述元件分离区；
形成于所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜上带有使所述第1电极层表面露出的开口部；
形成于所述第2绝缘膜上的第2电极层；
形成于所述第2电极层上及所述第1电极层的被露出的表面上的第3电极层，所述第3电极层通过所述开口部与所述第1电极层电连接。
3、根据权利要求1所述的半导体装置，其特征在于：所述第1、第2电极层为NAND型快闪存储器的选择晶体管的栅电极。
4、根据权利要求2所述的半导体装置，其特征在于：所述第1、第2和第3电极层为NAND型快闪存储器的选择晶体管的栅电极。
5、根据权利要求1所述的半导体装置，具有存储单元阵列区所述存储单元阵列区包括：所述半导体层；
形成于所述半导体层上的所述第1绝缘膜；
形成于所述第1绝缘膜上的所述第1电极层；
由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的所述元件分离绝缘膜构成的所述元件分离区，所述元件分离区分离了元件区，与所述第1电极层自动匹配地形成所述元件分离区；
形成于所述第1电极层及所述元件分离区上的所述第2绝缘膜；
形成于所述第2绝缘膜上的所述第2电极层；
其中，所述存储单元阵列区的所述元件分离区的表面位于所述第1电极层表面以下。
6、根据权利要求2所述的半导体装置，具有存储单元阵列区，所述存储单元阵列区包括：所述半导体层；
形成于所述半导体层上的所述第1绝缘膜；
形成于所述第1绝缘膜上的所述第1电极层；
由贯通所述第1电极层及所述第1绝缘膜直达所述半导体层内形成的所述元件分离绝缘膜构成的元件分离区，所述元件分离区分离了元件区，与所述第1电极层自动匹配地形成所述元件分离区；
形成于所述第1电极层及所述元件分离区上的第2绝缘膜；
形成于所述第2绝缘膜上的所述第2电极层；
形成在所述第2电极层上的第3电极层；
其中，所述存储单元阵列区的所述元件分离区的表面位于所述第1电极层表面以下。
7、根据权利要求5所述的半导体装置，其特征在于：在所述存储单元阵列区中，所述第1电极层具有作为浮栅的功能，所述第2电极层具有作为控制栅的功能。
8、根据权利要求6所述的半导体装置，其特征在于：在所述存储单元阵列区中，所述第1电极层具有作为浮栅的功能，所述第2及第3电极层具有作为控制栅的功能。
9、根据权利要求1所述的半导体装置，其特征在于：所述第1、第2电极层为形成在存储单元阵列区周边的外围电路区中的栅电极。
10、根据权利要求1所述的半导体装置，其特征在于：所述第1、第2电极层为形成在所述存储单元阵列区周边的外围电路区中的栅电极，全部除去在所述外围电路区的所述第2绝缘膜。
11、根据权利要求1所述的半导体装置，其还包括：位于所述元件分离区上方、电连接所述第2电极层的连接部件。
12、根据权利要求2所述的半导体装置，其还包括：位于所述元件分离区上方、电连接所述第3电极层的连接部件。
13、根据权利要求1所述的半导体装置，其还包括：位于所述第2绝缘膜存在的所述元件区上方、电连接所述第2电极层的连接部件。
14、根据权利要求1所述的半导体装置，其还包括：通过连接部件电连接所述第2电极层的布线；
所述布线和所述第1电极层在从所述元件区使所述第2电极层引出至所述元件分离区通过所述第2电极层被连接。
15、根据权利要求2所述的半导体装置，其还包括：通过连接部件电连接所述第3电极层的布线；
所述布线和所述第1电极层在从所述元件区使所述第3电极层引出至所述元件分离区，通过所述第3电极层被连接。
16、根据权利要求1所述的半导体装置，其特征在于：其为以所述第1、第2电极层形成栅电极且使多个所述栅电极设置在芯片上的半导体装置；
所述栅电极中的所述开口部宽度相等。
17、根据权利要求2所述的半导体装置，其特征在于：其为以所述第1、第2和第3电极层形成栅电极且使多个所述栅电极设置在芯片上的半导体装置；
所述栅电极中的所述开口部宽度相等。
18、根据权利要求1所述的半导体装置，其特征在于：其为以所述第1、第2电极层形成栅电极的半导体装置；
所述开口部多个设置在所述栅电极内，这些开口部的宽度均相等。
19、根据权利要求2所述的半导体装置，其特征在于：其为以所述第1、第2和第3电极层形成栅电极的半导体装置；
所述开口部多个设置在所述栅电极内，这些开口部的宽度均相等。
20、根据权利要求18所述的半导体装置，其特征在于：所述开口部交叉。
21、根据权利要求19所述的半导体装置，其特征在于：所述开口部交叉。
22、根据权利要求18所述的半导体装置，其特征在于：所述开口部间的距离相等。
23、根据权利要求19所述的半导体装置，其特征在于：所述开口部间的距离相等。
24、根据权利要求1所述的半导体装置，其特征在于，该装置设有由所述第1和第2电极层构成的NANA型快闪存储器的多个选择晶体管、由所述第1及第2电极层构成的外围电路晶体管；
所述多个选择晶体管中的所述第2绝缘膜具有各自的所述开口部，
所述外围电路晶体管中的所述第2绝缘膜具有多个所述开口部，
所述多个选择晶体管中的所述开口部的第1间隔、所述外围电路晶体管内的所述多个开口部间的第2间隔是相等的。
25、根据权利要求2所述的半导体装置，其特征在于，该装置设有由所述第1，第2和第3电极层构成的NAND型快闪存储器的多个选择晶体管、由所述第1，第2和第3电极层构成的外围电路晶体管；
所述多个选择晶体管中的所述第2绝缘膜具有各自的所述开口部，
所述外围电路晶体管中的所述第2绝缘膜具有多个所述开口部，
所述多个选择晶体管中的所述开口部的第1间隔、所述外围电路晶体管内的所述多个开口部间的第2间隔是相等的。
26、根据权利要求24所述的半导体装置，其特征在于：以所述第1间隔为基准规定所述第2间隔。
27、根据权利要求25所述的半导体装置，其特征在于：以所述第1间隔为基准规定所述第2间隔。
28、根据权利要求1所述的半导体装置，其特征在于：该装置为以所述第1、第2电极层形成栅电极且在所述栅电极设有所述开口部的半导体装置；
所述开口部沿所述栅电极的隧道长度方向、从所述元件区延伸至所述元件分离区。
29、根据权利要求2所述的半导体装置，其特征在于：该装置为以所述第1、第2和第3电极层形成栅电极且在所述栅电极设有所述开口部的半导体装置；
所述开口部沿所述栅电极的隧道长度方向、从所述元件区延伸至所述元件分离区。
30、根据权利要求1所述的半导体装置，其特征在于：所述第2电极层沉积时的膜厚度大于所述开口部宽度的1/2。
31、根据权利要求2所述的半导体装置，其特征在于：所述第3电极层沉积时的膜厚度大于所述开口部宽度的1/2。
32、根据权利要求1所述的半导体装置，其特征在于：所述第2电极层为电阻低于所述第1电极层的电极层，高融点金属层或者高融点金属硅化物层。
33、根据权利要求2所述的半导体装置，其特征在于：所述第2和第3电极层为电阻低于所述第1电极层的电极层，高融点金属层或者高融点金属硅化物层。
34、根据权利要求1所述的半导体装置，其特征在于：所述第2电极层为含有硅氮化膜的复合绝缘膜。
35、根据权利要求2所述的半导体装置，其特征在于：所述第2电极层为含有硅氮化膜的复合绝缘膜。
36、根据权利要求1所述的半导体装置，其特征在于：以所述第1、第2电极层形成栅电极，所述第2绝缘膜存在于所述栅电极的端部。
37、根据权利要求2所述的半导体装置，其特征在于：以所述第1、第2和第3电极层形成栅电极，所述第2绝缘膜存在于所述栅电极的端部。
38、一种半导体装置，该装置为NAND型快闪存储器的半导体装置，其设有存储单元阵列区，该存储单元阵列区设有存储晶体管，其具有作为浮栅功能的第1电极层，作为控制栅功能的第2电极层；
选择门区，其设有与存储单元阵列区邻接的选择晶体管；
位于所述存储单元阵列区周边的外围电路区；
其特征在于，在该半导体装置设有：
在所述存储单元阵列区，所述选择门区及所述外围电路区中公用的半导体层；
形成于所述半导体层上的第1绝缘膜，所述第1绝缘膜共同形成在所述存储单元阵列区，所述选择门区及所述外围电路区中；
由贯通所述第1电极层和所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分别形成在所述存储单元阵列区，所述选择门区及所述周边回路区，所述元件区分离了元件区，所述元件分离区与所述第1电极层自动匹配地形成；
形成在所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜共同形成在所述存储单元阵列区，所述选择门区及所述外围电路区中，所述选择门区及所述外围电路区中的所述第2绝缘膜具有露出所述第1电极层表面的开口部；
形成在所述第2绝缘膜上及所述第1电极层中露出的所述表面上的第2电极层，所述第2电极层共同形成在所述存储单元阵列区，所述选择门区及所述外围电路区中，所述第2电极层通过所述开口部电连接所述第1电极层。
39、一种半导体装置，该装置为NAND型快闪存储器的半导体装置，其设有存储单元阵列区，该存储单元阵列区设有存储晶体管，其具有作为浮栅动能的第1电极层，作为控制栅功能的第2电极层；
选择门区，其设有与存储单元阵列区邻接的选择晶体管；
位于所述存储单元阵列区周边的外围电路区；
其特征在于，在该半导体装置设有：
在所述存储单元阵列区，所述选择门区及所述外围电路区中公用的半导体层；
形成于所述半导体层上的第1绝缘膜，所述第1绝缘膜共同形成在所述存储单元阵列区，所述选择门区及所述外围电路区中；
由贯通所述第1电极层和所述第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区，所述元件分离区分别形成在所述存储单元阵列区，所述选择门区及所述周边回路区，所述元件区分离了元件区，所述元件分离区与所述第1电极层自动匹配地形成；
形成在所述第1电极层及所述元件分离区上的第2绝缘膜，所述第2绝缘膜共同形成在所述存储单元阵列区及所述选择门区中，所述选择门区中的所述第2绝缘膜具有开口部，该开口部使所述第1电极层的表面至邻接所述第1电极层形成的所述元件分离区表面的一部分露出；
形成在所述第2绝缘膜上及所述第1电极层中露出的所述表面上的第2电极层，所述第2电极层共同形成在所述存储单元阵列区，所述选择门区及所述外围电路区中，所述第2电极层通过所述开口部电连接所述第1电极层。
40、一种半导体装置的制造方法，该方法为在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，其包括以下工序：
在半导体层上形成第1绝缘膜的工序；
在所述第1绝缘膜上形成第1电极层的工序；
形成由贯通第1电极层及第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区进行分离；
在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；
有选择地除去所述第2绝缘膜，形成露出第1电极层表面的开口部的工序；
在所述第2绝缘膜及所述第1电极层的被露出的表面上形成第2电极层的工序；
有选择地除去所述第1电极层、第2绝缘膜及第2电极层而形成栅电极的工序。
41、一种半导体装置的制造方法，该方法为在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，其包括以下工序：
在半导体层上形成第1绝缘膜的工序；
在所述第1绝缘膜上形成第1电极层的工序；
形成由贯通第1电极层及第1绝缘膜直达所述半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区进行分离；
在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；
在第2绝缘膜上形成第2电极层的工序；
有选择地除去所述第2绝缘膜及所述第2绝缘膜，形成露出第1电极层表面的开口部的工序；
在所述第2电极层及所述第1电极层的被露出的所述表面上形成第3电极层的工序；
有选择地除去所述第1电极层、所述第2绝缘膜，所述第2电极层及所述第3电极层以形成栅电极的工序。
42、一种半导体装置的制造方法，该方法是在设有邻接存储单元阵列区设置的选择晶体管的选择门区中进行的半导体装置的制造方法，其包括以下工序：
在半导体层上形成第1绝缘膜的工序；
在所述第1绝缘膜上形成第1电极层的工序；
由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区的工序，所述元件分离区使元件区分离；
在所述元件分离区及所述第1电极层上形成第2绝缘膜的工序；
在所述第2绝缘膜上形成第2电极层的工序；
在所述第2电极层上形成第1掩膜的工序；
在所述第1掩膜层上形成具有一对对置露出的侧面的槽的工序，所述槽使第2电极层表面的一部分露出；
在所述槽中露出的所述侧面形成由所述第2掩膜层形成的侧壁的工序；
使用所述第1、第2掩膜层除去所述第2电极层及所述第2绝缘膜、形成开口部的工序，所述开口部使第1电极层的表面露出；
除去所述第1、第2掩膜层的工序；
在所述第2电极层及所述第1电极层的被露出的表面上形成第3电极层的工序；
有选择地除去所述第1电极层、第2绝缘膜第2电极层、第3电极层而形成栅电极的工序。
43、根据权利要求40所述的半导体的制造方法，其特征在于：在所述栅电极形成时，所述第2绝缘膜存在于所述栅电极的端部。
44、根据权利要求41所述的半导体的制造方法，其特征在于：在所述栅电极形成时，所述第2绝缘膜存在于所述栅电极的端部。
45、根据权利要求42所述的半导体的制造方法，其特征在于：在所述栅电极形成时，所述第2绝缘膜存在于所述栅电极的端部。
46、根据权利要求40所述的半导体的制造方法，其特征在于：在形成所述元件分离区后，除去所述元件分离绝缘膜的上部，使所述元件分离绝缘膜的表面位于所述第1电极层表面的下方。
47、根据权利要求41所述的半导体的制造方法，其特征在于：在形成所述元件分离区后，除去所述元件分离绝缘膜的上部，使所述元件分离绝缘膜的表面位于所述第1电极层表面的下方。
48、根据权利要求42所述的半导体的制造方法，其特征在于：在形成所述元件分离区后，除去所述元件分离绝缘膜的上部，使所述元件分离绝缘膜的表面位于所述第1电极层表面的下方。
49、根据权利要求40所述的半导体的制造方法，其包括：在所述元件分离区的上方形成电连接所述第2电极层的连接部件的工序。
50、根据权利要求41所述的半导体的制造方法，其包括：在所述元件分离区的上方形成电连接所述第3电极层的连接部件的工序。
51、根据权利要求42所述的半导体的制造方法，其包括：在形成所述元件分离区的上方形成电连接所述第2电极层的连接部件的工序。
52、根据权利要求40所述的半导体的制造方法，其包括：在所述第2绝缘膜存在的所述元件区上方形成电连接所述第2电极层的连接部件的工序。
53、根据权利要求41所述的半导体的制造方法，其包括：在所述第2绝缘膜存在的所述元件区上方形成电连接所述第2电极层的连接部件的工序。
54、根据权利要求42所述的半导体的制造方法，其包括：在所述第2绝缘膜存在的所述元件区上方形成电连接所述第2电极层的连接部件的工序。
55、根据权利要求40所述的半导体的制造方法，其包括：以大于所述开口部宽度的1/2的膜厚度形成所述第2电极层。
56、根据权利要求41所述的半导体的制造方法，其包括：以大于所述开口部宽度的1/2的膜厚度形成所述第3电极层。
57、根据权利要求42所述的半导体的制造方法，其包括：以大于所述开口部宽度的1/2的膜厚度形成所述第3电极层。
58、根据权利要求40所述的半导体的制造方法，其包括：形成所述第2电极层后，使该第2电极层表面平坦。
59、根据权利要求41所述的半导体的制造方法，其包括：形成所述第3电极层后，使该第3电极层表面平坦。
60、根据权利要求42所述的半导体的制造方法，其包括：形成所述第3电极层后，使该第3电极层表面平坦。
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