KR20140024724A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 오동작율을 줄일 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 제1 소자 분리막에 의해 정의되는 활성 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 제1 도전막; 상기 제1 도전막 상에 형성된 제1 유전체막; 상기 제1 유전체막을 관통하는 적어도 하나의 제1 콘택홀; 상기 적어도 하나의 제1 콘택홀을 채우며 상기 제1 유전체막 상에 형성된 제2 도전막; 및 상기 활성 영역 상부에 위치되어 상기 제2 도전막과 연결되며, 상기 제1 유전체막에 중첩되도록 상기 적어도 하나의 제1 콘택홀에 어긋나게 배치된 적어도 하나의 제1 콘택 플러그를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리 소자 등의 반도체 소자는 다수의 트랜지스터들을 포함한다. 낸드 플래시 메모리 소자를 예로 들면, 다수의 트랜지스터들은 메모리 셀 트랜지스터들, 셀렉트 트랜지스터들 및 구동 트랜지스터들을 포함할 수 있다. 메모리 셀 트랜지스터들은 데이터를 저장하는 소자이며, 직렬로 연결되어 메모리 스트링을 구성한다. 셀렉트 트랜지스터들은 메모리 스트링의 양 단에 연결되어 메모리 스트링을 선택하는 소자이다. 구동 트랜지스터들은 메모리 스트링의 동작을 제어하기 위한 회로를 구성하는 소자이다.
반도체 소자의 집적도 향상을 위해 상술한 트랜지스터들 각각의 크기를 줄이고 있다. 이에 따라, 트랜지스터들의 게이트 저항이 커져 반도체 소자의 동작 속도가 저하되는 문제가 발생하고 있다. 반도체 소자를 구성하는 트랜지스터들의 게이트 저항으로 인한 동작 지연 시간을 반영하여 반도체 소자의 회로를 구성할 수 있다. 이 경우, 특정 모델을 통해 트랜지스터의 게이트 저항값을 미리 예측하고 반도체 소자의 회로를 구성한다. 그러나, 실제 반도체 소자에 적용된 트랜지스터의 게이트 저항값은 미리 예측한 트랜지스터의 게이트 저항값과 오차가 있으며, 오차가 큰 경우 반도체 소자가 오동작하는 문제가 발생한다.
본 발명의 실시 예는 오동작율을 줄일 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자는 제1 소자 분리막에 의해 정의되는 활성 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 제1 도전막; 상기 제1 도전막 상에 형성된 제1 유전체막; 상기 제1 유전체막을 관통하는 적어도 하나의 제1 콘택홀; 상기 적어도 하나의 제1 콘택홀을 채우며 상기 제1 유전체막 상에 형성된 제2 도전막; 및 상기 활성 영역 상부에 위치되어 상기 제2 도전막과 연결되며, 상기 제1 유전체막에 중첩되도록 상기 적어도 하나의 제1 콘택홀에 어긋나게 배치된 적어도 하나의 제1 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제1 소자 분리 영역에 제1 소자 분리막이 형성되어 활성 영역이 정의되고, 활성 영역 상에 게이트 절연막, 제1 도전막, 및 유전체막이 적층된 반도체 기판을 형성하는 단계; 상기 유전체막을 관통하는 적어도 하나의 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 채우도록 상기 유전체막 상에 제2 도전막을 형성하는 단계; 상기 제2 도전막, 상기 유전체막, 및 상기 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 덮는 층간 절연막을 형성하는 단계; 및 상기 활성 영역 상부에 위치되어 상기 제2 도전막과 연결되며, 상기 유전체막과 중첩되도록 상기 적어도 하나의 제1 콘택홀에 어긋나게 배치된 적어도 하나의 제1 콘택 플러그를 형성하는 단계를 포함할 수 있다.
본 기술은 활성 영역 상부에 배치되어 게이트 패턴에 연결되는 콘택 플러그를 통해 기생 저항을 감소시킬 수 있다. 이로써, 본 기술은 기생 저항으로 인해 야기되는 트랜지스터 모델과 반도체 소자에 적용된 트랜지스터 사이의 게이트 저항 오차율을 줄여 반도체 소자의 오동작율을 줄일 수 있다.
또한 본 기술은 활성 영역 상부의 콘택 플러그를 유전체막의 콘택홀과 어긋나게 배치하여 활성 영역 상부에서 콘택 플러그가 유전체막에 중첩되도록 한다. 이로써, 본 기술은 반도체 소자의 제조 공정 중 콘택 플러그에 집중되는 전계로 인해 가해질 수 있는 스트레스를 유전체막으로 차단하여 게이트 절연막을 보호할 수 있다. 이로써, 본 기술은 게이트 절연막의 신뢰도를 확보하여 반도체 소자의 오동작율을 줄일 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 4a 및 도 4b는 본 발명의 제4 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 어레이 영역을 나타낸 도면들이다.
도 6은 본 발명의 제5 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 반도체 소자는 서로 이격된 다수의 활성 영역들(A1~An) 및 각각의 활성 영역들(A1~An) 상에 배치되며 서로 이격된 다수의 게이트 패턴들(G1~Gn)을 포함한다. 트랜지스터를 구성하는 다수의 게이트 패턴들(G1~Gn)은 게이트 패턴들(G1~Gn) 상부에 형성된 금속 배선(미도시)에 공통으로 연결될 수 있다. 금속 배선과 게이트 패턴들(G1~Gn)이 연결될 수 있도록 금속 배선과 각각의 게이트 패턴들(G1~Gn) 사이에는 콘택 플러그들(미도시)이 형성된다.
상술한 본 발명의 제1 실시 예는 금속 배선에 다수의 게이트 패턴들(G1~Gn)을 병렬로 연결시킴으로써 트랜지스터의 게이트 저항을 줄일 수 있다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 소자는 소자 분리막(203)에 의해 정의된 활성 영역(A)을 포함하는 반도체 기판(201)과, 반도체 기판(201) 상부에 형성된 게이트 절연막(203)과, 게이트 절연막(203) 상부에 형성된 게이트 패턴(G)과, 게이트 패턴(G) 상부에 형성된 층간 절연막(215)을 관통하여 게이트 패턴(G)에 연결된 콘택 플러그(CP)를 포함할 수 있다. 게이트 패턴(G)은 제1 도전막(207), 유전체막(209), 및 제2 도전막(211)의 적층 구조로 형성될 수 있다. 제2 도전막(211)은 유전체막(209)을 관통하는 제1 콘택홀(CT)을 채우도록 형성되어 제1 도전막(207)에 연결될 수 있다. 게이트 패턴(G)은 제2 도전막(211) 보다 저항이 낮은 제3 도전막(213)을 더 포함할 수 있다. 제3 도전막(213)은 제2 도전막(211)의 상부에 형성된다.
본 발명의 제2 실시 예에서 콘택 플러그(CP)는 소자 분리막(203)에 중첩되도록 형성된다. 이에 따라, 본 발명의 제2 실시 예에서는 반도체 소자를 제조하는 과정에서 콘택 플러그(CP)에 집중되는 전계에 의해 활성 영역(A) 상부에 형성된 게이트 절연막(205)에 스트레스가 가해지지 않도록 할 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 소자를 나타낸 도면들이다. 본 발명의 제3 실시 예에 따른 반도체 소자는 주변 영역, 셀렉트 트랜지스터 영역, 및 메모리 셀 트랜지스터 영역을 포함한다. 도 3a는 본 발명의 제3 실시 예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이며, 도 3b는 도 3a에 도시된 선 "I-I'"를 따라 절취한 반도체 소자의 주변 영역을 나타낸 단면도이다. 도 3a에서는 금속 배선에 대한 도시는 생략하였다. 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역에 대한 설명은 도 5a 및 도 5b를 참조하여 후술한다.
도 3a 및 도 3b를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 소자는 제1 소자 분리막(303)에 의해 정의되는 활성 영역(A)을 포함하는 반도체 기판(301)과, 반도체 기판(301) 상에 형성된 게이트 절연막(305)과, 게이트 절연막(305) 상에 형성된 게이트 패턴(G)과, 게이트 패턴(G) 상에 형성된 층간 절연막(315)을 관통하여 게이트 패턴(G)에 연결된 적어도 하나의 콘택 플러그(CP1~CPn)를 포함한다. 콘택 플러그(CP1~CPn)는 층간 절연막(315) 상부에 형성된 금속 배선(321)에 연결된다. 금속 배선(321)에 인가되는 게이트 전압은 콘택 플러그(CP1~CPn)를 경유하여 게이트 패턴(G)에 인가된다.
본 발명의 제3 실시 예에 따른 반도체 소자의 게이트 패턴(G)은 제1 도전막(307), 유전체막(309), 및 제2 도전막(311)의 적층 구조로 형성될 수 있다. 주변 영역에서 제2 도전막(311)은 유전체막(309)을 관통하는 적어도 하나의 제1 콘택홀(CT1~CTn)을 채우도록 형성되어 제1 도전막(307)에 연결될 수 있다. 게이트 패턴(G)은 제2 도전막(311)보다 저항이 낮은 제3 도전막(313)을 더 포함할 수 있다. 제3 도전막(313)은 제2 도전막(311)의 상부에 형성된다. 예를 들어, 제2 도전막(311)은 폴리 실리콘으로 형성될 수 있으며, 제3 도전막(313)은 코발트 실리사이드막 등의 금속 실리사이드막으로 형성될 수 있다. 제1 내지 제3 도전막(307, 311, 313)과 유전체막(309)은 주변 영역에서 활성 영역(A)의 상부 뿐 아니라, 제1 소자 분리막(303)의 상부에도 형성될 수 있다.
본 발명의 제3 실시 예에 따른 제1 콘택홀(CT1~CTn)은 주변 영역에서 활성 영역(A) 상에 다수로 형성될 수 있으며, 다수의 제1 콘택홀(CT1~CTn)은 서로 이격되어 형성된다.
본 발명의 제3 실시 예에 따른 콘택 플러그(CP1~CPn)는 활성 영역(A) 상부에 형성되며 바닥면 전면이 유전체막(309)에 중첩되도록 제1 콘택홀(CT1~CTn)에 어긋나게 배치된다. 콘택 플러그(CP1~CPn)는 주변 영역에서 활성 영역(A) 상에 다수로 형성될 수 있으며, 다수의 콘택 플러그(CP1~CPn)는 다수의 제1 콘택홀(CT1~CTn)과 교대로 배치될 수 있다. 다수의 콘택 플러그(CP1~CPn)는 콘택 플러그(CP1~CPn) 상부에 형성된 금속 배선(321)에 공통으로 연결된다.
트랜지스터의 동작은 활성 영역(A) 상부에 형성된 게이트 패턴(G)에 인가되는 신호에 따라 제어된다. 따라서, 활성 영역(A) 상부에 형성된 게이트 패턴(G)과 금속 배선(321) 사이의 전류 이동 경로를 줄이면 기생 저항이 줄어들어 트랜지스터의 동작 속도를 증가시킬 수 있다. 본 발명의 제3 실시 예에 따른 콘택 플러그(CP1~CPn)는 활성 영역(A) 상부에 배치되므로 활성 영역(A) 상부의 게이트 패턴(G)에 연결될 수 있다. 이에 따라 본 발명의 제3 실시 예에 따른 게이트 패턴(G)과 금속 배선(321) 사이의 전류 이동 경로는 도 2에 도시된 제2 실시 예에서보다 짧다. 따라서, 본 발명의 제3 실시 예에서는 제2 실시 예에서보다 금속 배선(321)과 게이트 패턴(G) 사이의 기생 저항을 줄일 수 있다. 또한, 본 발명의 제3 실시 예에서 콘택 플러그(CP1~CPn)를 다수로 형성하여 콘택 플러그(CP1~CPn)로 인한 기생 저항을 줄일 수 있다.
기생 저항은 게이트 저항을 미리 예측하는데 이용되는 트랜지스터 모델과 반도체 소자에 적용된 트랜지스터 사이의 게이트 저항 오차율을 증가시킨다. 본 발명의 제3 실시 예에서는 활성 영역(A) 상부에 배치된 콘택 플러그(CP1~CPn)을 통해 기생 저항을 줄일 수 있으므로 트랜지스터 모델과 반도체 소자에 적용된 트랜지스터 사이의 게이트 저항 오차율을 줄일 수 있다. 이에 따라, 본 발명의 제3 실시 예는 반도체 소자의 오동작율을 줄일 수 있다.
본 발명의 제3 실시 예는 서로 이격된 활성 영역 상에 형성된 게이트 패턴들을 이용하여 반도체 소자의 오동작율을 개선하는 제1 실시 예와 다르다. 본 발명의 제3 실시 예는 단일 게이트 패턴(G) 상에 연결된 콘택 플러그(CP1~CPn)를 활성 영역(A)에 중첩되게 형성하여 기생 저항을 줄임으로써 반도체 소자의 오동작율을 줄일 수 있다. 본 발명의 제3 실시 예는 단일 게이트 패턴(G) 만으로도 반도체 소자의 오동작율을 줄일 수 있으므로 다수의 이격된 게이트 패턴(G)을 이용하여 반도체 소자의 오동작율을 줄이는 제1 실시 예보다 고집적화에 유리하다.
본 발명의 제3 실시 예는 활성 영역(A) 상부에 형성된 콘택 플러그(CP1~CPn)의 바닥면 전면이 유전체막(309)에 중첩되도록 활성 영역(A) 상부의 콘택 플러그(CP1~CPn)를 제1 콘택홀(CT1~CTn)과 어긋나게 배치한다. 이로써, 본 발명의 제3 실시 예는 반도체 소자의 제조 공정 중 콘택 플러그(CP1~CPn)에 집중되는 전계로 인해 가해질 수 있는 스트레스를 유전체막(309)으로 차단하여 게이트 절연막(305)을 보호할 수 있다. 이로써, 본 기술은 게이트 절연막(305)의 신뢰도를 확보하여 반도체 소자의 오동작율을 줄일 수 있다.
주변 영역에 형성되는 게이트 패턴(G)은 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역에 형성된 셀렉트 트랜지스터와 메모리 셀의 동작을 제어하는 회로를 구성하는 것일 수 있다. 또는 주변 영역에 형성되는 게이트 패턴(G)은 셀렉트 트랜지스터 영역으로부터 연장된 소스 셀렉트 라인 또는 드레인 셀렉트 라인에 연결된 패드부일 수 있다.
도 4a 및 도 4b는 본 발명의 제4 실시 예에 따른 반도체 소자를 나타낸 도면들이다. 도 4a는 본 발명의 제4 실시 예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이며, 도 4b는 도 4a에 도시된 선 "Ⅱ-Ⅱ'"를 따라 절취한 반도체 소자의 주변 영역을 나타낸 단면도이다. 도 4a에서는 금속 배선에 대한 도시는 생략하였다.
도 4a 및 도 4b를 참조하면, 본 발명의 제4 실시 예에 따른 반도체 소자는 제1 소자 분리막(403)에 의해 정의되는 활성 영역(A)을 포함하는 반도체 기판(401)과, 반도체 기판(401) 상에 형성된 게이트 절연막(405)과, 게이트 절연막(405) 상에 형성된 게이트 패턴(G)과, 게이트 패턴(G) 상에 형성된 층간 절연막(415)을 관통하여 게이트 패턴(G)에 연결된 적어도 하나의 제1 콘택 플러그(CPa1~CPan) 및 제2 콘택 플러그(CPb1~CPb2)를 포함한다. 제1 및 제2 콘택 플러그(CPa1~CPan, CPb1~CPb2)는 층간 절연막(415) 상부에 형성된 금속 배선(421)에 공통으로 연결된다. 금속 배선(421)에 인가되는 게이트 전압은 제1 및 제2 콘택 플러그(CPa1~CPan, CPb1~CPb2)를 경유하여 게이트 패턴(G)에 인가된다.
본 발명의 제4 실시 예에 따른 반도체 소자의 게이트 패턴(G)은 제1 도전막(407), 유전체막(409), 및 제2 도전막(411)의 적층 구조로 형성될 수 있다. 주변 영역에서 제2 도전막(411)은 유전체막(409)을 관통하는 제1 콘택홀(CT1~CTn)을 채우도록 형성되어 제1 도전막(407)에 연결될 수 있다. 게이트 패턴(G)은 제2 도전막(411)보다 저항이 낮은 제3 도전막(413)을 더 포함할 수 있다. 제3 도전막(413)은 제2 도전막(411)의 상부에 형성된다. 주변 영역에 형성된 제1 내지 제3 도전막(407, 411, 413)과 유전체막(409)의 형태 및 물질과 제1 콘택홀(CT1~CTn)의 배치는 제3 실시 예에서 상술한 바와 동일하다.
제1 콘택 플러그(CPa1~CPan)는 활성 영역(A) 상부에 형성되며 바닥면 전면이 유전체막(409)에 중첩되도록 제1 콘택홀(CT1~CTn)에 어긋나게 배치되는 것이다. 제1 콘택 플러그(CPa1~CPan)의 배치는 제3 실시 예에서 상술한 콘택 플러그(CP1~CPn)의 배치와 동일하다.
제2 콘택 플러그(CPb1~CPb2)는 주변 영역에서 제1 소자 분리막(403) 상부에 형성되는 것이다. 본 발명의 제4 실시 예는 본 발명의 제3 실시 예와 비교하여 제2 콘택 플러그(CPb1~CPb2)를 더 포함하고 있으며, 그 이외의 구성은 제3 실시 예와 동일하다. 따라서 본 발명의 제4 실시 예는 제3 실시 예와 동일하게 기생 저항을 줄여 반도체 소자의 오동작율을 줄일 수 있다. 또한, 본 발명의 제4 실시 예는 제3 실시 예와 동일하게 단일 게이트 패턴(G) 만으로도 반도체 소자의 오동작율을 줄일 수 있으므로 제1 실시 예보다 반도체 소자의 사이즈를 작게 형성할 수 있다. 그리고 본 발명의 제4 실시 예는 제3 실시 예와 동일하게 제1 콘택 플러그(CPa1~CPan)에 집중되는 전계로 인해 가해질 수 있는 스트레스를 유전체막(409)으로 차단하여 게이트 절연막(405)의 신뢰도를 확보할 수 있다. 이에 더해 본 발명의 제4 실시 예에는 제3 실시 예보다 제2 콘택 플러그(CPb1~CPb2)를 더 포함하므로 금속 배선(421)과 게이트 패턴(G) 사이에 형성되는 콘택 플러그들로 인한 기생 저항을 더욱 줄일 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 어레이 영역을 나타낸 도면들이다. 도 5a는 본 발명의 실시 예에 따른 반도체 소자의 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역을 나타낸 평면도이며, 도 5b는 도 5a에 도시된 선 "Ⅲ-Ⅲ'"를 따라 절취한 반도체 소자의 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역을 나타낸 단면도이다. 도 5a에서는 비트 라인에 대한 도시는 생략하였다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 도 3a 내지 도 4b에서 상술한 주변 영역 이외, 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)을 포함한다.
셀렉트 트랜지스터 영역들(DSTR, SSTR)은 드레인 셀렉트 트랜지스터가 형성되는 드레인 셀렉트 트랜지스터 영역(DSTR)과 소스 셀렉트 트랜지스터가 형성되는 소스 셀렉트 트랜지스터 영역(SSTR)을 포함한다. 메모리 셀 트랜지스터 영역(CTR)은 드레인 셀렉트 트랜지스터 영역(DSTR)과 소스 셀렉트 트랜지스터 영역(SSTR) 사이에 형성된다.
셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)을 포함하는 반도체 기판(501)은 활성 영역(A)을 구비한다. 활성 영역(A)은 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR) 각각에서 제2 소자 분리막(503)에 구획되는 반도체 기판(501)의 영역이다. 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에서 제2 소자 분리막(503) 및 활성 영역(A)은 일 방향을 따라 형성되며 서로 교대로 배치된다.
본 발명의 실시 예에 따른 반도체 소자는 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)의 반도체 기판(501) 상에 형성된 터널 절연막용 게이트 절연막(505) 및 게이트 절연막(505) 상에 형성된 게이트 패턴들(SSL, WL0~WLn, DSL)을 포함한다. 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에서 게이트 패턴들(SSL, WL0~WLn, DSL)은 제2 소자 분리막(503) 및 활성 영역(A)에 교차되는 방향을 따라 형성된다. 게이트 패턴들은 소스 셀렉트 트랜지스터 영역(SSTR)에 형성된 소스 셀렉트 라인(SSL), 드레인 셀렉트 트랜지스터 영역(DSTR)에 형성된 드레인 셀렉트 라인(DSTR), 메모리 셀 트랜지스터 영역(CTR)에 형성된 워드 라인들(WL0~WLn)을 포함한다.
소스 셀렉트 라인(SSL)과 활성 영역(A)의 교차부에는 소스 셀렉트 트랜지스터가 형성된다. 드레인 셀렉트 라인(DSL)과 활성 영역(A)의 교차부에는 드레인 셀렉트 트랜지스터가 형성된다. 워드 라인들(WL0~WLn)과 활성 영역(A)의 교차부에는 메모리 셀 트랜지스터들이 형성된다.
게이트 패턴들(SSL, WL0~WLn, DSL) 각각은 플로팅 게이트용 제1 도전막(507), 유전체막(509), 및 컨트롤 게이트용 제2 도전막(511)의 적층 구조로 형성될 수 있다. 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR) 각각의 제1 도전막(507)은 제2 소자 분리막(503)에 의해 분리된다. 이에 따라, 제1 도전막(507)은 게이트 패턴들(SSL, WL0~WLn, DSL)의 제2 도전막(511)과 활성 영역(A)의 교차부에만 잔류된다. 셀렉트 트랜지스터 영역들(DSTR, SSTR)에서 제1 도전막(507)은 유전체막(509)을 관통하는 제2 콘택홀(CT)을 채우며 형성된 제2 도전막(511)에 연결될 수 있다. 메모리 셀 트랜지스터 영역(CTR)에서 제1 도전막(507)은 유전체막(509)을 사이에 두고 제2 도전막(511)과 이격된다. 이에 따라, 메모리 셀 트랜지스터 영역(CTR)에서 제1 도전막(507)을 전하를 저장하는 플로팅 게이트로 이용할 수 있다. 게이트 패턴들(SSL, WL0~WLn, DSL) 각각은 제3 도전막(513)을 더 포함할 수 있다. 제3 도전막(513)은 제2 도전막(511)의 상부에 형성된다. 예를 들어, 제2 도전막(511)은 폴리 실리콘으로 형성될 수 있고, 제3 도전막(513)은 코발트 실리사이드막 등의 금속 실리사이드막으로 형성될 수 있다.
게이트 패턴들(SSL, WL0~WLn, DSL) 양측의 활성 영역(A) 내에는 불순물이 주입된 접합 영역(501a)이 형성된다. 게이트 패턴들(SSL, WL0~WLn, DSL) 사이에는 제1 층간 절연막(512)이 형성된다. 제1 층간 절연막(512)은 게이트 패턴들(SSL, WL0~WLn, DSL)보다 낮은 높이로 잔류될 수 있다. 제1 층간 절연막(512) 및 게이트 패턴들(SSL, WL0~WLn, DSL) 상부에는 적어도 한층의 제2 층간 절연막(515)이 형성될 수 있다. 제2 층간 절연막(515)의 상부에는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 드레인 셀렉트 트랜지스터 영역(DSTR)에 형성된 접합 영역(501a)에 연결된다.
상술한 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)의 게이트 절연막(503), 제1 도전막(507), 유전체막(509), 제2 도전막(511), 및 제3 도전막(513)은 도 3a 및 도 3b에서 상술한 주변 영역 또는 도 4a 및 도 4b에서 상술한 주변 영역에 형성되는 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제3 도전막과 동일한 물질로 동일한 층에 형성된 것일 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 개략적으로 설명한다.
주변 영역과, 메모리 셀 트랜지스터 영역 및 셀렉트 트랜지스터 영역을 포함하는 반도체 기판 상에 게이트 절연막 및 제1 도전막을 형성한다. 게이트 절연막은 실리콘 산화막으로 형성할 수 있으며, 제1 도전막은 폴리 실리콘막으로 형성할 수 있다. 제1 도전막은 메모리 셀 트랜지스터 영역에 플로팅 게이트를 형성하기 위해 형성된다.
게이트 절연막 및 제1 도전막을 형성하기 전, 도 3b 및 도 4b에 도시된 바와 같이 주변 영역에서 반도체 기판(301, 401)의 제1 소자 분리 영역에 제1 소자 분리막(303, 403)을 형성하여 활성 영역(A)을 정의할 수 있다. 제1 소자 분리막(303, 403)은 반도체 기판(301, 401)에 트렌치를 형성한 후, 트렌치를 절연물로 매립하여 형성할 수 있다.
게이트 절연막 및 제1 도전막 형성 후, 도 5a에 도시된 바와 같이 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역에서 반도체 기판의 제2 소자 분리 영역에 제2 소자 분리막(503)을 형성하여 활성 영역(A)을 정의할 수 있다. 제2 소자 분리막(503)은 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역에서 제1 도전막, 게이트 절연막, 반도체 기판을 식각하여 트렌치를 형성하고 트렌치를 절연물로 매립한 후, 절연물의 일부를 식각하여 형성할 수 있다. 이로써, 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역에서 제1 도전막 및 게이트 절연막은 활성 영역(A) 상부에만 잔류되며, 제1 도전막은 제2 소자 분리막(503)에 의해 분리된다.
이어서, 유전체막을 형성하고, 주변 영역 및 셀렉트 트랜지스터 영역에 형성된 유전체막에 도 3b, 도 4b 및 도 5b에 도시된 바와 같이 제1 및 제2 콘택홀(CT1~CTn, CT)을 형성한다. 유전체막은 산화막, 질화막, 산화막의 적층구조로 형성될 수 있다. 이 후, 제1 및 제2 콘택홀(CT1~CTn, CT)을 채우도록 유전체막 상에 제2 도전막을 형성하고, 제2 도전막 상에 도 3b, 도 4b, 도 5b에 도시된 게이트 패턴들(GT, SSL, DSL, WL0~WLn)이 형성될 영역을 정의하는 게이트 마스크를 형성한다. 이어서, 게이트 마스크를 식각 베리어로 제2 도전막, 유전체막 및 제1 도전막을 식각한다. 이때, 제1 도전막 하부의 게이트 절연막이 더 식각될 수 있다. 이로써, 도 3b, 도 4b, 도 5b에 도시된 바와 같이 제1 도전막(307, 407, 507), 유전체막(309, 409, 509), 및 제2 도전막(311, 411, 511)이 적층된 구조의 게이트 패턴들(GT, SSL, DSL, WL0~WLn)이 형성될 수 있다.
게이트 패턴들(GT, SSL, DSL, WL0~WLn) 형성 후, 게이트 패턴들(GT, SSL, DSL, WL0~WLn)의 저항을 낮추기 위해 실리사이드화 공정을 더 실시할 수 있다. 실리사이드화 공정은 게이트 패턴들(GT, SSL, DSL, WL0~WLn) 사이를 제1 층간 절연막(512)으로 채운 후 제2 도전막(311, 411, 511)의 상면과 측벽 일부가 노출되도록 제1 층간 절연막(512)과 게이트 마스크를 제거한 후, 노출된 제2 도전막(311, 411, 511)을 실리사이드화하여 형성할 수 있다. 폴리 실리콘막으로 형성된 제2 도전막(311, 411, 511)의 일부는 실리사이드화 공정을 통해 금속과 반응하여 금속 실리사이드막인 제3 도전막(313, 413, 513)으로 변화된다.
이어서, 게이트 패턴들(GT, SSL, DSL, WL0~WLn)을 덮는 적어도 한 층의 층간 절연막(315, 415, 515)을 형성한다. 이 후, 도 3b 또는 도 4b에 도시된 바와 같이 주변 영역에서 층간 절연막(315, 415)을 식각하여 홀을 형성한 후 홀 내부를 도전막으로 매립하여 게이트 패턴(GT)에 연결된 콘택 플러그들(CP1~CPn, CPa1~CPan, CPb1~CPb2)을 형성한다. 층간 절연막(315, 415) 식각 시 제3 도전막(313, 413, 513)의 일부가 식각될 수 있다. 이 후, 도 3b 또는 도 4b에 도시된 바와 같이 층간 절연막(315, 415) 상에 금속 배선(321, 421)을 형성한다. 또한 도 5b에 도시된 바와 같이 층간 절연막(515) 상에 비트 라인(BL)을 형성한다.
도 6은 본 발명의 제5 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 제5 실시 예에 따른 반도체 소자는 제1 소자 분리막(603)에 의해 정의되는 활성 영역(A)을 포함하는 반도체 기판(601)과, 반도체 기판(601) 상에 형성된 게이트 절연막(605)과, 게이트 절연막(605) 상에 형성된 게이트 패턴(G)과, 게이트 패턴(G) 상에 형성된 층간 절연막(615)을 관통하여 게이트 패턴(G)에 연결된 적어도 하나의 콘택 플러그(CP1~CPn)를 포함한다. 콘택 플러그(CP1~CPn)는 층간 절연막(615) 상부에 형성된 금속 배선(621)에 공통으로 연결된다. 금속 배선(621)에 인가되는 게이트 전압은 콘택 플러그(CP1~CPn)를 경유하여 게이트 패턴(G)에 인가된다.
본 발명의 제5 실시 예에 따른 반도체 소자의 게이트 패턴(G)은 제1 도전막(607), 유전체막(609), 및 제2 도전막(611)의 적층 구조로 형성될 수 있다. 주변 영역에서 제2 도전막(611)은 유전체막(609)을 관통하는 제1 콘택홀(CT1~CTn)을 채우도록 형성되어 제1 도전막(607)에 연결될 수 있다. 게이트 패턴(G)은 제2 도전막(611)보다 저항이 낮은 제3 도전막(613)을 더 포함할 수 있다. 제3 도전막(613)은 제2 도전막(611)의 상부에 형성된다. 게이트 절연막(605)과 제1 도전막(607)은 제1 소자 분리막(603)에 의해 분리된다. 게이트 절연막(605)과 제1 도전막(607)은 활성 영역(A)과 제2 도전막(611)의 교차부에만 잔류된다. 제2 및 제3 도전막(611, 613)과 유전체막(609)의 형태 및 물질과 제1 콘택홀(CT1~CTn)의 배치는 제3 실시 예에서 상술한 바와 동일하다.
콘택 플러그(CP1~CPn)는 제3 실시 예에서 상술한 바와 같이 활성 영역(A) 상부에 형성되며 바닥면 전면이 유전체막(609)에 중첩되도록 배치된다. 따라서 본 발명의 제5 실시 예는 제3 실시 예와 동일하게 기생 저항을 줄여 반도체 소자의 오동작율을 줄일 수 있다. 또한, 본 발명의 제5 실시 예는 제3 실시 예와 동일하게 단일 게이트 패턴(G) 만으로도 반도체 소자의 오동작율을 줄일 수 있으므로 제1 실시 예보다 반도체 소자의 사이즈를 작게 형성할 수 있다. 그리고 본 발명의 제5 실시 예는 제3 실시 예와 동일하게 콘택 플러그(CP1~CPn)에 집중되는 전계로 인해 가해질 수 있는 스트레스를 유전체막(609)으로 차단하여 게이트 절연막(605)의 신뢰도를 확보할 수 있다.
이하, 본 발명의 제5 실시 예에 따른 주변 영역을 포함하는 반도체 소자의 제조방법을 개략적으로 설명한다.
주변 영역과, 메모리 셀 트랜지스터 영역 및 셀렉트 트랜지스터 영역들을 포함하는 반도체 기판 상에 게이트 절연막 및 제1 도전막을 형성한다. 게이트 절연막은 실리콘 산화막으로 형성할 수 있으며, 제1 도전막은 폴리 실리콘막으로 형성할 수 있다. 제1 도전막은 메모리 셀 트랜지스터 영역에 플로팅 게이트를 형성하기 위해 형성된다.
게이트 절연막 및 제1 도전막 형성 후, 도 6에 도시된 바와 같이 주변 영역에서 반도체 기판(601)의 제1 소자 분리 영역에 제1 소자 분리막(603)을 형성함과 동시에 도 5a에 도시된 바와 같이 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에서 반도체 기판의 제2 소자 분리 영역에 제2 소자 분리막(503)을 형성한다. 이로써, 주변 영역, 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에 활성 영역들(A)이 정의된다. 제1 및 제2 소자 분리막(603, 503)을 형성하기 위해 먼저,제1 및 제2 소자 분리 영역 상부의 제1 도전막 및 게이트 절연막을 식각하여 반도체 기판(601, 501)을 노출시킨다. 이 후, 반도체 기판(601, 501)을 식각하여 트렌치를 형성하고, 트렌치를 절연물로 매립한 후, 절연물의 일부를 식각하여 형성할 수 있다. 이로써, 도 6 및 도 5b에 도시된 바와 같이 주변 영역, 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에서 게이트 절연막들(605, 505)과 제1 도전막들(607, 507)은 활성 영역(A) 상부에만 잔류된다. 그리고, 주변 영역에서 게이트 절연막들(605)과 제1 도전막들(607)은 제1 소자 분리막(603)에 의해 분리된다. 또한, 셀렉트 트랜지스터 영역들(DSTR, SSTR) 및 메모리 셀 트랜지스터 영역(CTR)에서 게이트 절연막들(505)과 제1 도전막들(507)은 제2 소자 분리막(503)에 의해 분리된다.
이어서, 유전체막을 형성하고, 도 6및 도 5b에 도시된 바와 같이 주변 영역 및 셀렉트 트랜지스터 영역들(DSTR, SSTR)에 형성된 유전체막들(509, 609)에 제1 및 제2 콘택홀(CT1~CTn, CT)을 형성한다. 유전체막은 산화막, 질화막, 산화막의 적층구조로 형성될 수 있다. 이 후, 제1 및 제2 콘택홀(CT1~CTn, CT)을 채우도록 유전체막 상에 제2 도전막(611, 511)을 형성하고, 제2 도전막(611, 511) 상에 도 6 및 도 5b에 도시된 게이트 패턴들(GT, SSL, DSL, WL0~WLn)이 형성될 영역을 정의하는 게이트 마스크를 형성한다. 이어서, 게이트 마스크를 식각 베리어로 제2 도전막(611, 511), 유전체막(609, 509) 및 제1 도전막(607, 507)을 식각한다. 이때, 게이트 절연막(605, 505)이 더 식각될 수 있다. 이로써, 도 6 및 도 5b에 도시된 바와 같은 게이트 패턴들(GT, SSL, DSL, WL0~WLn)이 형성될 수 있다.
게이트 패턴들(GT, SSL, DSL, WL0~WLn) 형성 후, 게이트 패턴들(GT, SSL, DSL, WL0~WLn)의 저항을 낮추기 위해 실리사이드화 공정을 더 실시할 수 있다. 실리사이드화 공정을 통해 폴리 실리콘막으로 형성된 제2 도전막들(611, 511)의 일부는 금속 실리사이드막인 제3 도전막(613, 513)으로 변화된다.
이어서, 게이트 패턴들(GT, SSL, DSL, WL0~WLn)을 덮는 적어도 한 층의 층간 절연막(615, 515)을 형성한다. 이 후, 도 6에 도시된 바와 같이 주변 영역에서 층간 절연막(615)을 식각하여 홀을 형성한 후 홀 내부를 도전막으로 매립하여 게이트 패턴(GT)에 연결된 콘택 플러그들(CP1~CPn)을 형성한다. 층간 절연막(615) 식각 시 제3 도전막(613)의 일부가 식각될 수 있다. 이 후, 도 6에 도시된 바와 같이 층간 절연막(615) 상에 금속 배선(621)을 형성한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
불휘발성 메모리 소자(1120)는 도 3a 내지 도 6에서 상술한 실시예들을 참조하여 설명한 불휘발성 메모리 소자를 포함한다. 또한, 불휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 7을 참조하여 설명한 바와 같이, 불휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
301, 401, 501, 601: 반도체 기판 A: 활성 영역
303, 403, 503, 603: 소자 분리막 305, 405, 505, 605: 게이트 절연막
307, 407, 507, 607: 제1 도전막 309, 409, 509, 609: 유전체막
CT1~CTn, CT: 콘택홀 311, 411, 511, 611: 제2 도전막
313, 413, 513, 613: 제3 도전막 G, SSL, DSL, WL0~WLn: 게이트 패턴
315, 415, 512, 515, 615: 층간 절연막
321, 421, 621: 금속 배선
CP1~CPn, CPa1~CPan, CPb1~CPb2: 콘택 플러그

Claims (21)

  1. 제1 소자 분리막에 의해 정의되는 활성 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제1 도전막;
    상기 제1 도전막 상에 형성된 제1 유전체막;
    상기 제1 유전체막을 관통하는 적어도 하나의 제1 콘택홀;
    상기 적어도 하나의 제1 콘택홀을 채우며 상기 제1 유전체막 상에 형성된 제2 도전막; 및
    상기 활성 영역 상부에 위치되어 상기 제2 도전막과 연결되며, 상기 제1 유전체막에 중첩되도록 상기 적어도 하나의 제1 콘택홀에 어긋나게 배치된 적어도 하나의 제1 콘택 플러그를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 콘택 플러그 및 상기 제1 콘택홀은 다수로 형성되며, 서로 교대로 배치된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 다수의 제1 콘택 플러그 상부에 형성되어 상기 다수의 제1 콘택 플러그에 공통으로 연결된 금속 배선을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 소자 분리막 상부의 상기 제2 도전막 상에 형성된 제2 콘택 플러그를 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 게이트 절연막 및 상기 제1 도전막은 상기 제2 콘택 플러그 하부의 상기 제1 소자 분리막 상부까지 연장된 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 콘택 플러그 상부에 형성되어 상기 제1 및 제2 콘택 플러그에 공통으로 접속된 금속 배선을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판은 제2 소자 분리막에 의해 정의되는 활성 영역을 포함하는 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역을 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 셀렉트 트랜지스터 영역 및 상기 메모리 셀 트랜지스터 영역에서 상기 반도체 기판의 활성 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 플로팅 게이트용 도전막;
    상기 플로팅 게이트용 도전막 상에 형성된 제2 유전체막; 및
    상기 제2 유전체막 상에 형성된 컨트롤 게이트용 도전막을 더 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 터널 절연막은 상기 게이트 절연막과 동일한 층에 동일한 물질로 형성되며,
    상기 플로팅 게이트용 도전막은 상기 제1 도전막과 동일한 층에 동일한 물질로 형성되며,
    상기 제2 유전체막은 상기 제1 유전체막과 동일한 층에 동일한 물질로 형성되며,
    상기 컨트롤 게이트용 도전막은 상기 제2 도전막과 동일한 층에 동일한 물질로 형성된 반도체 소자.
  10. 제 8 항에 있어서,
    상기 컨트롤 게이트용 도전막은 상기 셀렉트 트랜지스터 영역에서 상기 제2 유전체막을 관통하여 상기 플로팅 게이트용 도전막에 연결된 반도체 소자.
  11. 제 8 항에 있어서,
    상기 플로팅 게이트용 도전막은 상기 제2 소자 분리막에 의해 분리되는 반도체 소자.
  12. 제1 소자 분리 영역에 제1 소자 분리막이 형성되어 활성 영역이 정의되고, 활성 영역 상에 게이트 절연막, 제1 도전막, 및 유전체막이 적층된 반도체 기판을 형성하는 단계;
    상기 유전체막을 관통하는 적어도 하나의 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀을 채우도록 상기 유전체막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 상기 유전체막, 및 상기 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 덮는 층간 절연막을 형성하는 단계; 및
    상기 활성 영역 상부에 위치되어 상기 제2 도전막과 연결되며, 상기 유전체막과 중첩되도록 상기 적어도 하나의 제1 콘택홀에 어긋나게 배치된 적어도 하나의 제1 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 콘택 플러그 및 상기 제1 콘택홀은 다수로 형성되며, 서로 교대로 배치되는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 콘택 플러그를 형성하는 단계 이후,
    상기 층간 절연막 상부에 상기 다수의 제1 콘택 플러그에 공통으로 연결된 금속 배선을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 활성 영역 상에 게이트 절연막, 제1 도전막, 및 유전체막이 적층된 반도체 기판을 형성하는 단계에서 상기 게이트 절연막, 상기 제1 도전막, 및 상기 유전체막은 상기 제1 소자 분리막 상부에 형성되며,
    상기 게이트 패턴을 형성하는 단계에서 상기 게이트 패턴은 상기 제1 소자 분리막 상부까지 연장되어 형성되는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 콘택 플러그를 형성하는 단계에서,
    상기 제1 소자 분리막 상부의 상기 층간 절연막을 관통하여 상기 게이트 패턴의 상기 제2 도전막에 접속된 제2 콘택 플러그가 형성되는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 콘택 플러그를 형성하는 단계 이후,
    상기 층간 절연막 상부에 상기 제1 및 제2 콘택 플러그에 공통으로 연결된 금속 배선을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 반도체 기판은 제2 소자 분리 영역에 제2 소자 분리막이 형성되어 활성 영역이 정의되고, 상기 제2 소자 분리막에 의해 정의된 활성 영역 상에 상기 게이트 절연막, 상기 제1 도전막 및 상기 유전체막이 적층된 셀렉트 트랜지스터 영역 및 메모리 셀 트랜지스터 영역을 더 포함하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 셀렉트 트랜지스터 영역 및 상기 메모리 셀 트랜지스터 영역에서 상기 게이트 절연막 및 상기 제1 도전막은 상기 제2 소자 분리막에 의해 분리되는 반도체 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계에서 상기 셀렉트 트랜지스터 영역에서 상기 유전체막을 관통하는 제2 콘택홀이 형성되는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제2 도전막을 형성하는 단계에서 상기 제2 도전막은 상기 제2 콘택홀을 채우도록 형성되는 반도체 소자의 제조방법.
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