KR20240010996A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 예비 소스적층체;
상기 소스적층체를 관통하는 도전성 콘택 플러그; 및 상기 예비 소스적층체의 일부를 관통하는 전하분산막을 포함하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 복수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본 발명의 실시 예는 동작 신뢰성을 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 예비 소스적층체; 상기 소스적층체를 관통하는 도전성 콘택 플러그; 및 상기 예비 소스적층체의 일부를 관통하는 전하분산막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판; 상기 기판 상의 제1 소스막; 상기 제1 소스막 상에 배치된 제2 예비 소스막 및 제2 소스막; 상기 제2 예비 소스막에 중첩된 제1 영역 및 상기 제2 소스막에 중첩된 제2 영역을 포함하는 제3 소스막; 상기 제1 소스막, 상기 제2 예비 소스막 및 상기 제3 소스막의 상기 제1 영역을 관통하는 하부 측벽 절연막; 상기 하부 측벽 절연막으로부터 이격되고, 상기 제2 예비 소스막 및 상기 제3 소스막의 상기 제1 영역을 관통하는 복수의 전하분산막들; 상기 제1 소스막, 상기 제2 소스막 및 상기 제3 소스막의 상기 제2 영역을 관통하는 도전성 콘택 플러그; 상기 제3 소스막의 상기 제2 영역 상의 셀 적층체; 및 상기 셀 적층체 및 상기 제3 소스막의 상기 제2 영역을 관통하고, 상기 제2 예비 소스막에 접속된 채널구조를 포함할 수 있다.
본 기술은 전하분산막을 도전성 콘택 플러그와 이격해 배치하여, 소스적층체의 상부에 축적되어 있는 전하를 소스적층체 전체에 분산하여 저항을 감소시킴으로써 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 평면도이다.
도 3은 도 2에 도시된 선 Ⅰ-Ⅰ'을 따라 절취한 반도체 메모리 장치의 단면도이다.
도 4는 도 2에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 5a 내지 도 5g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 기판(SUB) 상에 배치된 주변회로구조(PC) 및 메모리 블록들(BLK1 내지 BLKk)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKk)은 주변회로구조(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변회로구조(PC)는 메모리 블록들(BLK1 내지 BLKk)의 동작을 제어하기 위한 회로를 구성하는 로우 디코더, 컬럼 디코더, 페이지 버퍼, 제어 회로 등을 포함할 수 있다. 예를 들어, 주변회로구조(PC)는 메모리 블록들(BLK1 내지 BLKk)과 전기적으로 연결되는 NMOS 트랜지스터, PMOS 트랜지스터, 레지스터(resistor), 및 캐패시터(capacitor) 등을 포함할 수 있다. 주변회로구조(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKk) 사이에 배치될 수 있다.
메모리 블록들(BLK1 내지 BLKk) 각각은 소스구조, 비트 라인들, 소스구조와 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널구조에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
다른 실시 예로서, 기판(SUB), 주변회로구조(PC) 및 메모리 블록들(BLK1 내지 BLKk)는 도 1에 도시된 순서에 대한 역순으로 적층될 수 있다. 이 경우, 주변회로구조(PC)는 메모리 블록들(BLK1 내지 BLKk) 상에 배치될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 메모리 블록(BLK)은 콘택 영역(CTR)에서 예비 소스적층체(pSL) 및 예비 소스적층체(pSL)의 일부를 관통하는 복수의 전하분산막들(CDL1, CDL2)을 포함할 수 있다. 상기 메모리 블록(BLK)은 셀 영역(CER)에서 소스적층체(SL) 및 소스적층체(SL)를 관통하는 도전성 콘택 플러그(DCC)를 포함할 수 있다. 본 도면에 도시되진 않았으나, 복수의 도전성 콘택 플러그들(DCC)은 셀 영역(CER) 뿐만 아니라 콘택 영역(CTR)에도 포함될 수 있다.
복수의 전하분산막들(CDL1, CDL2)은 하부 측벽 절연막(SWI_L)의 양측에 배열된 복수의 제1 전하분산막들(CDL1) 및 복수의 제2 전하분산막들(CDL2)을 포함할 수 있다. 복수의 전하분산막들(CDL1, CDL2)은 하부 측벽 절연막(SWI_L)과 서로 이격되어 배치될 수 있다.
메모리 블록(BLK)의 콘택 영역(CTR)에서 예비 소스적층체(pSL)를 관통하는 하부 측벽 절연막(SWI_L), 하부 측벽 절연막(SWI_L)을 관통하는 복수의 하부 주변 콘택 플러그들(PCT_L), 복수의 제1 지지대들(SP1) 및 제2 지지대(SP2)를 더 포함할 수 있다. 복수의 제1 지지대들(SP1) 및 제2 지지대(SP2)는 도시된 형태에 한정되지 않고 다양한 구조로 형성될 수 있다.
일 실시 예로서, 복수의 전하분산막들(CDL1, CDL2) 및 복수의 하부 주변 콘택 플러그들(PCT_L)은 서로 지그재그로 배치될 수 있다. 복수의 전하분산막들(CDL1, CDL2) 및 복수의 하부 주변 콘택 플러그들(PCT_L)의 배치는 도시된 형태에 한정되지 않는다.
하부 측벽 절연막(SWI_L)은 예비 소스적층체(pSL) 및 소스적층체(SL)로부터 하부 주변 콘택 플러그(PCT_L)로의 전류의 흐름을 차단할 수 있다. 복수의 제1 지지대들(SP1) 및 제2 지지대(SP2)는 반도체 메모리 장치를 제조하는 공정을 진행하는 동안, 하부 주변 콘택 플러그들(PCT_L)이 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 3은 도 2에 도시된 선 Ⅰ-Ⅰ'을 따라 절취한 반도체 메모리 장치의 단면도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 기판(SUB) 상에 배치된 소스적층체(SL), 예비 소스적층체(pSL), 소스적층체(SL) 상에 배치된 셀 적층체(STc), 예비 소스적층체(pSL) 상에 배치된 더미 적층체(STd), 셀 적층체(STc)에 중첩된 소스적층체(SL)를 관통하는 도전성 콘택 플러그(DCC), 더미 적층체(STd)에 중첩된 예비 소스적층체(pSL)를 관통하는 하부 측벽 절연막(SWI_L) 및 예비 소스적층체(pSL)의 일부를 관통하는 전하분산막(CDL)을 포함할 수 있다.
기판(SUB)은 도 1을 참조하여 상술한 기판(SUB)과 동일한 물질로 형성될 수 있다. 기판(SUB)의 내부에 웰 영역을 정의하는 도전형 도펀트들이 주입될 수 있다. 웰 영역을 정의하는 도전형 도펀트는 n형 또는 p형 불순물일 수 있다. 기판(SUB)의 웰 영역은 소자 분리막들(isolation layer: ISO)에 의해 구획된 활성영역들(ACT1, ACT2)로 구분될 수 있다. 소자 분리막들(ISO)은 기판(SUB)의 내부에 매립된 절연물을 포함할 수 있다. 활성영역들(ACT1, ACT2)은 더미 적층체(STd)에 중첩된 1 이상의 제1 활성영역(ACT1) 및 도전성 콘택 플러그(DCC)에 중첩된 제2 활성영역(ACT2)을 포함할 수 있다.
소스적층체(SL) 및 예비 소스적층체(pSL)는 주변회로구조(PC) 및 하부 절연구조(LIL)에 의해 기판(SUB)으로부터 이격되어 배치될 수 있다.
주변회로구조(PC)는 도 1을 참조하여 상술한 바와 같이 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 제1 활성영역(ACT1) 상에 배치된 주변-게이트 절연막, 주변-게이트 절연막 상에 배치된 주변-게이트 전극 및 주변-게이트전극 양측의 제1 활성영역(ACT1) 내에 배치된 제1 및 제2 정션들(Jn1 및 Jn2)을 포함할 수 있다. 제1 및 제2 정션들(Jn1 및 Jn2)은 제1 활성영역(ACT1) 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 하나는 소스 정션으로 이용되고, 나머지 하나는 드레인 정션으로 이용될 수 있다.
제2 활성영역(ACT2) 내에는 도전형 불순물이 주입될 수 있다. 일 실시 예로서, 제2 활성영역(ACT2) 내에 디스차지 불순물 영역(DCI)이 정의될 수 있다. 디스차지 불순물 영역(DCI)은 PN 다이오드를 형성하는 도전형 불순물들을 포함할 수 있다. 디스차지 불순물 영역(DCI)은 소스적층체(SL)에 축적된 전하를 방출하기 위한 경로로 이용될 수 있다.
주변회로구조(PC)는 소스적층체(SL) 및 예비 소스적층체(pSL)와 기판(SUB) 사이에 배치된 하부 절연구조(LIL)로 덮일 수 있다. 하부 절연구조(LIL)는 디스차지 불순물 영역(DCI)을 덮도록 연장될 수 있다. 하부 절연구조(LIL)는 다층으로 적층된 절연막들을 포함할 수 있다.
소스적층체(SL)는 하부 절연구조(LIL) 상에 배치될 수 있다. 소스적층체(SL)는 하부 절연구조(LIL) 상에 순차로 적층된 제1 내지 제3 소스막들(L1, L2, L3)을 포함할 수 있다. 제1 및 제2 소스막들(L1, L2) 각각은 소스 도펀트를 포함하는 도프트 반도체막일 수 있다. 일 실시 예로서, 제1 및 제2 소스막들(L1, L2) 각각은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다. 제3 소스막(L3)은 더미 적층체(STd)와 중첩되는 제1 영역(AR1) 및 셀 적층체(STc)와 중첩되는 제2 영역(AR2)을 포함할 수 있다. 제3 소스막(L3)은 경우에 따라 생략될 수 있다. 제3 소스막(L3)은 n형 도프트 실리콘막 및 언도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다.
소스적층체(SL)는 도전성 콘택 플러그(DCC)에 의해 관통될 수 있다. 도전성 콘택 플러그(DCC)는 기판(SUB)의 디스차지 불순물 영역(DCI)에 접촉되도록 하부 절연구조(LIL)를 관통할 수 있다. 도전성 콘택 플러그(DCC)는 디스차지 불순물 영역(DCI) 및 소스적층체(SL)에 직접 접촉될 수 있다. 소스적층체(SL) 및 디스차지 불순물 영역(DCI)은 도전성 콘택 플러그(DCC)에 의해 연결될 수 있다. 이에 따라, 소스적층체(SL)에 축적된 전하는 도전성 콘택 플러그(DCC)를 경유하여 디스차지 불순물 영역(DCI)을 통해 기판(SUB)으로 방출될 수 있다.
도전성 콘택 플러그(DCC)는 순차로 적층된 제1 내지 제5 패턴들(P1 내지 P5)을 포함할 수 있다. 제1 패턴(P1) 및 제3 패턴(P3)은 하부 절연구조(LIL) 내부에 배치되고, 주변-콘택 플러그들(PCP)이 배치된 레벨들 각각에 배치될 수 있다. 제2 패턴(P2) 및 제4 패턴(P4)은 하부 절연구조(LIL) 내부에 배치되고, 연결 배선들이 배치된 레벨들 각각에 배치될 수 있다. 제5 패턴(P5)은 소스적층체(SL)를 관통하고, 제4 패턴(P4)에 접촉되도록 하부 절연구조(LIL) 내부로 연장될 수 있다.
예비 소스적층체(pSL)는 하부 절연구조(LIL) 상에 배치될 수 있다. 예비 소스적층체(pSL)는 하부 절연구조(LIL) 상에 순차로 적층된 제1 소스막(L1), 예비 제2 소스막(pL2) 및 제3 소스막(L3)을 포함할 수 있다. 예비 소스적층체(pSL)는 제1 소스막(L1)과 예비 제2 소스막(pL2) 사이에 배치된 제1 보호막(PP1) 및 예비 제2 소스막(pL2)과 제3 소스막(L3) 사이에 배치된 제2 보호막(PP2)을 더 포함할 수 있다. 예비 소스적층체(pSL)는 소스적층체(SL)와 동일한 레벨에 배치될 수 있다.
예비 소스적층체(pSL)는 하부 측벽 절연막(SWI_L), 하부 주변 콘택 플러그(PCT_L) 및 전하분산막(CDL)에 의해 관통될 수 있다.
하부 주변 콘택 플러그(PCT_L)는 하부 측벽 절연막(SWI_L)을 관통할 수 있다. 하부 주변 콘택 플러그(PCT_L)는 주변회로구조(PC)의 주변-게이트 전극에 접촉되도록 하부 절연구조(LIL)를 관통할 수 있다. 이에 따라, 하부 주변 콘택 플러그(PCT_L)는 하부 측벽 절연막(SWI_L)에 의해 예비 소스적층체(pSL)와 이격되어 배치될 수 있다.
전하분산막(CDL)은 예비 소스적층체(pSL)의 일부를 관통할 수 있다. 예비 소스적층체(pSL)의 제1 소스막(L1), 예비 제2 소스막(pL2) 및 제3 소스막(L3)은 전하분산막(CDL)에 의해 병렬연결될 수 있다. 전하분산막(CDL)은 반도체 메모리 장치를 제조하는 공정을 진행하는 동안, 소스적층체(SL) 및 예비 소스적층체(pSL)의 상부막인 제3 소스막(L3)에 집중해 축적되어 있는 전하를 소스적층체(SL) 및 예비 소스적층체(pSL) 전반에 분산시킬 수 있다. 이에 따라, 전하의 움직임이 증가하여 저항이 감소되어 동작 신뢰성을 개선할 수 있다.
전하분산막(CDL)은 도전성 콘택 플러그(DCC)와 서로 이격되어 배치될 수 있다. 전하분산막(CDL)은 제1 소스막(L1) 및 도전성 콘택 플러그(DCC)를 경유하여 디스차지 불순물 영역(DCI)에 접속될 수 있다. 이에 따라, 전하분산막(CDL)은 도전성 콘택 플러그(DCC)의 기판(SUB)으로의 전하 방출을 개선할 수 있다.
셀 적층체(STc)는 도전성 콘택 플러그(DCC)에 중첩될 수 있다. 셀 적층체(STc)는 소스적층체(SL) 상에 교대로 적층된 셀 층간 절연막들(ILDc) 및 도전패턴들(CP1 내지 CPn, n은 2이상의 자연수)을 포함할 수 있다.
더미 적층체(STd)는 예비 소스적층체(pSL) 상에 교대로 적층된 더미 층간 절연막들(ILDd) 및 희생 절연막들(SC)을 포함할 수 있다. 더미 적층체(STd)는 셀 적층체(STc)와 동일한 레벨에 배치될 수 있다. 더미 층간 절연막들(ILDd)은 셀 층간 절연막들(ILDc)과 동일한 레벨들에 배치되고, 희생 절연막들(SC)은 도전패턴들(CP1 내지 CPn)과 동일한 레벨들에 배치될 수 있다.
셀 층간 절연막들(ILDc) 및 더미 층간 절연막들(ILDd)은 서로 동일한 물질로 형성되고, 동일한 공정을 통해 형성될 수 있다. 희생 절연막들(SC)은 셀 층간 절연막들(ILDc) 및 더미 층간 절연막들(ILDd)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 셀 층간 절연막들(ILDc) 및 더미 층간 절연막들(ILDd)은 실리콘 산화물을 포함하고, 희생 절연막들(SC)은 실리콘 질화물을 포함할 수 있다.
도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 셀 층간 절연막들(ILDc) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn)은 셀 스트링의 게이트 전극들로 이용될 수 있다. 셀 스트링의 게이트 전극들은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들을 포함할 수 있다. 소스 셀렉트 라인들은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들은 메모리 셀들의 게이트 전극들로 이용된다.
셀 적층체(STc)는 채널구조(CH)를 감쌀 수 있다. 즉, 채널구조(CH)는 셀 적층체(STc)를 관통할 수 있다. 채널구조(CH)의 중심영역은 코어절연막(CO)으로 채워질 수 있다. 채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 채널구조(CH)는 다양한 방식으로 소스적층체(SL)에 연결될 수 있다. 채널구조(CH)는 셀 적층체(STc)를 관통하고, 소스적층체(SL) 내부로 연장될 수 있다. 소스적층체(SL)에 중첩된 채널구조(CH)의 측벽은 소스적층체(SL)에 직접 접촉될 수 있다. 일 실시 예로서, 도시된 바와 같이 소스적층체(SL)의 제2 소스막(L2)이 제2 소스막(L2)에 중첩된 채널막(CL)의 측벽에 직접 접촉될 수 있다.
더미 적층체(STd)는 상부 주변 콘택 플러그(PCT_U) 및 상부 측벽 절연막(SWI_U)을 감쌀 수 있다. 즉, 상부 주변 콘택 플러그(PCT_U) 및 상부 측벽 절연막(SWI_U)은 더미 적층체(STd)를 관통할 수 있다. 상부 주변 콘택 플러그(PCT_U)는 더미 적층체(STd)를 관통하여 하부 주변 콘택 플러그(PCT_L)와 중첩될 수 있다. 상부 측벽 절연막(SWI_U)은 상부 주변 콘택 플러그(PCT_U)를 감쌀 수 있다. 즉, 상부 측벽 절연막(SWI_U)은 더미 적층체(STd) 및 상부 주변 콘택 플러그(PCT_U) 사이에 배치될 수 있다. 상부 측벽 절연막(SWI_U)은 더미 적층체(STd)를 관통하여 하부 측벽 절연막(SWI_L)과 중첩될 수 있다. 상부 측벽 절연막(SWI_U)은 하부 측벽 절연막(SWI_L)과 동일한 물질로 형성될 수 있다.
도 4는 도 2에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
이하 설명하는 구성들을 제외한 나머지 구성들은 도 2 및 도 3을 참조해 설명한 반도체 메모리 장치의 구성들과 실질적으로 동일하다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 셀 적층체(STc)를 관통하는 슬릿(SI), 소스적층체(SL)를 관통하는 제1 지지체(SP1) 및 셀 적층체(STc)와 더미 적층체(STd) 사이에 배치된 제2 지지체(SP2)를 포함할 수 있다.
슬릿(SI)은 소스 콘택구조(SCT)로 채워질 수 있다. 소스 콘택구조(SCT)는 슬릿(SI) 측벽 상에 형성된 슬릿 절연막(SIL)에 의해 셀 적층체(STc)로부터 이격될 수 있다. 슬릿 절연막(SIL)은 소스 콘택구조(SCT)에 의해 관통될 수 있다. 소스 콘택구조(SCT)는 소스적층체(SL)에 접속되도록 연장될 수 있다. 소스 콘택구조(SCT)는 단일의 도전물 또는 2종 이상의 도전물을 포함할 수 있다. 소스 콘택구조(SCT)를 위한 도전물은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등을 포함할 수 있다.
제1 지지체(SP1)는 소스적층체(SL)를 관통할 수 있다. 제2 지지체(SP2)는 셀 적층체(STc) 및 더미 적층체(STd) 사이에 배치될 수 있다. 셀 적층체(STc) 및 더미 적층체(STd)는 제2 지지체(SP2)에 의해 서로 분리될 수 있다. 제2 지지체(SP2)는 셀 적층체(STc) 하부의 소스적층체(SL) 및 더미 적층체(STd) 하부의 예비 소스적층체(pSL) 사이에 배치될 수 있다. 소스적층체(SL) 및 예비 소스적층체(pSL)는 제2 지지체(SP2)에 의해 서로 분리될 수 있다. 이에 따라, 제2 지지체(SP2)는 반도체 메모리 장치를 제조하는 공정을 진행하는 동안, 하부 주변 콘택 플러그(PCT_L)가 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 5a 내지 도 5g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 소자 분리막들(ISO)에 의해 구획된 활성영역들(ACT1, ACT2)을 포함하는 기판(SUB) 상에 주변회로구조(PC) 및 제1 내지 제4 패턴들(P1 내지 P4)을 형성할 수 있다. 주변회로구조(PC) 및 제1 내지 제4 패턴들(P1 내지 P4)은 하부 절연구조(LIL)로 덮일 수 있다.
활성영역들(ACT1, ACT2)은 제1 활성영역(ACT1) 및 제2 활성영역(ACT2)을 포함할 수 있다. 제1 활성영역(ACT1)은 디스차지 불순물 영역(DCI)을 포함하고, 제2 활성영역(ACT2)은 정션들(Jn1, Jn2)을 포함할 수 있다.
소자 분리막들(ISO), 활성영역들(ACT1, ACT2), 디스차지 불순물 영역(DCI), 정션들(Jn1, Jn2), 주변회로구조(PC) 및 하부 절연구조(LIL)는 도 3을 참조하여 구체적으로 상술하였으므로, 이들 각각에 대한 반복적인 설명은 생략한다.
제1 내지 제4 패턴들(P1 내지 P4)은 도전물로 형성되고 디스차지 불순물 영역(DCI) 상에 순차로 적층될 수 있다. 제1 내지 제4 패턴들(P1 내지 P4) 중 최하층에 배치된 제1 패턴(P1)은 디스차치 불순물 영역(DCI)에 직접 접촉될 수 있다.
이어서, 하부 절연구조(LIL) 상에 예비 소스적층체(100)를 형성할 수 있다. 예비 소스적층체(100)는 순차로 적층된 제1 소스막(101), 예비 제2 소스막(105) 및 제3 소스막(109)을 포함할 수 있다. 예비 제2 소스막(105)을 제1 소스막(101) 상에 증착하기 전, 제1 소스막(101) 상에 제1 보호막(103)을 형성할 수 있다. 제1 소스막(101) 또는 제1 보호막(103) 상에 제3 소스막(109)을 형성하기 전, 제1 소스막(101) 또는 제1 보호막(103) 상에 제2 보호막(107)을 형성할 수 있다.
제1 소스막(101)은 도전형 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 예를 들어, 제1 소스막(101)은 n형 도프트 실리콘막을 포함할 수 있다. 예비 제2 소스막(105)은 제1 보호막(103) 및 제2 보호막(107)과 다른 식각률을 갖는 물질을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 제1 소스막(101) 및 제3 소스막(109)과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 예비 제2 소스막(105)은 언도프트 실리콘막을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 산화막을 포함할 수 있다. 제3 소스막(109)은 반도체막을 포함할 수 있다. 예를 들어, 제3 소스막(109)은 도프트 실리콘막 또는 언도프트 실리콘막을 포함할 수 있다.
이어서, 디스차지 불순물 영역(DCI)에 비중첩된 예비 소스 적층체(100)를 관통하는 제1 트렌치(111)를 형성할 수 있다.
도 5b를 참조하면, 제1 트렌치(111)를 채워 하부 측벽 절연막(113)을 형성할 수 있다.
도 5c를 참조하면, 하부 측벽 절연막(113)을 관통하는 제2 트렌치(115), 예비 소스적층체(100)의 일부를 관통하는 제3 트렌치(131) 및 디스차지 불순물 영역(DCI)에 중첩된 예비 소스적층체(100)를 관통하는 개구부(151)를 형성할 수 있다. 제2 트렌치(115), 제3 트렌치(131) 및 개구부(151)는 동시에 형성될 수 있다.
제2 트렌치(115)는 하부 측벽 절연막(113)을 관통하고, 하부 절연구조(LIL) 내부로 연장될 수 있다. 제2 트렌치(115)는 제1 내지 제4 패턴들(P1 내지 P4) 중 최상층에 배치된 제4 패턴(P4)을 노출할 수 있다.
제3 트렌치(131)는 하부 측벽 절연막(113) 및 개구부(151)와 이격되어 형성될 수 있다.
개구부(151)는 디스차지 불순물 영역(DCI)에 중첩된 예비 소스적층체(100)를 관통하고, 하부 절연구조(LIL) 내부로 연장될 수 있다. 개구부(151)는 제1 내지 제4 패턴들(P1 내지 P4) 중 최상층에 배치된 제4 패턴(P4)을 노출할 수 있다.
제3 트렌치(131)의 폭은 개구부(151)의 폭보다 좁을 수 있다. 이 경우, 제3 트렌치(131)가 예비 소스적층체(100)를 관통하는 길이는 개구부(151)가 예비 소스적층체(100)를 관통하는 길이보다 짧을 수 있다.
도 5d를 참조하면, 제2 트렌치(115), 제3 트렌치(131) 및 개구부(151)가 채워지도록 예비 소스적층체(100) 상에 도전막을 형성할 수 있다. 이후, 예비 소스적층체(100)가 노출되도록 평탄화 공정을 수행할 수 있다. 이로써, 제2 트렌치(115) 내부를 채우고 제4 패턴(P4)에 직접 접촉된 하부 주변 콘택 플러그(117)가 형성될 수 있다. 제3 트렌치(131) 내부를 채우고 전하분산막(133)이 형성될 수 있다. 개구부(151) 내부를 채우고, 제4 패턴(P4)에 직접 접촉된 제5 패턴(153)이 형성될 수 있다. 제1 내지 제4 패턴(P1 내지 P4)과 제5 패턴(153)은 디스차지 불순물 영역(DCI)에 접속된 도전성 콘택 플러그(160)를 구성할 수 있다.
평탄화 공정은 화학적기계적연마(CMP: chemical mechanical polshing) 공정을 포함할 수 있다. 평탄화 공정은 제2 트렌치(115), 제3 트렌치(131) 및 개구부(151) 외부의 도전막이 제거되도록 실시될 수 있다.
도 5e를 참조하면, 예비 소스적층체(100) 상에 예비 적층체(210)를 형성할 수 있다. 예비 적층체(210)는 교대로 적층된 제1 물질막들(211) 및 제2 물질막들(213)을 포함할 수 있다. 제1 물질막들(211) 및 제2 물질막들(213)은 도전성 콘택 플러그(160)에 중첩되도록 연장된다.
제1 물질막들(211)은 제2 물질막들(213)과 다른 물질을 포함할 수 있다. 일 실시 예로서, 제1 물질막들(211)은 절연물을 포함하고, 제2 물질막들(213)은 제1 물질막들(211)과 다른 식각률을 갖는 희생 절연물을 포함할 수 있다. 예를 들어, 제1 물질막들(211) 각각은 실리콘 산화물을 포함하고, 제2 물질막들(213) 각각은 실리콘 질화물을 포함할 수 있다.
이어서, 예비 적층체(210) 내부로 연장된 채널홀(231)이 형성될 수 있다. 채널홀(231)은 도전성 콘택 플러그(160)에 중첩되지 않도록 배치될 수 있다. 채널홀(231)은 예비 적층체(210)를 관통하고, 예비 소스적층체(100)의 제3 소스막(109), 제2 보호막(107), 예비 제2 소스막(105) 및 제1 보호막(103)을 관통할 수 있다. 채널홀(231)은 제1 소스막(101)의 내부로 연장될 수 있다.
이어서, 채널홀(231)의 표면 상에 메모리막(233)을 형성할 수 있다. 메모리막(233)은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다.
메모리막(233)의 표면 상에 채널막(235)이 형성되고, 채널막(235)에 의해 채널홀(231)의 중심영역이 개구될 수 있다. 채널홀(231)의 중심영역은 코어절연막(237)으로 채워질 수 있다. 채널막(235)은 실리콘막을 포함할 수 있다. 코어절연막(237)은 산화물을 포함할 수 있다.
메모리막(233), 채널막(235), 코어절연막(237) 및 캡핑패턴(239)은 셀 플러그(241)로 정의될 수 있다.
도 5f를 참조하면, 예비 적층체(210)를 관통하여 하부 측벽 절연막(113)과 중첩되는 상부 측벽 절연막(251)을 형성할 수 있다. 상부 측벽 절연막(251)은 하부 측벽 절연막(113)과 동일한 물질로 형성될 수 있다.
도 5f 및 도 5g를 참조하면, 상부 측벽 절연막(251)을 관통하는 상부 주변 콘택 플러그(253)를 형성할 수 있다.
이어서, 예비 적층체(210)를 관통하는 슬릿(도 2 및 도 4에서의 SI)을 형성할 수 있다. 슬릿은 도전성 콘택 플러그(160)에 중첩되지 않도록 형성될 수 있다. 슬릿은 채널막(235)에 인접하여 배치될 수 있다. 슬릿을 형성하기 위한 식각 공정을 진행하는 동안, 예비 소스적층체(100)의 제3 소스막(109)이 식각 정지막 역할을 할 수 있다.
이어서, 슬릿을 통해 셀 플러그(241)를 감싸는 제2 물질막들(213) 각각의 일부를 제거할 수 있다. 제2 물질막들(213)이 제거된 영역은 제3 물질막들(215)로 채워질 수 있다. 이로써, 예비 소스 적층체(100)에 중첩되고, 교대로 적층된 제1 물질막들(211) 및 제3 물질막들(215)을 포함하는 셀 적층체(230, 도 3 및 도 4에서의 STc)가 형성될 수 있다.
제3 물질막들(215) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 제3 물질막들(215) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
도전성 콘택 플러그(160)에 비중첩된 제1 물질막들(211) 및 제2 물질막들(213)은 더미 적층체(도 3 및 도 4에서의 STd)로서 잔류하고, 절연물로 형성되며, 도전물의 유입을 차단할 수 있다.
이어서, 슬릿의 측벽 상에 슬릿 절연막(도 4에서의 SIL)을 형성해 슬릿의 바닥면을 노출하도록 형성할 수 있다. 슬릿의 바닥면을 통해 예비 소스적층체(100)가 노출될 수 있다.
슬릿은 예비 제2 소스막(105)을 노출하도록 연장되어, 이를 통해 예비 제2 소스막(105)을 제거할 수 있다. 예비 제2 소스막(105)이 제거된 영역을 통해 메모리막(233)의 일부를 제거할 수 있다. 예비 제2 소스막(105)을 제거하는 동안, 제1 보호막(103) 및 제2 보호막(107)은 제3 소스막(109) 및 제1 소스막(101)의 손실을 방지할 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 메모리막(233)을 제거하는 동안 제거될 수 있다.
예비 제2 소스막(105), 메모리막(233)의 일부, 제1 보호막(103) 및 제2 보호막(107)이 제거됨에 따라, 제3 소스막(109) 및 제1 소스막(101) 사이에 수평공간이 개구될 수 있다.
수평공간을 제2 소스막(105')으로 채울 수 있다. 제2 소스막(105')은 채널막(235)의 측벽, 제1 소스막(101) 및 제3 소스막(109)에 각각 접촉될 수 있다. 제2 소스막(105')은 화학기상증착방식을 이용하여 형성되거나, 채널막(235), 제1 소스막(101) 및 제3 소스막(109) 각각을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다. 제2 소스막(105')은 도전성 콘택 플러그(160)에 직접 접촉될 수 있다. 예를 들어, 제2 소스막(105')은 제5 패턴(153)에 직접 접촉될 수 있다. 제2 소스막(105')은 도전형 도펀트를 포함할 수 있다. 예를 들어, 제2 소스막(105')은 n형 도프트 실리콘막을 포함할 수 있다. 제2 소스막(105') 내부의 도전형 도펀트는 열에 의해 제2 소스막(105')에 접촉된 제3 소스막(109) 및 채널막(235)으로 확산될 수 있다.
이어서, 제2 소스막(105')에 접촉되고, 슬릿 절연막(도 4에서의 SIL) 상으로 연장된 소스 콘택구조(도 4에서의 SCT)를 형성할 수 있다. 소스 콘택구조는 도전물로 형성된다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1120)는 앞서 도 1 내지 도 4를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 5a 내지 도 5g를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 일 실시 예로서, 메모리 장치(1120)는 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 예비 소스적층체; 상기 소스적층체를 관통하는 도전성 콘택 플러그; 및 상기 예비 소스적층체의 일부를 관통하는 전하분산막을 가질 수 있다. 메모리 장치(1120)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212) 및 메모리 컨트롤러(1211)는 도 6을 참조하여 상술한 메모리 장치(1120) 및 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
100: 예비 소스적층체 101: 제1 소스막
103: 제1 보호막 105: 예비 제2 소스막
105': 제2 소스막 107: 제2 보호막
109: 제3 소스막 110: 소스적층체
113: 하부 측벽 절연막 117: 하부 주변 콘택 플러그
133: 전하분산막 160: 도전성 콘택 플러그
241: 셀 플러그 210: 예비 적층체
230: 셀 적층체

Claims (20)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치된 소스적층체 및 예비 소스적층체;
    상기 소스적층체를 관통하는 도전성 콘택 플러그; 및
    상기 예비 소스적층체의 일부를 관통하는 전하분산막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 도전성 콘택 플러그는 상기 기판을 향하는 상기 소스적층체의 바닥면을 관통하고,
    상기 예비 소스적층체의 일부는 상기 기판을 향하는 상기 전하분산막의 바닥면을 따라 연장된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전하분산막의 폭은 상기 도전성 콘택 플러그의 폭보다 좁은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 예비 소스적층체 상에 교대로 적층된 더미 층간 절연막들 및 희생 절연막들을 포함하는 더미 적층체;
    상기 예비 소스적층체를 관통하는 하부 주변 콘택 플러그; 및
    상기 더미 적층체를 관통하여 상기 하부 주변 콘택 플러그와 중첩되는 상부 주변 콘택 플러그를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 예비 소스적층체 및 상기 더미 적층체 중 적어도 하나를 관통하는 지지대를 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 예비 소스적층체는 제1 소스막 및 상기 제1 소스막 상의 제2 소스막을 포함하고,
    상기 전하분산막은 상기 제1 소스막의 일부를 관통하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전하분산막은,
    상기 기판을 향하고, 상기 제1 소스막에 접촉된 바닥면; 및
    상기 제2 소스막에 접촉된 측벽을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판 내에 배치된 소자 분리막들;
    상기 소자 분리막들에 의해 서로 분리된 상기 기판의 활성영역들 중 상기 더미 적층체에중첩된 제1 활성영역 상에 배치된 트랜지스터를 포함하는 주변회로구조; 및
    상기 기판과 상기 소스적층체 사이에서 상기 주변회로구조를 덮는 하부 절연구조를 더 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 기판 내에 배치된 소자 분리막들;
    상기 소자 분리막들에 의해 서로 분리된 상기 기판의 활성영역들 중 상기 도전성 콘택 플러그에 중첩된 제2 활성영역 내에 정의되고, 상기 도전성 콘택 플러그에 접촉된 디스차지 불순물 영역;
    상기 기판과 상기 소스적층체 사이에 배치되고, 상기 도전성 콘택 플러그에 의해 관통되는 하부 절연구조를 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 소스적층체 상에 교대로 적층된 셀 층간 절연막들 및 도전패턴들을 포함하는 셀 적층체; 및
    상기 셀 적층체를 관통하고, 상기 소스적층체에 연결된 채널구조를 더 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 채널구조는 상기 소스적층체 내부로 연장되고, 상기 채널구조는 상기 소스적층체에 직접 접촉된 측벽을 갖는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 도전성 콘택 플러그는 상기 전하분산막과 서로 이격되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 기판;
    상기 기판 상의 제1 소스막;
    상기 제1 소스막 상에 배치된 제2 예비 소스막 및 제2 소스막;
    상기 제2 예비 소스막에 중첩된 제1 영역 및 상기 제2 소스막에 중첩된 제2 영역을 포함하는 제3 소스막;
    상기 제1 소스막, 상기 제2 예비 소스막 및 상기 제3 소스막의 상기 제1 영역을 관통하는 하부 측벽 절연막;
    상기 하부 측벽 절연막으로부터 이격되고, 상기 제2 예비 소스막 및 상기 제3 소스막의 상기 제1 영역을 관통하는 복수의 전하분산막들;
    상기 제1 소스막, 상기 제2 소스막 및 상기 제3 소스막의 상기 제2 영역을 관통하는 도전성 콘택 플러그;
    상기 제3 소스막의 상기 제2 영역 상의 셀 적층체; 및
    상기 셀 적층체 및 상기 제3 소스막의 상기 제2 영역을 관통하고, 상기 제2 예비 소스막에 접속된 채널구조를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 소스막 및 상기 제3 소스막은 상기 도전성 콘택 플러그 및 상기 복수의 전하분산막들에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 복수의 전하분산막들이 하부 측벽 절연막 양측에 배열된 복수의 제1 전하분산막들 및 복수의 제2 전하분산막들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 복수의 전하분산막들 중 하나의 폭은 상기 도전성 콘택 플러그의 폭보다 좁은 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제1 소스막이 상기 복수의 전하분산막들의 바닥면을 따라 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 기판이 상기 도전성 콘택 플러그에 접속된 디스차지 불순물 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 복수의 전하분산막들이 상기 제1 소스막 및 상기 도전성 콘택 플러그를 경유하여 상기 디스차지 불순물 영역에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 13 항에 있어서,
    상기 하부 측벽 절연막을 관통하는 하부 주변 콘택 플러그를 더 포함하는 반도체 메모리 장치.
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