CN117425349A - 半导体存储器装置 - Google Patents

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CN117425349A CN202310268855.1A CN202310268855A CN117425349A CN 117425349 A CN117425349 A CN 117425349A CN 202310268855 A CN202310268855 A CN 202310268855A CN 117425349 A CN117425349 A CN 117425349A
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Abstract

本公开涉及半导体存储器装置。一种半导体存储器装置，该半导体存储器装置包括基板，还包括彼此间隔开并且布置在基板上的源极叠层和初步源极叠层。该半导体存储器装置还包括穿过源极叠层的导电接触插塞和穿过初步源极叠层的一部分的电荷散布层。

Description

半导体存储器装置
技术领域
本公开的各种实施方式涉及一种半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和该三维半导体存储器装置的制造方法。
背景技术
通常，非易失性存储器装置对数据进行电擦除和编程，并且即使在无电源的情况下也保留数据。近来，非易失性存储器装置在各种领域中的使用一直在增加。
非易失性存储器装置包括各种形式的存储器单元晶体管，并且根据单元阵列结构而分类为NAND型和NOR型存储器装置。这两种类型的非易失性存储器装置具有其自身的优点和缺点。
更具体地，NAND型非易失性存储器装置在高集成度方面具有优点，因为其具有多个存储单元晶体管彼此串联联接的单元串结构。此外，NAND型非易失性存储器装置采用同时改变存储在多个存储器单元晶体管中的信息的操作方案。因此，NAND型非易失性存储器装置的信息更新速度比NOR型非易失性存储器装置的信息更新速度快得多。如上所述，由于其高集成度和快速更新速度，NAND型非易失性存储器装置主要用于需要大容量存储的便携式电子产品(例如，数码相机和MP3播放器)中。
正在进行研究和开发以促进并突出NAND型非易失性存储器装置的优点。因此，已经开发了三维结构的NAND非易失性存储器装置。
发明内容
根据本公开的一个实施方式，一种半导体存储器装置可以包括：基板；源极叠层和初步源极叠层，源极叠层和初步源极叠层彼此间隔开并且布置在基板上方；导电接触插塞，其穿过源极叠层；以及电荷散布层，其穿过初步源极叠层的一部分。
根据本公开的一个实施方式，一种半导体存储器装置可以包括：基板；第一源极层，其位于基板上；初步第二源极层和第二源极层，初步第二源极层和第二源极层布置在第一源极层上方；第三源极层，其包括与初步第二源极层交叠的第一区域和与第二源极层交叠的第二区域；下侧壁绝缘层，其穿过第一源极层、初步第二源极层和第三源极层的第一区域；多个电荷散布层，其与下侧壁绝缘层间隔开并且穿过初步第二源极层和第三源极层的第一区域；导电接触插塞，其穿过第一源极层、第二源极层和第三源极层的第二区域；单元叠层，其位于第三源极层的第二区域上方；以及沟道结构，其穿过单元叠层和第三源极层的第二区域并且连接到初步第二源极层。
附图说明
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图；
图2是示出根据本公开的一个实施方式的存储块的平面图；
图3是示出沿图2的线I-I’截取的半导体存储器装置的截面图；
图4是示出沿图2的线II-II’截取的半导体存储器装置的截面图；
图5A、图5B、图5C、图5D、图5E、图5F和图5G是示出根据本公开的一个实施方式的存储器单元阵列的制造方法的截面图；
图6是示出根据本公开的一个实施方式的存储器系统的配置的框图；以及
图7是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
示出根据本说明书中公开的构思的实施方式的示例的具体结构描述或功能描述仅用于描述根据该构思的实施方式的示例，并且根据该构思的实施方式的示例可以通过各种形式执行，但是描述不限于本说明书中描述的实施方式的示例。
各种实施方式涉及具有改进的操作可靠性的半导体存储器装置。
虽然诸如“第一”和“第二”的术语可能用于描述各种组件，但这些组件不应被理解为受上述术语限制。上述术语仅用于将一个组件与另一个组件区分开，而并不暗示组件的顺序或数量。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，并且同样地，第二组件可以称为第一组件。
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括布置在基板SUB上的存储块BLK1至BLKk和外围电路结构PC。存储块BLK1至BLKk可以与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是块体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过使用选择性外延生长技术而形成的外延薄膜。
外围电路结构PC可以包括构成用于控制存储块BLK1至BLKk的操作的电路的行解码器、列解码器、页缓冲器和控制电路。例如，外围电路结构PC可以包括电联接到存储块BLK1至BLKk的NMOS晶体管、PMOS晶体管、电阻器和电容器。外围电路结构PC可以布置在基板SUB和存储块BLK1至BLKk之间。
存储块BLK1至BLKk中的每一个可以包括源极结构、位线、电联接到源极结构和位线的单元串、电联接到单元串的字线和电联接到单元串的选择线。每个单元串可以包括通过沟道结构彼此串联联接的存储器单元和选择晶体管。每条选择线可以用作选择晶体管中的对应的一个选择晶体管的栅电极。每条字线可以用作存储器单元中的对应的一个存储器单元的栅电极。
根据另一实施方式，基板SUB、外围电路结构PC和存储块BLK1至BLKk可以以与图1所示顺序相反的顺序层叠。结果，外围电路结构PC可以布置在存储块BLK1至BLKk上。
图2是示出根据本公开的一个实施方式的存储块BLK的平面图。
参照图2，存储块BLK可以在接触区CTR中包括初步源极叠层pSL以及穿过初步源极叠层pSL的一部分的多个电荷散布层CLD1和CLD2。存储块BLK可以在单元区CER中包括源极叠层SL和穿过源极叠层SL的多个导电接触插塞DCC。尽管图2中未示出，但是多个导电接触插塞DCC可以被包括在接触区CTR中以及单元区CER中。
多个电荷散布层CDL1和CDL2可以包括布置在下侧壁绝缘层SWI_L的两侧的多个第一电荷散布层CDL1和多个第二电荷散布层CDL2。多个电荷散布层CDL1和CLD2可以与下侧壁绝缘层SWI_L间隔开。
存储块BLK可以包括穿过初步源极叠层pSL的下侧壁绝缘层SWI_L、穿过下侧壁绝缘层SWI_L的多个下外围接触插塞PCT_L、多个第一支撑件SP1以及第二支撑件SP2。然而，第一支撑件SP1和第二支撑件SP2不限于图2所示的配置，并且可以具有各种配置。
根据一个实施方式，多个电荷散布层CDL1和CDL2以及多个下外围接触插塞PCT_L可以布置成之字形图案。多个电荷散布层CDL1和CDL2以及多个下外围接触插塞PCT_L的布置不限于图2所示的布置。
下侧壁绝缘层SWI_L可以阻止电流从初步源极叠层pSL和源极叠层SL流到下外围接触插塞PCT_L。在半导体存储器装置的制造工艺期间，多个第一支撑件SP1和第二支撑件SP2可以阻止蚀刻材料被引入至布置有下外围接触插塞PCT_L的区域中。
图3是示出沿图2的线I-I’截取的半导体存储器装置的截面图。
参照图3，根据本公开的一个实施方式，半导体存储器装置可以包括布置在基板SUB上方的源极叠层SL、初步源极叠层pSL、布置在源极叠层SL上方的单元叠层STc、布置在初步源极叠层pSL上方的虚设叠层STd、穿过与单元叠层STc交叠的源极叠层SL的导电接触插塞DCC、穿过与虚设叠层STd交叠的初步源极叠层pSL的下侧壁绝缘层SWI_L、以及穿过初步源极叠层pSL的一部分的电荷散布层CDL。
基板SUB可以与上面参照图1描述的基板SUB包括相同的材料。可以将限定阱区的导电类型掺杂剂注入基板SUB中。限定阱区的导电类型掺杂剂可以是n型杂质或p型杂质。基板SUB的阱区可以被划分成由隔离层ISO分隔的有源区ACT1和ACT2。隔离层ISO可以包括埋入基板SUB的绝缘材料。有源区ACT1和ACT2可以包括与虚设叠层STd交叠的至少一个第一有源区ACT1和与导电接触插塞DCC交叠的第二有源区ACT2。
源极叠层SL和初步源极叠层pSL可以通过外围电路结构PC和下绝缘结构LIL与基板SUB分开。
外围电路结构PC可以包括如上参照图1所述的晶体管TR。晶体管TR可以包括布置在第一有源区ACT1上方的外围栅极绝缘层、布置在外围栅极绝缘层上方的外围栅电极、以及在外围栅电极的两侧设置在第一有源区ACT1中的第一结Jn1和第二结Jn2。可以通过将n型或p型杂质注入第一有源区ACT1中来限定第一结Jn1和第二结Jn2。所述结中的一个结可以用作源极结，并且另一个结可以用作漏极结。
可以将导电杂质注入第二有源区ACT2中。根据一个实施方式，可以在第二有源区ACT2中限定放电杂质区DCI。放电杂质区DCI可以包括形成PN二极管的导电杂质。放电杂质区DCI可以用作用于排放源极叠层SL中累积的电荷的路径。
外围电路结构PC可以由设置在源极叠层SL和初步源极叠层pSL与基板SUB之间的下绝缘结构LIL覆盖。下绝缘结构LIL可以延伸以覆盖放电杂质区DCI。下绝缘结构LIL可以包括层叠在彼此顶部之上的多个绝缘层。
源极叠层SL可以布置在下绝缘结构LIL上方。源极叠层SL可以包括顺序层叠在下绝缘结构LIL上方的第一源极层L1、第二源极层L2和第三源极层L3。第一源极层L1和第二源极层L2中的每一个可以是包括源极掺杂剂的掺杂半导体层。根据一个实施方式，第一源极层L1和第二源极层L2中的每一个可以包括包含n型杂质的掺杂硅层。第三源极层L3可以包括与虚设叠层STd交叠的第一区域AR1和与单元叠层STc交叠的第二区域AR2。在一些情况下，可以不形成第三源极层L3。第三源极层L3可以包括n型掺杂半导体层和未掺杂半导体层中的至少一个。
源极叠层SL可以被导电接触插塞DCC贯穿。导电接触插塞DCC可以穿过下绝缘结构LIL，以接触基板SUB的放电杂质区DCI。导电接触插塞DCC可以直接接触放电杂质区DCI和源极叠层SL。源极叠层SL和放电杂质区DCI可以通过导电接触插塞DCC彼此联接。因此，累积在源极叠层SL中的电荷可以经由导电接触插塞DCC通过放电杂质区DCI排放到基板SUB。
导电接触插塞DCC可以包括以顺序方式层叠在彼此上的第一图案P1至第五图案P5。第一图案P1和第三图案P3可以设置在下绝缘结构LIL中，并且布置在布置有外围接触插塞PCP的相应高度处。第二图案P2和第四图案P4可以设置在下绝缘结构LIL中，并且分别布置在布置有联接线的高度处。第五图案P5可以延伸到下绝缘结构LIL中，以穿过源极叠层SL并且接触第四图案P4。
初步源极叠层pSL可以布置在下绝缘结构LIL上方。初步源极叠层pSL可以包括第一源极层L1、初步第二源极层pL2和第三源极层L3。初步源极叠层pSL可以包括布置在第一源极层L1和初步第二源极层pL2之间的第一保护层PP1，以及布置在初步第二源极层pL2和第三源极层L3之间的第二保护层PP2。初步源极叠层pSL可以与源极叠层SL布置在相同的高度处。
初步源极叠层pSL可以被下侧壁绝缘层SWI_L和下外围接触插塞PCT_L贯穿，并且可以被电荷散布层CDL部分贯穿。
下外围接触插塞PCT_L可以被下侧壁绝缘层SWI_L围绕。下外围接触插塞PCT_L可以穿过下绝缘结构LIL以接触外围电路结构PC的外围栅电极。因此，下外围接触插塞PCT_L可以通过下侧壁绝缘层SWI_L与初步源极叠层pSL分离。
电荷散布层CDL可以穿过初步源极叠层pSL的一部分。初步源极叠层pSL的第一源极层L1、初步第二源极层pL2和第三源极层L3可以通过电荷散布层CDL彼此并联(inparallel)联接。电荷散布层CDL可以将主要累积在作为源极叠层SL和初步源极叠层pSL的上层的第三源极层L3中的电荷分散到整个源极叠层SL和整个初步源极叠层pSL中。结果，可增加电荷移动并且可以减小电阻，从而提高操作可靠性。
电荷散布层CDL可以与导电接触插塞DCC间隔开。电荷散布层CDL可以经由第一源极层L1和导电接触插塞DCC而联接到放电杂质区DCI。因此，电荷散布层CDL可以改善从导电接触插塞DCC到基板SUB的电荷的释放。
单元叠层STc可以与导电接触插塞DCC交叠。单元叠层STc可以包括在源极叠层SL上方彼此交替层叠的单元层间绝缘层ILDc和导电图案CP1至CPn，其中n是2或更大的自然数。
虚设叠层STd可以包括在初步源极叠层pSL上方彼此交替层叠的虚设绝缘层ILDd和牺牲绝缘层SC。虚设叠层STd可以与单元叠层STc布置在相同的高度处。虚设绝缘层ILDd可以与单元层间绝缘层ILDc布置在相同的高度处，并且牺牲绝缘层SC可以与导电图案CP1至CPn布置在相同的高度处。
单元层间绝缘层ILDc和虚设绝缘层ILDd可以包括相同的材料并且可以通过相同的工艺形成。牺牲绝缘层SC可以包括与单元层间绝缘层ILDc和虚设绝缘层ILDd具有不同蚀刻速率的材料。例如，单元层间绝缘层ILDc和虚设绝缘层ILDd可以包括氧化硅，并且牺牲绝缘层SC可以包括氮化硅。
导电图案CP1至CPn中的每一个可以包括例如掺杂硅层、金属层或金属硅化物层的各种导电材料。导电图案CP1至CPn中的每一个还可以包括阻挡层。例如，导电图案CP1至CPn可以包括两种类型或更多种类型的导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨表面的氮化钛(TiN)层。钨是低电阻金属，并且可以降低导电图案CP1至CPn的电阻。氮化钛(TiN)层可以是阻挡层，并且防止钨和单元层间绝缘层ILDc之间的直接接触。
导电图案CP1至CPn可以用作单元串的栅电极。单元串的栅电极可以包括源极选择线、字线和漏极选择线。源极选择线可以用作源极选择晶体管的栅电极。漏极选择线可以用作漏极选择晶体管的栅电极。字线可以用作存储器单元的栅电极。
单元叠层STc可以围绕沟道结构CH。换句话说，沟道结构CH可以穿过单元叠层STc。沟道结构CH的中央区域可以由芯绝缘层CO填充。沟道结构CH的侧壁可以被存储器层ML围绕。可以使用各种方法将沟道结构CH联接到源极叠层SL。沟道结构CH可以穿过单元叠层STc并且延伸到源极叠层SL中。沟道结构CH的与源极叠层SL交叠的侧壁可以直接接触源极叠层SL。根据一个实施方式，如图3所示，源极叠层SL的第二源极层L2可以直接接触沟道层CL的与第二源极层L2交叠的侧壁。
虚设叠层STd可以围绕上外围接触插塞PCT_U和上侧壁绝缘层SWI_U。换句话说，上外围接触插塞PCT_U和上侧壁绝缘层SWI_U可以穿过虚设叠层STd。上外围接触插塞PCT_U可以穿过虚设叠层STd并且与下外围接触插塞PCT_L交叠。上侧壁绝缘层SWI_U可以围绕上外围接触插塞PCT_U。换句话说，上侧壁绝缘层SWI_U可以布置在虚设叠层STd和上外围接触插塞PCT_U之间。上侧壁绝缘层SWI_U可以穿过虚设叠层STd并且与下侧壁绝缘层SWI_L交叠。上侧壁绝缘层SWI_U可以与下侧壁绝缘层SWI_L包括相同的材料。
图4是示出沿图2的线II-II’截取的半导体存储器装置的截面图。
除了下面将要描述的组件之外，其余的组件与上面参照图2和图3描述的半导体存储器装置的组件基本相同。
参照图4，根据本公开的一个实施方式的半导体存储器装置可以包括穿过单元叠层STc的狭缝SI、穿过源极叠层SL的第一支撑件SP1以及布置在单元叠层STc和虚设叠层STd之间的第二支撑件SP2。
可以用源极接触结构SCT填充狭缝SI。源极接触结构SCT可以通过形成在狭缝SI的侧壁上的狭缝绝缘层SIL与单元叠层STc间隔开。狭缝绝缘层SIL可以被源极接触结构SCT贯穿。源极接触结构SCT可以延伸以连接到源极叠层SL。源极接触结构SCT可以包括单一导电材料，或者两种类型或更多种类型的导电材料。用于源极接触结构SCT的导电材料可以包括掺杂硅层、金属层或金属硅化物层。用于源极接触结构SCT的导电材料还可以包括阻挡层。
第一支撑件SP1可以穿过源极叠层SL。第二支撑件SP2可以布置在单元叠层STc和虚设叠层STd之间。单元叠层STc和虚设叠层STd可以通过第二支撑件SP2彼此分离。第二支撑件SP2可以布置在单元叠层STc下方的源极叠层SL和虚设叠层STd下方的初步源极叠层pSL之间。源极叠层SL和初步源极叠层pSL可以通过第二支撑件SP2彼此分离。在半导体存储器装置的制造工艺期间，第二支撑件SP2可以阻止将蚀刻材料引入到布置有下外围接触插塞PCT_L的区域中。
图5A、图5B、图5C、图5D、图5E、图5F和图5G是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。
参照图5A，可以在包括由隔离层ISO划分的有源区ACT1和ACT2的基板SUB上形成外围电路结构PC和第一图案P1至第四图案P4。外围电路结构PC和第一图案P1至第四图案P4可以由下绝缘结构LIL覆盖。
有源区ACT1和ACT2可以包括第一有源区ACT1和第二有源区ACT2。第二有源区ACT2可以包括放电杂质区DCI，并且第一有源区ACT1可以包括结Jn1和Jn2。
上面已经参照图3详细描述了隔离层ISO、有源区ACT1和ACT2、放电杂质区DCI、结Jn1和Jn2、外围电路结构PC以及下绝缘结构LIL。因此，将会省略其重复描述。
第一图案P1至第四图案P4可以包括导电材料，并且以顺序的方式层叠在放电杂质区DCI上方。第一图案P1至第四图案P4中的布置在最下层上的第一图案P1可以直接接触放电杂质区DCI。
可以在下绝缘结构LIL上形成初步源极叠层100。初步源极叠层100可以包括顺序层叠在彼此的顶部之上的第一源极层101、初步第二源极层105和第三源极层109。在将初步第二源极层105沉积到第一源极层101上之前，可以在第一源极层101上形成第一保护层103。在初步第二源极层105上形成第三源极层109之前，可以在初步第二源极层105上形成第二保护层107。
第一源极层101可以包括包含导电杂质的掺杂半导体层。例如，第一源极层101可以是n型掺杂硅层。初步第二源极层105可以包括与第一保护层103和第二保护层107具有不同蚀刻速率的材料。第一保护层103和第二保护层107可以包括与第一源极层101和第三源极层109具有不同蚀刻速率的材料。例如，初步第二源极层105可以包括未掺杂硅层，并且第一保护层103和第二保护层107中的每一个可以包括氧化物层。第三源极层109可以包括半导体层。例如，第三源极层109可以包括掺杂硅层或未掺杂硅层。
随后，可以穿过不与放电杂质区DCI交叠的初步源极叠层100形成第一沟槽111。
参照图5B，可以通过填充第一沟槽111来形成下侧壁绝缘层113。
参照图5C，第二沟槽115可以穿过下侧壁绝缘层113，第三沟槽131可以穿过初步源极叠层100的一部分，并且开口151可以穿过与放电杂质区DCI交叠的初步源极叠层100。第二沟槽115、第三沟槽131和开口151可以同时形成。
第二沟槽115可以穿过下侧壁绝缘层113并且延伸到下绝缘结构LIL中。第二沟槽115可以暴露第一图案P1至第四图案P4中的布置在顶层的第四图案P4。
第三沟槽131可以与下侧壁绝缘层113和开口151间隔开。
开口151可以穿过与放电杂质区DCI交叠的初步源极叠层100，并且可以延伸到下绝缘结构LIL中。开口151可以暴露第一图案P1至第四图案P4中的布置在顶层的第四图案P4。
第三沟槽131可以比开口151具有更小的宽度。第三沟槽131穿过初步源极叠层100的长度可以小于开口151穿过初步源极叠层100的长度。
参照图5D，可以在初步源极叠层100上方形成导电层以填充第二沟槽115、第三沟槽131和开口151。可以执行平坦化工艺以暴露初步源极叠层100。结果，可以形成填充第二沟槽115并且直接接触第四图案P4的下外围接触插塞117。可以通过填充第三沟槽131来形成电荷散布层133。可以形成填充开口151并且直接接触第四图案P4的第五图案153。第一图案P1至第四图案P4和第五图案153可以形成连接到放电杂质区DCI的导电接触插塞160。
平坦化工艺可以包括化学机械抛光(CMP)工艺。可以执行平坦化工艺以去除第二沟槽115、第三沟槽131和开口151外部的导电层。
参照图5E，可以在初步源极叠层100上方形成初步叠层210。初步叠层210可以包括彼此交替层叠的第一材料层211和第二材料层213。第一材料层211和第二材料层213可以延伸以与导电接触插塞160交叠。
第一材料层211可以与第二材料层213包括不同的材料。根据一个实施方式，第一材料层211可以包括绝缘材料，并且第二材料层213可以包括与第一材料层211具有不同的蚀刻速率的牺牲绝缘材料。例如，每个第一材料层211可以包括氧化硅，并且每个第二材料层213可以包括氮化硅。
随后，沟道孔231可以延伸到初步叠层210中。沟道孔231可以布置成不与导电接触插塞160交叠。沟道孔231可以穿过初步叠层210。沟道孔231可以穿过初步源极叠层100的第三源极层109、第二保护层107、初步第二源极层105和第一保护层103。沟道孔231可以延伸到第一源极层101中。
随后，可以在沟道孔231的表面上形成存储器层233。存储器层233可以包括隧穿绝缘层、数据存储层和阻挡绝缘层。
可以在存储器层233的表面上形成沟道层235，并且沟道孔231的中央区域可以通过沟道层235敞开。可以用芯绝缘层237填充沟道孔231的敞开的中央区域。沟道层235可以包括硅层。芯绝缘层237可以包括氧化物。
可以将存储器层233、沟道层235、芯绝缘层237和覆盖图案239定义为单元插塞241。
参照图5F，可以形成穿过初步叠层210并且与下侧壁绝缘层113交叠的上侧壁绝缘层251。上侧壁绝缘层251可以与下侧壁绝缘层113包括相同的材料。
参照图5F和图5G，上外围接触插塞253可以穿过上侧壁绝缘层251。
随后，狭缝(对应于如图2和图4所示的狭缝S1)可以穿过初步叠层210。狭缝可以形成为不与导电接触插塞160交叠。狭缝可以布置成与沟道层235相邻。当执行形成狭缝的蚀刻工艺时，初步源极叠层100的第三源极层109可以用作蚀刻停止层。
随后，可以通过狭缝去除围绕单元插塞241的第二材料层213中的每个的一部分。可以用第三材料层215填充去除了第二材料层213的区域。结果，可以形成与初步源极叠层100交叠并且包括彼此交替层叠的第一材料层211和第三材料层215的单元叠层230(对应于图3和图4中的STc)。
每个第三材料层215可以包括掺杂硅层、金属硅化物层和金属层中的至少一个。每个第三材料层215还可以包括诸如氮化钛层、氮化钨层或氮化钽层的阻挡层。
不与导电接触插塞160交叠的第一材料层211和第二材料层213可以保留为包括绝缘材料的虚设叠层(对应于图3和图4中的STd)，并且阻止导电材料的引入。
随后，可以在狭缝的侧壁上形成狭缝绝缘层(对应于图4中的SIL)而暴露狭缝的底表面。初步源极叠层100可以通过狭缝的底表面暴露。
狭缝可以延伸以暴露初步第二源极层105，从而去除初步第二源极层105。可以通过去除了初步第二源极层105的区域去除存储器层233的一部分。当去除初步第二源极层105时，第一保护层103和第二保护层107可以防止第三源极层109和第一源极层101的损耗。可以在去除存储器层233的同时去除第一保护层103和第二保护层107。
随着去除初步第二源极层105、存储器层233的一部分、第一保护层103和第二保护层107，可以在第三源极层109和第一源极层101之间使水平空间敞开。
可以用第二源极层105’填充水平空间。第二源极层105’可以接触沟道层23 5的侧壁、第一源极层101和第三源极层109。可以通过化学气相沉积(CVD)或者通过使用沟道层235、第一源极层101和第三源极层109中的每一个作为晶种层的生长方法来形成第二源极层105’。第二源极层105’可以直接接触导电接触插塞160。例如，第二源极层105’可以直接接触第五图案153。第二源极层105’可以包括导电类型的掺杂剂。例如，第二源极层105’可以是n型掺杂硅层。第二源极层105’中的导电类型掺杂剂可以通过加热而扩散到与第二源极层105’接触的第三源极层109和沟道层235中。
可以形成接触第二源极层105’并且延伸到狭缝绝缘层(对应于图4中的SIL)的源极接触结构(对应于图4的SCT)。源极接触结构可以包括导电材料。
图6是示出根据本公开的一个实施方式的存储器系统1100的配置的框图。
参照图6，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存存储器芯片组成的多芯片封装。存储器装置1120可以是非易失性存储器。此外，存储器装置1120可以包括参照图1至图4描述的配置，并且可以通过参照图5A、图5B、图5C、图5D、图5E、图5F和图5G描述的方法进行制造。根据一个实施方式，存储器装置1120可以包括：基板、在基板上方彼此隔开的源极叠层和初步源极叠层、穿过源极叠层的导电接触插塞、以及穿过初步源极叠层的一部分的导电接触插塞。因为存储器装置1120以与如上所述的方式相同的方式配置，所以这里不再重复其详细描述。
存储器控制器1110可以被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的控制操作，并且主机接口1113可以包括接入存储器系统1100的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中包括的错误，并且纠正检测到的错误。存储器接口1115可以在存储器控制器1110和存储器装置1120之间进行接口连接。存储器控制器1110还可以包括存储代码数据以与主机进行接口连接的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是其中组合了存储器装置1120和存储器控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过包括通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子装置(IDE)的接口协议之一与外部装置(例如，主机)通信。
图7是示出根据本公开的一个实施方式的计算系统1200的配置的框图。
参照图7，根据本公开的一个实施方式的计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。
存储器装置1212和存储器控制器1211可以与如上面参照图6描述的存储器装置1120和存储器控制器1110以相同的方式进行配置。
根据本公开，电荷散布层可以与导电接触插塞间隔开，以使累积在源极叠层的上部的电荷散布到整个源极叠层中，从而减小电阻，使得可以提高操作可靠性。
对于本领域技术人员来说显而易见的是在不脱离本发明的精神或范围的情况下，可以对本发明的上述实施方式进行各种修改。因此，本发明旨在覆盖所有这些修改，只要它们落入所附权利要求及其等同物的范围内。
相关申请的交叉引用
本申请要求2022年7月18日于韩国知识产权局提交的韩国专利申请No.10-2022-0088455的优先权，其全部公开内容通过引用结合于此。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基板；
源极叠层和初步源极叠层，所述源极叠层和所述初步源极叠层彼此间隔开并且布置在所述基板上方；
导电接触插塞，所述导电接触插塞穿过所述源极叠层；以及
电荷散布层，所述电荷散布层穿过所述初步源极叠层的一部分。
2.根据权利要求1所述的半导体存储器装置，其中，所述导电接触插塞朝向所述基板穿过所述源极叠层的底表面，并且
所述初步源极叠层的一部分沿着所述电荷散布层的朝向所述基板的底表面延伸。
3.根据权利要求1所述的半导体存储器装置，其中，所述电荷散布层的宽度小于所述导电接触插塞的宽度。
4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
虚设叠层，所述虚设叠层包括在所述初步源极叠层上方彼此交替地层叠的虚设绝缘层和牺牲绝缘层；
下外围接触插塞，所述下外围接触插塞穿过所述初步源极叠层；以及
上外围接触插塞，所述上外围接触插塞穿过所述虚设叠层并且与所述下外围接触插塞交叠。
5.根据权利要求4所述的半导体存储器装置，所述半导体存储器装置还包括穿过所述初步源极叠层和所述虚设叠层中的至少一个的支撑件。
6.根据权利要求1所述的半导体存储器装置，其中，所述初步源极叠层包括第一源极层和位于所述第一源极层上的第二源极层，并且
其中，所述电荷散布层穿过所述第一源极层的一部分。
7.根据权利要求6所述的半导体存储器装置，其中，所述电荷散布层包括：
底表面，所述底表面面向所述基板并且接触所述第一源极层；以及
侧壁，所述侧壁接触所述第二源极层。
8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
隔离层，所述隔离层布置在所述基板中；
外围电路结构，所述外围电路结构包括布置在所述基板的通过所述隔离层而彼此分离的有源区中的与初步源极叠层交叠的第一有源区上方的晶体管；以及
下绝缘结构，所述下绝缘结构在所述基板和所述初步源极叠层之间覆盖所述外围电路结构。
9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
隔离层，所述隔离层布置在所述基板中；
放电杂质区，所述放电杂质区被限定在所述基板的通过所述隔离层而彼此分离的有源区中的与所述导电接触插塞交叠的第二有源区中，所述放电杂质区接触所述导电接触插塞；以及
下绝缘结构，所述下绝缘结构布置在所述基板和所述源极叠层之间，并且被所述导电接触插塞贯穿。
10.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
单元叠层，所述单元叠层包括在所述源极叠层上方彼此交替地层叠的单元层间绝缘层和导电图案；以及
沟道结构，所述沟道结构穿过所述单元叠层并且联接到所述源极叠层。
11.根据权利要求10所述的半导体存储器装置，其中，所述沟道结构延伸到所述源极叠层中并且具有直接接触所述源极叠层的侧壁。
12.根据权利要求1所述的半导体存储器装置，其中，所述导电接触插塞与所述电荷散布层间隔开。
13.一种半导体存储器装置，所述半导体存储器装置包括：
基板；
第一源极层，所述第一源极层位于所述基板上；
第二源极层，所述第二源极层布置在所述第一源极层上方；
第三源极层，所述第三源极层包括与所述第二源极层交叠的第一区域和第二区域；
下侧壁绝缘层，所述下侧壁绝缘层穿过所述第一源极层、所述第二源极层和所述第三源极层的所述第一区域；
多个电荷散布层，所述多个电荷散布层与所述下侧壁绝缘层间隔开并且穿过所述第二源极层和第三源极层的所述第一区域；
导电接触插塞，所述导电接触插塞穿过所述第一源极层、所述第二源极层和所述第三源极层的所述第二区域；
单元叠层，所述单元叠层位于所述第三源极层的所述第二区域上方；以及
沟道结构，所述沟道结构穿过所述单元叠层和所述第三源极层的所述第二区域并且连接到所述第二源极层。
14.根据权利要求13所述的半导体存储器装置，其中，所述第一源极层和所述第三源极层联接到所述导电接触插塞和所述多个电荷散布层。
15.根据权利要求13所述的半导体存储器装置，其中，所述多个电荷散布层包括布置在所述下侧壁绝缘层的两侧的多个第一电荷散布层和多个第二电荷散布层。
16.根据权利要求13所述的半导体存储器装置，其中，所述多个电荷散布层中的一个电荷散布层的宽度小于所述导电接触插塞的宽度。
17.根据权利要求13所述的半导体存储器装置，其中，所述第一源极层沿着所述多个电荷散布层的底表面延伸。
18.根据权利要求13所述的半导体存储器装置，其中，所述基板包括连接到所述导电接触插塞的放电杂质区。
19.根据权利要求18所述的半导体存储器装置，其中，所述多个电荷散布层经由所述第一源极层和所述导电接触插塞连接到所述放电杂质区。
20.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括穿过所述下侧壁绝缘层的下外围接触插塞。
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