CN116896896A - 半导体存储器设备和半导体存储器设备的制造方法 - Google Patents

Abstract

本公开涉及半导体存储器设备和半导体存储器设备的制造方法。一种半导体存储器设备包括：第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；穿入第一栅极堆叠结构的虚设垂直通道；在虚设垂直通道的两侧处穿入第一栅极堆叠结构的下部垂直通道；第二栅极堆叠结构，包括在垂直方向上交替堆叠在第一栅极堆叠结构上的第二层间绝缘层和第二导电层；部分地穿入第二栅极堆叠结构的第一选择线隔离结构；连接到下部垂直通道、同时穿入第二栅极堆叠结构的上部垂直通道；以及在垂直方向上与虚设垂直通道重叠的第二选择线隔离结构，第二选择线隔离结构穿入第二栅极堆叠结构的一部分。

Description

半导体存储器设备和半导体存储器设备的制造方法

相关申请的交叉引用

本申请要求于2022年3月31日在韩国知识产权局提交的韩国专利申请号10-2022-0040013的优先权，该申请的整体公开内容通过引用并入本文。

技术领域

本公开总体上涉及半导体存储器设备和半导体存储器设备的制造方法，并且更具体地，涉及三维半导体存储器设备和三维半导体存储器设备的制造方法。

背景技术

非易失性存储器设备是在其中存储的数据即使当功率供应中断时也保有原样的存储器设备。由于其中在衬底之上以单层形式形成存储器单元的二维非易失性存储器设备的集成度的提高达到极限，因此最近已经提出一种三维非易失性存储器设备，在三维非易失性存储器设备中，存储器单元垂直地堆叠在衬底之上。

三维非易失性存储器设备包括交替堆叠的绝缘层和栅极电极，以及穿入绝缘层和栅极电极的通道层，并且存储单元沿着通道层堆叠。已经开发了各种结构和各种制造方法来提高这样的具有三维结构的非易失性存储器设备的操作可靠性。

发明内容

依照本公开的一个方面，提供了一种半导体存储器设备，该半导体存储器设备包括：第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；穿入第一栅极堆叠结构的虚设垂直通道；在虚设垂直通道的两侧处穿入第一栅极堆叠结构的下部垂直通道；第二栅极堆叠结构，包括在垂直方向上交替堆叠在第一栅极堆叠结构上的第二层间绝缘层和第二导电层；部分地穿入第二栅极堆叠结构的第一选择线隔离结构；连接到下部垂直通道、同时穿入第二栅极堆叠结构的上部垂直通道；以及在垂直方向上与虚设垂直通道重叠的第二选择线隔离结构，第二选择线隔离结构穿入第二栅极堆叠结构的一部分。

依照本公开的另一方面，提供了一种半导体存储器设备，该半导体存储器设备包括：第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；穿入第一栅极堆叠结构的虚设垂直通道和下部垂直通道；设置在虚设垂直通道之上并且直接设置在虚设垂直通道上的蚀刻停止层；围绕下部垂直通道的下部存储器层；第二栅极堆叠结构，包括在垂直方向上交替堆叠在第一栅极堆叠结构上的第二层间绝缘层和第二导电层；设置在第二栅极堆叠结构上的上部绝缘层；穿入第二栅极堆叠结构的一部分和上部绝缘层的第一选择线隔离结构；以及穿入上部绝缘层和第二栅极堆叠结构的第二选择线隔离结构，第二选择线隔离结构与蚀刻停止层接触。

依照本公开的又一方面，提供了一种制造半导体存储器设备的方法，该方法包括：形成第一堆叠结构；形成穿入第一堆叠结构的虚设垂直通道和下部垂直通道；在第一堆叠结构上形成第二堆叠结构；形成穿入第二堆叠结构的部分的第一选择线隔离结构和第二选择线隔离结构；以及形成连接到下部垂直通道、同时穿入第二堆叠结构的上部垂直通道，其中第二选择线隔离结构被形成为长于第一选择线隔离结构，并且其中第一堆叠结构和第二堆叠结构中的每一者包括在垂直方向上交替堆叠的多个第一材料层和多个第二材料层。

依照本公开的又一方面，提供了一种制造半导体存储器设备的方法，该方法包括：形成第一堆叠结构；形成穿入第一堆叠结构的通道孔；沿着通道孔的表面形成下部存储器层；在通道孔内部形成虚设垂直通道和下部垂直通道；在下部存储器层中的每个下部存储器层内部形成绝缘层；在第一堆叠结构上形成第二堆叠结构；形成连接到下部垂直通道、同时穿入第二堆叠结构的上部垂直通道；以及形成第一选择线隔离结构和第二选择线隔离结构，第一选择线隔离结构和第二选择线隔离结构穿入第二堆叠结构的部分，其中下部存储器层中的每个下部存储器层包括：沿着通道孔之中与其相对应的通道孔的侧壁延伸的阻挡绝缘层、沿着阻挡绝缘层的侧壁延伸的数据存储层、以及沿着数据存储层的侧壁延伸的隧道绝缘层，并且其中绝缘层设置在阻挡绝缘层与隧道绝缘层之间，并且覆盖数据存储层。

附图说明

现在将在下文中参考附图更充分地描述实施例的示例；然而，它们可以以不同的形式体现并且不应被解释为限于本文中阐述的实施例。

在附图中，为了图示的清楚性，尺寸可能被夸大。将理解，当元件被称为“在两个元件之间”时，它可以是两个元件之间的仅有元件，或者也可以存在一个或多个中间元件。类似的附图标记始终指代类似的元件。

实施例提供半导体存储器设备和半导体存储器设备的制造方法，该半导体存储器设备和半导体存储器设备的制造方法可以便于将上部垂直通道与下部垂直通道彼此连接的制造工艺，并且具有稳定的结构和改进的特性。

图1是示意性地图示依照本公开的一个实施例的半导体存储器设备的框图。

图2是图示依照本公开的一个实施例的半导体存储器设备的布局的平面图。

图3是图示依照本公开的一个实施例的半导体存储器设备的结构的截面图。

图4A、4B、4C、4D和4E是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。

图5A、5B、5C和5D是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。

图6A、6B、6C、6D、6E、6F、6G、6H和6I是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。

图7A、7B、7C和7D是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。

图8是图示依照本公开的一个实施例的存储器系统的配置的框图。

图9是图示依照本公开的一个实施例的计算系统的配置的框图。

具体实施方式

出于描述根据本公开的构思的实施例的目的，本文中公开的特定结构或功能描述仅是说明性的。根据本公开的构思的实施例可以以各种形式实现，并且不能被解释为限于本文中阐述的实施例。

将理解，虽然术语“第一”、“第二”等可以在本文中用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的“第一”元件也可以被称为“第二”元件。将理解，当元件或层等被称为“在另一元件或层等上”、“连接到”、“接触”或“耦合到”另一元件或层等时，它可以直接在另一元件或层等上、直接连接到、直接接触或直接耦合到另一元件或层等，或者可以存在中间元件或层等。相反，当元件或层等被称为“直接在另一元件或层等上”、“直接连接到”、“直接接触”或“直接耦合到”另一元件或层等时，没有中间元件或层存在。在一些实施例中，将理解，当结构或元件等被称为穿入另一结构或元件等时，它可以通过延伸到另一结构或元件等的一部分中而部分地穿入另一结构或元件等，或者通过穿过整个结构或元件等而完全穿入另一结构或元件等。

图1是示意性地图示依照本公开的一个实施例的半导体存储器设备的框图。

参考图1，半导体存储器设备可以包括设置在衬底SUB上的外围电路结构PC和存储器块BLK1至BLKk(k是大于2的自然数)。

衬底SUB可以是单晶半导体层。例如，衬底SUB可以是体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、硅-锗衬底或通过选择性外延生长工艺形成的外延薄膜。

外围电路结构PC可以包括行解码器、列解码器、页缓冲器、控制电路等，它们构成用于控制存储器块BLK1至BLKk的操作的电路。例如，外围电路结构PC可以包括电连接到存储器块BLK1至BLKk的NMOS晶体管、PMOS晶体管、电阻器、电容器等。外围电路结构PC可以设置在衬底SUB与存储器块BLK1至BLKk之间。然而，本公开不排除其中外围电路结构PC延伸到衬底SUB的不与存储器块BLK1至BLKk重叠的另一区域的实施例。

存储器块BLK1至BLKk中的每个存储器块可以包括杂质掺杂区域、位线、电连接到杂质掺杂区域和位线的单元串、电连接到单元串的字线、以及电连接到单元串的选择线。每个单元串可以包括存储器单元和选择晶体管，存储器单元和选择晶体管通过通道层串联连接。每个选择线可以用作与其相对应的选择晶体管的栅极电极，并且每个字线可以用作与其相对应的存储器单元的栅极电极。

为了增大多个单元串的布置密度，多个单元串可以连接到相同位线，并且共享相同字线。根据此结构，两个或更多个单元串可以共享相同字线，并且连接到相同位线。为了单独控制该两个或更多个单元串，该两个或更多个单元串可以单独连接到彼此隔离的两个或更多个选择线。在一个实施例中，共享相同字线和相同位线的单元串的数量增加，并且单元串的布置密度减小，使得可以提高半导体存储器设备的集成度。选择线可以通过选择线隔离结构彼此隔离。

图2是图示依照本公开的一个实施例的半导体存储器设备的布局的平面图。在下文中，第一方向X、第二方向Y和第三方向Z可以被限定为彼此相交的轴所面对的方向。在一个实施例中，第一方向X、第二方向Y和第三方向Z可以被限定为XYZ坐标系的X轴、Y轴和Z轴。

参考图2，依照本公开的实施例的半导体存储器设备可以包括第一栅极堆叠结构GST1和第二栅极堆叠结构GST2。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一者可以包括在第一方向X和第二方向Y上延伸并且在第三方向Z上堆叠的多个层。该多个层可以是图3中所示的层间绝缘层ILD和导电层CD。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可以布置在第三方向Z上。

第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一者可以通过狭缝S分割。第二栅极堆叠结构GST2可以包括通过选择线隔离结构DSM1和DSM2在第一方向X上彼此隔离的层。选择线隔离结构DSM1和DSM2可以包括第一选择线隔离结构DSM1和第二选择线隔离结构DSM2。第一选择线隔离结构DSM1中的每个第一选择线隔离结构可以被设置成比第二选择线隔离结构DSM2更靠近狭缝S。第二选择线隔离结构DSM2可以在第一方向X上被设置在彼此相邻的第一选择线隔离结构DSM1之间。换句话说，第一选择线隔离结构DSM1可以设置在第二选择线隔离结构DSM2的两侧处。

狭缝S可以沿着第一栅极堆叠结构GST1和第二栅极堆叠结构GST2的侧壁在第三方向Z上延伸。绝缘材料可以设置在狭缝S内部，或者绝缘材料和穿入绝缘材料的导电垂直接触部可以被形成在狭缝S内部。导电垂直接触部可以通过绝缘材料与第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一者的导电层绝缘。选择线隔离结构DSM1和DSM2可以在第一方向X上被设置在彼此相邻的狭缝S之间。选择线隔离结构DSM1和DSM2可以与第一栅极堆叠结构GST1重叠。换句话说，选择线隔离结构DSM1和DSM2的深度可以被控制为选择线隔离结构DSM1和DSM2不穿入第一栅极堆叠结构GST1的深度。

狭缝S和选择线隔离结构DSM1和DSM2中的每一者可以在第二方向Y上延伸。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一者可以由多个单元垂直通道CEP穿入。该多个单元垂直通道CEP可以设置在选择线隔离结构DSM1和DSM2中的每个选择线隔离结构的两侧处。每个单元垂直通道CEP可以在第三方向Z上延伸。设置在彼此相邻的狭缝S之间的多个单元垂直通道CEP可以被分成多个通道组。图3中所示的第二栅极堆叠结构GST2的多个导电层CD之中的至少一个最上面的导电层可以通过选择线隔离结构DSM1和DSM2分成多个线，并且每个线可以用作漏极选择线。多个通道组可以分别由利用最上面的导电线而配置的该多个线单独控制。第一栅极堆叠结构GST1可以由多个虚设垂直通道DCH穿入。多个虚设垂直通道DCH可以在第二方向Y上布置成线。第二选择线隔离结构DSM2可以与多个虚设垂直通道DCH重叠。第二栅极堆叠结构GST2的邻近第二选择线隔离结构DSM2的部分可以与每个虚设垂直通道DCH重叠。

选择线隔离结构DSM1和DSM2中的每个选择线隔离结构的宽度可以被形成为与每个狭缝S的宽度不同。更具体地，选择线隔离结构DSM1和DSM2中的每个选择线隔离结构可以被形成为在第一方向X上窄于每个狭缝S。第二选择线隔离结构DSM2可以被形成为在第一方向X上窄于每个虚设垂直通道DCH。

每个单元垂直通道CEP可以包括穿入第一栅极堆叠结构GST1的下部垂直通道CEP(B)和穿入第二栅极堆叠结构GST2的上部垂直通道CEP(T)。上部垂直通道CEP(T)可以与下部垂直通道CEP(B)重叠，并且连接到下部垂直通道CEP(B)。虚设垂直通道DCH可以以与下部垂直通道CEP(B)相同的结构来形成。

在多个虚设垂直通道DCH的两侧处，多个下部垂直通道CEP(B)可以以Z字形设置。然而，本公开不限于此。在一个实施例中，在多个虚设垂直通道DCH的两侧处，多个下部垂直通道CEP(B)可以在第一方向X和第二方向Y上并排布置。可以根据多个下部垂直通道CEP(B)的布置来设计多个上部垂直通道CEP(T)的布置。

图3是图示依照本公开的一个实施例的半导体存储器设备的结构的截面图。图3图示沿着图2中所示的线I-I'获取的半导体存储器设备的截面图。

参考图3，依照本公开的实施例的半导体存储器设备可以包括源极结构SOS。源极结构SOS可以具有沿着由第一方向X和第二方向Y限定的平面扩展的板的形状。第一方向X和第二方向Y可以彼此相交。在一个示例中，第一方向X和第二方向Y可以彼此正交。

在一个实施例中，源极结构SOS可以设置在物理地支撑源极结构SOS的衬底上。在一个示例中，该衬底可以是半导体衬底或绝缘体衬底。

在一个实施例中，包括晶体管和线的外围电路结构可以设置在源极结构SOS与衬底之间。

源极结构SOS可以包括第一源极层SL1、源极通道连接层SCC和第二源极层SL2。第一源极层SL1、源极通道连接层SCC和第二源极层SL2可以在第三方向Z上堆叠。第三方向Z可以与第一方向X和第二方向Y相交。在一个示例中，第三方向Z可以与第一方向X和第二方向Y正交。在一个实施例中，第三方向Z可以被称为垂直方向。

第一源极层SL1、源极通道连接层SCC和第二源极层SL2可以包括相同材料。第一源极层SL1、源极通道连接层SCC和第二源极层SL2可以包括半导体材料。在一个实施例中，第一源极层SL1、源极通道连接层SCC和第二源极层SL2可以包括掺杂多晶硅。源极通道连接层SCC可以以各种形式设置。在第一源极层SL1、源极通道连接层SCC和第二源极层SL2中的每一者中掺杂的导电类型杂质可以是n型和p型中的至少一种。第一源极层SL1、源极通道连接层SCC和第二源极层SL2可以包括相同导电类型的杂质或者包括不同导电类型的杂质。

第一栅极堆叠结构GST1和第二栅极堆叠结构GST2可以在第三方向Z上堆叠在源极结构SOS上。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2中的每一者可以包括在第三方向Z上交替堆叠的层间绝缘层ILD和导电层CD。

第一栅极堆叠结构GST1和第二栅极堆叠结构GST2的层间绝缘层ILD可以包括各种绝缘材料。在一个实施例中，层间绝缘层ILD可以包括氧化物。第一栅极堆叠结构GST1和第二栅极堆叠结构GST2的导电层CD可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一者。每个导电层CD可以用作连接到存储器单元的字线或连接到选择晶体管的选择线。导电层CD之中邻近源极结构SOS的最下面的导电层可以用作源极选择线。导电层CD之中与源极结构间隔最远的最上面的导电层可以用作漏极选择线。

下部垂直通道CEP(B)和虚设垂直通道DCH可以穿入第一栅极堆叠结构GST1、第二源极层SL2、源极通道连接层SCC和第一源极层SL1。下部垂直通道CEP(B)和虚设垂直通道DCH可以穿入第一栅极堆叠结构GST1的层间绝缘层ILD和导电层CD。下部垂直通道CEP(B)和虚设垂直通道DCH可以在第三方向Z上延伸。下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者的最下面部分可以设置在第一源极层SL1中。

下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者可以由下部存储器层ML(B)围绕。下部存储器层ML(B)可以包括第一存储器层ML1，第一存储器层ML1设置在下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者与第一栅极堆叠结构GST1之间。在一个实施例中，第一存储器层ML1可以围绕下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者的侧壁。下部存储器层ML(B)还可以包括第二存储器层ML2，第二存储器层ML2设置在下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者与第一源极层SL1之间。源极通道连接层SCC可以在第一存储器层ML1与第二存储器层ML2之间延伸，并且连接到下部垂直通道CEP(B)和虚设垂直通道DCH中的每一者。

上部垂直通道CEP(T)可以穿入第二栅极堆叠结构GST2。上部垂直通道CEP(T)可以在第三方向Z上延伸。上部垂直通道CEP(T)可以穿入第二栅极堆叠结构GST2的层间绝缘层ILD和导电层CD。上部垂直通道CEP(T)可以穿入第二栅极堆叠结构GST2中的最下面的层间绝缘层ILD。

上部垂直通道CEP(T)的侧壁可以由上部存储器层ML(T)围绕。上部存储器层ML(T)可以设置在上部垂直通道CEP(T)与第二栅极堆叠结构GST2之间。上部垂直通道CEP(T)可以连接到下部垂直通道CEP(B)。

虚设垂直通道DCH、下部垂直通道CEP(B)和上部垂直通道CEP(T)中的每一者可以包括通道层CL、封盖图案CAP和芯柱CO。芯柱CO和封盖图案CAP可以设置在虚设垂直通道DCH、下部垂直通道CEP(B)和上部垂直通道CEP(T)中的每一者的中心区域中。通道层CL可以沿着芯柱CO的侧壁和封盖图案CAP的侧壁在第三方向Z上延伸。通道层CL可以被配置有硅、锗或其组合，并且用作单元串的通道区域。在一个实施例中，通道层CL可以包括未掺杂的硅。封盖图案CAP可以被配置有硅、锗或其组合，该硅、锗或其组合包括用于结的导电类型掺杂剂。在一个实施例中，封盖图案CAP可以被配置有n型掺杂硅。

下部垂直通道CEP(B)的通道层CL可以穿入第一栅极堆叠结构GST1、第二源极层SL2、源极通道连接层SCC和第一源极层SL1。下部垂直通道CEP(B)的通道层CL可以与源极通道连接层SCC接触。下部垂直通道CEP(B)的通道层可以通过源极通道连接层SCC电连接到源极结构SOS。

可以设置狭缝S，狭缝S穿入第二栅极堆叠结构GST2、第一栅极堆叠结构GST1和第二源极层SL2。

可以设置第一选择线隔离结构DSM1和第二选择线隔离结构DSM2，第一选择线隔离结构DSM1和第二选择线隔离结构DSM2穿入第二栅极堆叠结构GST2的部分。第一选择线隔离结构DSM1和第二选择线隔离结构DSM2在第三方向Z上的深度可以彼此相同或不同。第二选择线隔离结构DSM2可以与第一栅极堆叠结构GST1的虚设垂直通道DCH重叠，虚设垂直通道DCH在第三方向Z上对应于第二选择线隔离结构DSM2。第二选择线隔离结构DSM2可以延伸以与虚设垂直通道DCH接触，或设置在第三方向Z上与虚设垂直通道DCH间隔开的位置处。

在一个实施例中，虚设垂直通道DCH可以以与下部垂直通道CEP(B)相同的结构形成。在另一实施例中，虚设垂直通道DCH的封盖图案CAP可以保持在第三方向Z上比下部垂直通道CEP(B)的封盖图案CAP的高度低的高度处。虚设垂直通道DCH还可以包括蚀刻停止层ESL。虚设垂直通道DCH的蚀刻停止层ESL可以被配置有封盖图案CAP的氧化物。

下部存储器层ML(B)和上部存储器层ML(T)中的每一者可以包括沿着通道层CL的表面延伸的阻挡绝缘层、在阻挡绝缘层与通道层CL之间的数据存储层、以及在数据存储层与通道层CL之间的隧道绝缘层。稍后将参考图6B详细描述阻挡绝缘层、数据存储层和隧道绝缘层。

上部垂直通道CEP(T)可以包括在第三方向Z上比第二栅极堆叠结构GST2进一步突出的突出部分。上部垂直通道CEP(T)的突出部分可以由上部绝缘层UIL覆盖。上部绝缘层UIL可以设置在第二栅极堆叠结构GST2上，并且由狭缝S穿入。

图4A至4E是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。图4A至4E是沿着图2中所示的线I-I'获取的工艺截面图。

参考图4A，可以形成第一堆叠结构100。第一材料层101和第二材料层103可以在垂直方向上交替堆叠，从而形成第一堆叠结构100。第一堆叠结构100可以被形成在掺杂半导体层(未示出)上。第一材料层101可以由与第二材料层103的材料不同的材料形成，并且第一材料层101和第二材料层103可以具有不同的蚀刻速率。在一个实施例中，第一材料层101可以被形成为氧化硅层，并且第二材料层103可以被形成为氮化硅层。在一个实施例中，第一堆叠结构100的最上面部分可以包括第二材料层103。

可以形成穿入第一堆叠结构100的下部存储器层131、下部垂直通道139和虚设垂直通道139′。在一个实施例中，为了形成下部存储器层131、下部垂直通道139和虚设垂直通道139′，可以形成穿入第一堆叠结构100的通道孔，可以沿着通道孔的侧壁形成下部存储器层131，并且然后可以沿着下部存储器层131的侧壁形成通道层133。随后，可以在通道孔的中心区域内部形成芯柱135和封盖图案137。封盖图案137可以被形成在芯柱135上。下部存储器层131可以被形成为衬垫形状。通道层133可以包括用作通道区域的半导体层。例如，通道层133可以包括硅。在一个实施例中，通道层133可以被形成为衬垫形状，并且通道孔的中心区域可以包括未填充有通道层的部分。芯柱135可以包括氧化物，并且封盖图案137可以包括导电类型掺杂剂。该导电类型掺杂剂可以包括用于结的n型掺杂剂。该导电类型掺杂剂可以包括反掺杂的p型掺杂剂。

通过上述工艺，下部垂直通道139和虚设垂直通道139′中的每一者的侧壁可以由下部存储器层131围绕，并且下部垂直通道139和虚设垂直通道139′中的每一者可以包括通道层133、芯柱135和封盖图案137。

参考图4B，可以在第一堆叠结构100上形成第二堆叠结构200。第二堆叠结构200可以包括在垂直方向上交替堆叠在第一堆叠结构100上的第一材料层201和第二材料层203。在一个实施例中，第一堆叠结构100的第一材料层101可以包括与第二堆叠结构200的第一材料层201相同的材料，并且第一堆叠结构100的第二材料层103可以包括与第二堆叠结构200的第二材料层203相同的材料。

可以通过蚀刻第二堆叠结构200的部分，来形成第一选择线隔离结构250和初步选择线隔离结构270。在一个实施例中，可以同时形成第一选择线隔离结构250和初步选择线隔离结构270。在一个实施例中，第一选择线隔离结构250的宽度和初步选择线隔离结构270的宽度可以彼此不同，并且第一选择线隔离结构250的长度和初步选择线隔离结构270的长度可以彼此不同。例如，初步选择线隔离结构270的第二宽度W2可以宽于第一选择线隔离结构250的第一宽度W1。初步选择线隔离结构270的第二长度L2可以长于第一选择线隔离结构250的第一长度L1。初步选择线隔离结构270可以与虚设垂直通道139′重叠。换句话说，虚设垂直通道139′和初步选择线隔离结构270可以在垂直方向上设置成线。第一选择线隔离结构250和初步选择线隔离结构270可以被配置有绝缘材料。

参考图4C，可以形成穿入第二堆叠结构200的上部存储器层231和上部垂直通道239。为了形成上部存储器层231和上部垂直通道239，可以形成穿入第二堆叠结构200的通道孔，可以沿着通道孔的侧壁形成上部存储器层231，并且然后可以沿着上部存储器层231的侧壁形成通道层233。随后，可以在通道孔的中心区域中形成芯柱235和封盖图案237。封盖图案237可以被形成在芯柱235的顶部上。

通过上述工艺，上部垂直通道239的侧壁可以由上部存储器层231围绕。上部垂直通道239可以包括通道层233、芯柱235和封盖图案237。

上部垂直通道239可以连接到下部垂直通道139。在一个实施例中，每个上部垂直通道239的通道层233可以与每个下部垂直通道139的封盖图案137接触。上部垂直通道239和下部垂直通道139可以在作为垂直方向的第三方向Z上设置成线，并且彼此电连接。上部垂直通道239不与虚设垂直通道139′重叠，并且可以设置在虚设垂直通道139′的两侧处。

随后，可以移除掩模层(未示出)，掩模层在穿入第二堆叠结构200的通道孔被形成的同时用作蚀刻阻障。随后，可以形成上部绝缘层300，上部绝缘层300覆盖上部垂直通道239、图4B中所示的初步选择线隔离结构270和第二堆叠结构200。在一个实施例中，上部绝缘层300可以包括氧化物。

随后，可以形成初步沟槽，初步沟槽穿入上部绝缘层300并且暴露图4B中所示的初步选择线隔离结构270。随后，可以通过初步沟槽移除图4B中所示的初步选择线隔离结构270。因而，可以限定穿入上部绝缘层300并且穿入第二堆叠结构200的一部分的沟槽T。沟槽T可以与虚设垂直通道139'重叠。

随后，可以形成狭缝301。狭缝301可以在穿入上部绝缘层300、第二堆叠结构200和第一堆叠结构100的情况下形成。

形成狭缝301和初步沟槽的工艺不限于上述实施例，并且可以通过使用形成狭缝301的工艺来形成初步沟槽。

参考图4D，通过狭缝301和沟槽T，可以选择性地移除图4C中所示的第一堆叠结构100和第二堆叠结构200中的第二材料层103和203。因此，可以在第三方向Z上彼此相邻的第一材料层101和201之间打开水平空间303。

参考图4E，图4D中所示的水平空间303可以分别填充有第三材料层105和205。第三材料层105和205可以包括钨和氮化钛(TiN)中的至少一种。第三材料层105和205可以围绕上部垂直通道239、虚设垂直通道139′和下部垂直通道139。因而，可以形成第一栅极堆叠结构190和第二栅极堆叠结构290。

狭缝301和沟槽T可以填充有绝缘材料。因而，可以形成狭缝301内部的第一绝缘结构310A和沟槽T内部的第二选择线隔离结构310B。

图5A至5D是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。图5A至5D是沿着图2中所示的线I-I'获取的工艺截面图。在下文中，将省略与参考图4A至4E描述的工艺相同的工艺的重叠描述。

参考图5A，可以形成第一堆叠结构100，在第一堆叠结构100中，第一材料层101和第二材料层103在第三方向Z上交替堆叠。可以形成穿入第一堆叠结构100的下部存储器层131、下部垂直通道139和虚设垂直通道139′。

可以在第一堆叠结构100上形成第二堆叠结构200，在第二堆叠结构200中，第一材料层201和第二材料层203在垂直方向上交替堆叠。初步层271可以埋入第二堆叠结构200的第一材料层201之中的最下面的第一材料层201中。初步层271可以由如下材料形成，该材料具有与第一材料层201的蚀刻速率和第二材料层203的蚀刻速率不同的蚀刻速率。在一个实施例中，初步层271可以包括掺杂硅。初步层271可以与虚设垂直通道139'重叠。

可以形成穿入第二堆叠结构200的上部垂直通道239。

可以形成上部绝缘层300，上部绝缘层300覆盖第二堆叠结构200和上部垂直通道239。

可以形成第一选择线隔离结构250，第一选择线隔离结构250穿入上部绝缘层300的部分和第二堆叠结构200的部分。

随后，可以形成穿入上部绝缘层300和第二堆叠结构200的沟槽T。沟槽T可以与虚设垂直通道139'和初步层271重叠。当暴露初步层271时，可以停止用于形成沟槽T的蚀刻工艺。

参考图5B，通过图5A中所示的沟槽T暴露的初步层271可以被氧化。因而，可以形成氧化物层281。

随后，图5A中所示的沟槽T可以填充有牺牲层283。牺牲层283可以被配置有如下材料，该材料具有与第一堆叠结构100的蚀刻速率、第二堆叠结构200的蚀刻速率和第一选择线隔离结构250的蚀刻速率不同的蚀刻速率。在一个实施例中，牺牲层283可以包括钨、碳和氮化钛(TiN)中的至少一种。

参考图5C，可以形成狭缝301。狭缝301可以穿入上部绝缘层300、第二堆叠结构200和第一堆叠结构100。

参考图5D，可以通过选择性地移除图5C中所示的牺牲层283来打开沟槽T。随后，与图4D类似，通过狭缝301和沟槽T，可以选择性地移除图5C中所示的第一堆叠结构100和第二堆叠结构200中的第二材料层103和203。随后，可以执行与图4E相同的后继工艺。

图6A至6I是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。图6A至6I是沿着图2中所示的线I-I'获取的工艺截面图。在下文中，将省略与参考图4A至4E描述的工艺相同的工艺的重叠描述。

参考图6A，可以形成第一堆叠结构100，第一堆叠结构100由下部存储器层131、下部垂直通道139和虚设垂直通道139′穿入。在一个实施例中，第一堆叠结构100的最上面部分可以包括第二材料层103。

在下文中，将基于图6B至6D中所示的截面图来描述后续工艺，图6B至6D中所示的截面图对应于图6A中所示的区域A的放大区域。

参考图6B，形成下部存储器层131的工艺可以包括在通道孔的侧壁上堆叠阻挡绝缘层131a、数据存储层131b和隧道绝缘层131c的工艺。

数据存储层131b可以由能够存储使用Fowler-Nordheim隧穿改变的数据的材料层形成。为此目的，数据存储层131b可以由各种材料形成。例如，数据存储层131b可以被形成为能够俘获电荷的氮化物层。然而，本公开不限于此，并且数据存储层131b可以包括硅、相变材料、纳米点等。阻挡绝缘层131a可以包括能够阻挡电荷的移动的氧化物层。隧道绝缘层131c可以被形成为氧化硅层，电荷可以隧穿穿过该氧化硅层。包括阻挡绝缘层131a、数据存储层131b和隧道绝缘层131c的下部存储器层131以及下部垂直通道139或虚设垂直通道(图6A中所示的139′)可以穿入最上面的第二材料层103′，下部垂直通道139或虚设垂直通道(图6A中所示的139′)中的每一者包括通道层133、芯柱135和封盖图案137。

参考图6C，可以移除图6B中所示的最上面的第二材料层103'。在一个实施例中，当数据存储层131b被形成为氮化物层时，可以在移除最上面的第二材料层103'的工艺中蚀刻数据存储层131b的一部分。

参考图6D，其中最上面的第二材料层103'和数据存储层131b被移除的区域可以分别填充有第一绝缘层171A和第二绝缘层171B。第一绝缘层171A和第二绝缘层171B可以包括与第一材料层101相同的材料。在一个实施例中，第一绝缘层171A和第二绝缘层171B可以包括氧化硅层。

参考图6E，在第一堆叠结构100的最上面部分处形成第一绝缘层171A之后，可以形成第二堆叠结构200。

可以通过在第一堆叠结构100上交替堆叠第一材料层201和第二材料层203来形成第二堆叠结构200。随后，可以形成穿入第二堆叠结构200的上部存储器层231和上部垂直通道239。

形成上部存储器层231的工艺可以包括：沿着穿入第二堆叠结构200的通道孔的表面堆叠阻挡绝缘层、数据存储层和隧道绝缘层的工艺，以及移除阻挡绝缘层、数据存储层和隧道绝缘层中的每一者的一部分的工艺，使得下部垂直通道139通过通道孔的底表面暴露。上部存储器层231可以被配置有阻挡绝缘层、数据存储层和隧道绝缘层，该阻挡绝缘层、数据存储层和隧道绝缘层保持在通道孔的侧壁上。在用于移除阻挡绝缘层、数据存储层和隧道绝缘层中的每一者的一部分以暴露下部垂直通道139的蚀刻工艺期间，可以通过第二绝缘层171B保护下部存储器层131的数据存储层131b免受蚀刻工艺的影响。

在形成上部存储器层231和上部垂直通道239之后，可以形成上部绝缘层300，上部绝缘层300覆盖第二堆叠结构200和上部垂直通道239。

随后，通过蚀刻上部绝缘层300和第二堆叠结构200，可以形成具有不同宽度的第一沟槽T1和第二沟槽T2。第一沟槽T1的第一宽度W1可以被形成为窄于第二沟槽T2的第二宽度W2。当同时形成第一沟槽T1和第二沟槽T2时，具有相对较宽的宽度的第二沟槽T2可以比第一沟槽T1更深地形成。第二沟槽T2可以与虚设垂直通道139'重叠。第二沟槽T2可以被形成到暴露虚设垂直通道139'的深度。第一沟槽T1可以设置在第二沟槽T2的两侧处，并且在上部垂直通道239之间延伸。

随后，通过经由第二沟槽T2使虚设垂直通道139'的上部部分氧化，可以形成蚀刻停止层107。然而，本公开的实施例并不限于此，并且可以省略形成蚀刻停止层107的工艺。

参考图6F，第一初步选择线隔离结构270A和第二初步选择线隔离结构270B可以分别被形成在图6E中所示的第一沟槽T1和第二沟槽T2内部。第二初步选择线隔离结构270B可以连接到蚀刻停止层107。

第一初步选择线隔离结构270A和第二初步选择线隔离结构270B可以被配置有如下材料，该材料具有与第一堆叠结构100的蚀刻速率和第二堆叠结构200的蚀刻速率不同的蚀刻速率。在一个实施例中，第一初步选择线隔离结构270A和第二初步选择线隔离结构270B可以包括钨、碳和氮化钛(TiN)中的至少一种。

参考图6G和6H，可以形成狭缝301。狭缝301可以穿入上部绝缘层300、第二堆叠结构200和第一堆叠结构100。随后，通过移除第一初步选择线隔离结构270A和第二初步选择线隔离结构270B，可以打开第一沟槽T1和第二沟槽T2。当暴露蚀刻停止层107时，可以停止用于移除第一初步选择线隔离结构270A和第二初步选择线隔离结构270B的蚀刻工艺。

参考图6I，通过第一沟槽T1和第二沟槽T2，可以选择性地移除图6H中所示的第一堆叠结构100和第二堆叠结构200中的第二材料层103和203。在选择性地移除第二材料层103和203的工艺期间，可以通过蚀刻停止层107来保护围绕虚设垂直通道139′的下部存储器层131。

随后，通过执行如图4E的后续工艺，如图4E中所示，可以在第三方向Z上彼此相邻的第一材料层101和201之间形成配置有导电材料的第三材料层105和205。随后，可以在第一沟槽T1和第二沟槽T2以及狭缝301内部形成绝缘材料。填充第一沟槽T1的绝缘材料可以用作图2和3中所示的第一选择线隔离结构DSM1，并且填充第二沟槽T2的绝缘材料可以用作图2和3中所示的第二选择线隔离结构DSM2。

图7A至7D是图示依照本公开的一个实施例的半导体存储器设备的制造方法的截面图。图7A至7D是沿着图2中所示的线I-I'获取的工艺截面图。

参考图7A，通过使用参考图6A至6I描述的工艺，可以形成：包括第一材料层101、第二材料层103和第一绝缘层171A的第一堆叠结构100，穿入第一堆叠结构100的下部存储器层131、下部垂直通道139和虚设垂直通道139′，包括第一材料层201和第二材料层203的第二堆叠结构200，穿入第二堆叠结构200的上部存储器层231和上部垂直通道239，以及上部绝缘层300。

随后，可以形成第一选择线隔离结构250和第一初步选择线隔离结构260，第一选择线隔离结构250和第一初步选择线隔离结构260穿入第二堆叠结构200的部分和上部绝缘层300。第一初步选择线隔离结构260可以与第一选择线隔离结构250同时形成，并且被形成为具有与第一选择线隔离结构250的深度和宽度基本上相等的深度和宽度。第一选择线隔离结构250和第一初步选择线隔离结构260可以由绝缘材料形成。第一初步选择线隔离结构260可以与虚设垂直通道139′重叠，并且设置在第三方向Z上与虚设垂直通道139′间隔开的位置处。第一选择线隔离结构250可以设置在第一初步选择线隔离结构260的两侧处，并且设置在上部垂直通道239之间。

参考图7B，通过使用掩模图案(未示出)作为蚀刻阻障，可以移除图7A中所示的第一初步选择线隔离结构260。随后，通过其中第一初步选择线隔离结构被移除的区域，可以蚀刻第二堆叠结构200的下部部分。因而，可以限定穿入第二堆叠结构200的沟槽T′。随后，通过使通过沟槽T′暴露的虚设垂直通道139′的一部分氧化，可以形成蚀刻停止层107。随后，可以在沟槽T'内部形成第二初步选择线隔离结构270。第二初步选择线隔离结构270可以被配置有如下材料，该材料具有与第一堆叠结构100的蚀刻速率和第二堆叠结构200的蚀刻速率不同的蚀刻速率。在一个实施例中，第二初步选择线隔离结构270可以包括钨、碳和氮化钛(TiN)中的至少一种。在形成第二初步选择线隔离结构270之后，可以移除掩模图案。

第二初步选择线隔离结构270可以甚至延伸到比第一选择线隔离结构250的层级低的层级。第二初步选择线隔离结构270可以与蚀刻停止层107接触。

参考图7C，可以形成狭缝301。狭缝301可以穿入上部绝缘层300、第二堆叠结构200和第一堆叠结构100。

参考图7D，可以移除图7C中所示的第二初步选择线隔离结构270。因而，沟槽T'可以被打开。可以暴露蚀刻停止层107。

随后，通过狭缝301和沟槽T'，可以选择性地移除图7C中所示的第一堆叠结构100和第二堆叠结构200的第二材料层103和203。随后，通过执行与图4E相同的后续工艺，如图4E中所示，可以在第三方向Z上彼此相邻的第一材料层101和201之间形成配置有导电材料的第三材料层105和205。随后，可以在沟槽T'和狭缝301内部形成绝缘材料。填充沟槽T'的绝缘材料可以用作图2和3中所示的第二选择线隔离结构DSM2。填充沟槽T'并且用作图2和3中所示的第二选择线隔离结构DSM2的绝缘材料的宽度可以不超过第一选择线隔离结构250的宽度。在一个实施例中，图2和3中的第二选择线隔离结构DSM2的宽度与第一选择线隔离结构250的宽度基本上相同。

图8是图示依照本公开的一个实施例的存储器系统的配置的框图。

参考图8，存储器系统1100包括存储器设备1120和存储器控制器1110。

存储器设备1120可以是配置有多个闪存存储器芯片的多芯片封装。

存储器控制器1110控制存储器设备1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测包括在从存储器设备1120读取的数据中的错误，并且纠正检测到的错误。存储器接口1115与存储器设备1120接口连接。存储器控制器1110还可以包括只读存储器(ROM)等，该只读存储器(ROM)用于存储代码数据以与主机接口连接。

如上所述配置的存储器系统1100可以是存储器卡或固态盘(SSD)，其该存储器卡或固态盘(SSD)中，存储器设备1120与控制器1110组合。例如，当存储器系统1100为SSD时，存储器控制器1100可以通过各种接口协议中的一种与外部(例如，主机)通信，该各种接口协议诸如为通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型盘接口(ESDI)协议以及集成驱动电子器件(IDE)协议。

图9是图示依照本公开的一个实施例的计算系统的配置的框图。

参考图9，计算系统1200可以包括电连接到系统总线1260的CPU1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动设备时，还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动D-RAM等。

存储器系统1210可以被配置有存储器设备1212和存储器控制器1211。

存储器控制器1211可以与上面参考图8描述的存储器控制器1110相同地来配置。

依照本公开，在一个实施例中，通过设置在多个垂直通道之间的第一选择线隔离结构和第二选择线隔离结构，围绕多个垂直通道的导电层可以被隔离成选择线。

虽然已经参考本公开的实施例的某些示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施例的示例，而应当不仅由所附权利要求而且还由其等同物来确定。

在上述实施例中，可以选择性地执行所有步骤，或者可以省略部分步骤。在每个实施例中，步骤不必依照所描述的顺序来执行，并且可以被重新布置。在本说明书和附图中公开的实施例仅是便于理解本公开的示例，并且本公开不限于此。即，对于本领域技术人员应当显而易见的是，可以基于本公开的技术范围进行各种修改。

同时，已经在附图和说明书中描述了本公开的实施例的示例。尽管这里使用了特定术语，但是那些特定术语仅用于解释本公开的实施例。因此，本公开不受限于上述实施例，并且在本公开的精神和范围内许多变化是可能的。对于本领域技术人员应当显而易见的是，除了本文中公开的实施例之外，可以基于本公开的技术范围进行各种修改。

Claims (29)

1.一种半导体存储器设备，包括：

第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；

穿入所述第一栅极堆叠结构的虚设垂直通道；

在所述虚设垂直通道的两侧处穿入所述第一栅极堆叠结构的下部垂直通道；

第二栅极堆叠结构，包括在所述垂直方向上交替堆叠在所述第一栅极堆叠结构上的第二层间绝缘层和第二导电层；

部分地穿入所述第二栅极堆叠结构的第一选择线隔离结构；

直接连接到所述下部垂直通道的上部垂直通道；以及

在所述垂直方向上与所述虚设垂直通道重叠的第二选择线隔离结构，所述第二选择线隔离结构部分地穿入所述第二栅极堆叠结构。

2.根据权利要求1所述的半导体存储器设备，其中所述第一选择线隔离结构在所述第二选择线隔离结构的两侧处被设置在所述上部垂直通道之间。

3.根据权利要求1所述的半导体存储器设备，其中所述第一选择线隔离结构不与所述虚设垂直通道重叠。

4.根据权利要求1所述的半导体存储器设备，其中所述第二选择线隔离结构的宽度不超过所述第一选择线隔离结构的宽度。

5.根据权利要求1所述的半导体存储器设备，其中所述第一选择线隔离结构的第一宽度窄于所述第二选择线隔离结构的第二宽度。

6.根据权利要求5所述的半导体存储器设备，其中所述第二选择线隔离结构的长度长于所述第一选择线隔离结构的长度。

7.根据权利要求5所述的半导体存储器设备，其中所述第二选择线隔离结构延伸以完全穿入所述第二栅极堆叠结构。

8.根据权利要求1所述的半导体存储器设备，其中所述第二栅极堆叠结构的所述第二导电层中的至少一个第二导电层在所述第一选择线隔离结构与所述第一栅极堆叠结构之间延伸。

9.根据权利要求1所述的半导体存储器设备，其中所述第二栅极堆叠结构的所述第二导电层中的至少一个第二导电层在所述第二选择线隔离结构与所述虚设垂直通道之间延伸。

10.根据权利要求1所述的半导体存储器设备，还包括设置在所述虚设垂直通道上的蚀刻停止层，其中所述虚设垂直通道部分地穿入所述第一栅极堆叠结构。

11.一种半导体存储器设备，包括：

第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；

穿入所述第一栅极堆叠结构的虚设垂直通道；

下部垂直通道，各自完全穿入所述第一栅极堆叠结构；

蚀刻停止层，设置在所述虚设垂直通道之上并且直接设置在所述虚设垂直通道上；

围绕所述下部垂直通道的下部存储器层；

在所述第一栅极堆叠结构上的第二栅极堆叠结构，所述第二栅极堆叠结构包括在所述垂直方向上彼此交替堆叠的第二层间绝缘层和第二导电层；

设置在所述第二栅极堆叠结构上的上部绝缘层；

完全穿入所述上部绝缘层并且部分地穿入所述第二栅极堆叠结构的第一选择线隔离结构；以及

与所述蚀刻停止层直接接触的第二选择线隔离结构。

12.根据权利要求11所述的半导体存储器设备，其中所述下部存储器层包括：沿着所述下部垂直通道的侧壁形成的阻挡绝缘层、在所述阻挡绝缘层与所述下部垂直通道之间的数据存储层、以及在所述数据存储层与所述下部垂直通道之间的隧道绝缘层。

13.根据权利要求12所述的半导体存储器设备，还包括设置在所述阻挡绝缘层与所述隧道绝缘层之间的绝缘层，所述绝缘层覆盖所述数据存储层。

14.根据权利要求11所述的半导体存储器设备，其中所述第二选择线隔离结构的第二宽度宽于所述第一选择线隔离结构的第一宽度，并且

其中所述第二选择线隔离结构的第二长度长于所述第一选择线隔离结构的第一长度。

15.根据权利要求11所述的半导体存储器设备，其中所述第二选择线隔离结构的宽度不超过所述第一选择线隔离结构的宽度。

16.根据权利要求11所述的半导体存储器设备，其中所述第二栅极堆叠结构的所述第二导电层中的至少一个第二导电层在所述第一选择线隔离结构与所述第一栅极堆叠结构之间延伸。

17.一种制造半导体存储器设备的方法，所述方法包括：

形成第一堆叠结构；

形成穿入所述第一堆叠结构的虚设垂直通道；

形成各自完全穿入所述第一堆叠结构的下部垂直通道；

在所述第一堆叠结构上形成第二堆叠结构；

形成部分地穿入所述第二堆叠结构的第一选择线隔离结构和第二选择线隔离结构；以及

形成直接连接到所述下部垂直通道的上部垂直通道，其中所述第二选择线隔离结构被形成为长于所述第一选择线隔离结构，并且

其中所述第一堆叠结构和所述第二堆叠结构中的每一者包括在垂直方向上交替堆叠的多个第一材料层和多个第二材料层。

18.根据权利要求17所述的方法，其中所述第一选择线隔离结构和所述第二选择线隔离结构的所述形成包括：

形成所述第一选择线隔离结构；

在形成所述第一选择线隔离结构的同时，形成与所述虚设垂直通道重叠的初步选择线隔离结构；

形成完全穿入所述第一堆叠结构和所述第二堆叠结构的狭缝；

通过移除所述初步选择线隔离结构来打开沟槽；以及

通过用绝缘材料填充所述沟槽来形成所述第二选择线隔离结构。

19.根据权利要求18所述的方法，还包括：在形成所述第一选择线隔离结构之后，在形成所述第二选择线隔离结构之前，通过所述狭缝和所述沟槽，用多个第三材料层替换所述多个第二材料层。

20.根据权利要求18所述的方法，其中在形成所述上部垂直通道之前，形成所述第一选择线隔离结构和所述初步选择线隔离结构。

21.根据权利要求17所述的方法，其中所述第一选择线隔离结构和所述第二选择线隔离结构的所述形成包括：

形成所述第一选择线隔离结构；

形成与所述虚设垂直通道重叠的沟槽，所述沟槽穿入所述第二堆叠结构；

在所述沟槽内部形成初步选择线隔离结构；

形成完全穿入所述第一堆叠结构和所述第二堆叠结构的狭缝；

通过移除所述初步选择线隔离结构来打开所述沟槽；以及

通过用绝缘材料填充所述沟槽来形成所述第二选择线隔离结构。

22.根据权利要求21所述的方法，还包括：在形成所述第一选择线隔离结构之后，在形成所述第二选择线隔离结构之前，通过所述狭缝和所述沟槽，用多个第三材料层替换所述多个第二材料层。

23.根据权利要求21所述的方法，其中在形成所述上部垂直通道之后，形成所述第一选择线隔离结构和所述沟槽。

24.根据权利要求21所述的方法，还包括：

在所述第二堆叠结构的最下面的层中形成与所述虚设垂直通道重叠的初步层；

形成所述沟槽，使得所述初步层暴露；以及

通过所述沟槽来使所述初步层氧化。

25.根据权利要求17所述的方法，其中所述第一选择线隔离结构和所述第二选择线隔离结构的所述形成包括：

通过蚀刻所述第二堆叠结构的一部分来形成第一沟槽；

在形成所述第一沟槽的同时，形成与所述虚设垂直通道重叠的第二沟槽；

在所述第一沟槽和所述第二沟槽内部分别形成第一初步选择线隔离结构和第二初步选择线隔离结构；

形成完全穿入所述第一堆叠结构和所述第二堆叠结构的狭缝；

通过移除所述第一初步选择线隔离结构和所述第二初步选择线隔离结构来打开所述第一沟槽和所述第二沟槽；以及

通过用绝缘材料填充所述第一沟槽和所述第二沟槽，形成所述第一选择线隔离结构和所述第二选择线隔离结构。

26.根据权利要求25所述的方法，还包括：通过所述第一沟槽、所述第二沟槽和所述狭缝，用多个第三材料层替换所述多个第二材料层。

27.根据权利要求17所述的方法，其中所述第一选择线隔离结构和所述第二选择线隔离结构的所述形成包括：

形成所述第一选择线隔离结构；

在形成所述第一选择线隔离结构的同时，形成与所述虚设垂直通道重叠的第一初步选择线隔离结构；

移除所述第一初步选择线隔离结构；

通过经由其中所述第一初步选择线隔离结构被移除的区域来蚀刻所述第二堆叠结构的下部部分，形成暴露所述虚设垂直通道的沟槽；

通过使所述虚设垂直通道的一部分氧化，形成蚀刻停止层；

形成设置在所述蚀刻停止层上的第二初步选择线隔离结构，所述第二初步选择线隔离结构设置在所述沟槽内部；

形成完全穿入所述第一堆叠结构和所述第二堆叠结构的狭缝；

通过移除所述第二初步选择线隔离结构来打开所述沟槽；以及

通过用绝缘材料填充所述沟槽，形成所述第二选择线隔离结构。

28.根据权利要求27所述的方法，还包括：在形成所述第一选择线隔离结构之后，在形成所述第二选择线隔离结构之前，通过所述狭缝和所述沟槽，用多个第三材料层替换所述多个第二材料层。

29.一种制造半导体存储器设备的方法，所述方法包括：

形成第一堆叠结构；

形成完全穿入所述第一堆叠结构的通道孔；

沿着所述通道孔的表面形成下部存储器层；

在所述通道孔内部形成虚设垂直通道和下部垂直通道；

在所述下部存储器层中的每个下部存储器层内部形成绝缘层；

在所述第一堆叠结构上形成第二堆叠结构；

形成直接连接到所述下部垂直通道的上部垂直通道；以及

形成第一选择线隔离结构和第二选择线隔离结构，所述第一选择线隔离结构和所述第二选择线隔离结构部分地穿入所述第二堆叠结构，

其中所述下部存储器层中的每个下部存储器层包括：沿着所述通道孔之中与其相对应的通道孔的侧壁延伸的阻挡绝缘层、沿着所述阻挡绝缘层的侧壁延伸的数据存储层、以及沿着所述数据存储层的侧壁延伸的隧道绝缘层，并且

其中所述绝缘层设置在所述阻挡绝缘层与所述隧道绝缘层之间，并且覆盖所述数据存储层。