CN116940121A

CN116940121A - 半导体存储器装置

Info

Publication number: CN116940121A
Application number: CN202310074050.3A
Authority: CN
Inventors: 金宰浩; 金在泽; 高汉娜
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2022-04-21
Filing date: 2023-01-16
Publication date: 2023-10-24
Also published as: KR20230149941A; US20230343710A1

Abstract

本公开涉及半导体存储器装置，该半导体存储器装置包括：第二下绝缘层；虚设层叠物，其位于第二下绝缘层上；源极结构，其布置在与第二下绝缘层基本相同的高度；单元层叠物，其位于源极结构上；多个接触插塞，其穿过虚设层叠物；以及虚设接触件，其穿过虚设层叠物的一部分并布置在接触插塞之间。

Description

半导体存储器装置

技术领域

各种实施方式总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。

背景技术

非易失性存储器装置无论电源开/关情况如何都保持所存储的数据。近来，其中存储器单元在基板上方以单层形成的二维非易失性存储器装置的集成密度的增加已经受到限制。因此，已经提出了其中存储器单元在基板上方沿垂直方向层叠的三维非易失性存储器装置。

三维非易失性存储器装置可以包括彼此交替地层叠的绝缘层和栅电极以及穿过绝缘层和栅电极的沟道层。存储器单元可以沿着沟道层层叠。已经开发了各种结构和制造方法来提高三维非易失性存储器装置的操作可靠性。

发明内容

根据实施方式，一种半导体存储器装置可以包括：第二下绝缘层；虚设层叠物，其位于第二下绝缘层上；源极结构，其布置在与第二下绝缘层基本相同的高度；单元层叠物，其位于源极结构上；多个接触插塞，其穿过虚设层叠物；以及虚设接触件，其穿过虚设层叠物的一部分并布置在接触插塞之间，其中，虚设层叠物和单元层叠物中的每一个包括彼此分开并且层叠在彼此的顶部上的多个第一材料层，其中虚设层叠物还包括在第二下绝缘层上与多个第一材料层交替地布置的多个第二材料层，并且其中单元层叠物还包括在源极结构上与多个第一材料层交替地布置的多个第三材料层。

附图说明

图1是例示了根据本公开的实施方式的半导体装置的框图；

图2是例示了根据本公开的实施方式的存储块的平面图；

图3是例示了沿图2的线A-A′和线B-B′截取的半导体存储器装置的截面图；

图4是图3中所示的单元插塞的截面图；

图5A和图5B是例示了根据本公开的实施方式的制造半导体存储器装置的方法的流程图；

图6A和图6B是例示了根据本公开的实施方式的提供下结构的工艺的图；

图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I和图7J是沿图2的线A-A′和线B-B′截取的、用于例示形成半导体存储器装置的存储块的工艺的截面图；

图8是例示了根据本公开的实施方式的存储器系统的配置的框图；以及

图9是例示了根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

根据本说明书中公开的概念的实施方式的示例的具体结构或功能描述仅是为了描述根据所述概念的实施方式的示例而例示的，并且可以通过各种形式来实施根据所述概念的实施方式的示例，但描述不限于本说明书中描述的实施方式的示例。

将理解，尽管在本文中可以使用术语第一和第二来描述各种要素，但是这些要素不应受这些术语的限制。以上术语仅用于将一个要素与另一要素区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，并且类似地，第二组件可以称为第一组件。将理解，当元件或层等被称为在另一元件或层等“上”、“连接到”或“联接至”另一元件或层等时，所述元件或层等可以直接在另一元件或层等上、直接连接到或直接联接至另一元件或层等；或者可以存在中间元件或层等。相反，当元件或层等被称为“直接在”另一元件或层等“上”、“直接连接到”或“直接联接至”另一元件或层等时，不存在中间元件或层等。

各种实施方式涉及能够提高操作可靠性的半导体存储器装置。

图1是例示了根据本公开的实施方式的半导体装置的框图。

参照图1，半导体装置可以包括布置在基板SUB上方的外围电路结构PC和存储块BLK1至BLKk。存储块BLK1至BLKk可以与外围电路结构PC交叠。

基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延薄膜。

外围电路结构PC可以包括构成用于控制存储块BLK1至BLKk的操作的电路的行解码器、列解码器、页缓冲器和控制电路。例如，外围电路结构PC可以包括电联接至存储块BLK1至BLKk的NMOS晶体管、PMOS晶体管、电阻器和电容器。外围电路结构PC可以布置在基板SUB与存储块BLK1至BLKk之间。

存储块BLK1至BLKk中的每一个可以包括源极结构、位线、电联接至源极结构和位线的单元串、电联接至单元串的字线、以及电联接至单元串的选择线。每个单元串可以包括通过沟道结构彼此串联联接的存储器单元和选择晶体管。每条选择线可以用作选择晶体管中的对应选择晶体管的栅电极。每条字线可以用作存储器单元中的对应存储器单元的栅电极。

根据另一实施方式，基板SUB、外围电路结构PC和存储块BLK1至BLKk可以以与图1所示的顺序相反的顺序层叠。在本实施方式中，外围电路结构PC可以布置在基板SUB与存储块BLK1至BLKk之间。

图2是例示了根据本公开的实施方式的存储块的平面图。

参照图2，通过第一狭缝SI1彼此分开的层叠物图案STP1和STP2中的至少一个可以形成存储块。根据实施方式，如图2所示的第一层叠物图案STP1和第二层叠物图案STP2可以分别构成第一存储块BLK1和第二存储块BLK2。在另一实施方式中，第一层叠物图案STP1和第二层叠物图案STP2可以构成一个存储块。然而，本公开的实施方式不限于此。

第一层叠物图案STP1和第二层叠物图案STP2中的每一个可以包括虚设层叠物STd、单元层叠物STc和垂直阻挡件VB。垂直阻挡件VB可以沿着单元层叠物STc和虚设层叠物STd之间的边界延伸。

单元层叠物STc可以包括单元阵列区CAR和连接区LAR。单元串可以布置在单元阵列区CAR中。连接区LAR可以从单元阵列区CAR延伸以围绕虚设层叠物STd。虚设层叠物STd可以包括面对单元阵列区CAR的第一侧壁SW1以及从第一侧壁SW1延伸并且彼此面对的第二侧壁SW2和第三侧壁SW3。单元层叠物STc的连接区LAR可以面对虚设层叠物STd的第一侧壁SW1、第二侧壁SW2和第三侧壁SW3，并且可以与第一狭缝SI1一致地延伸。

单元层叠物STc的单元阵列区CAR可以被单元插塞CPL贯穿。每个单元插塞CPL可以构成与其对应的单元串。单元插塞CPL可以以矩阵格式布置在相邻的第一狭缝SI1之间，或者布置为Z字形图案。在单元层叠物STc的单元阵列区CAR中，单元层叠物STc的顶端可以被第二狭缝SI2贯穿。第二狭缝SI2可以布置在彼此相邻的第一狭缝SI1之间。

虚设层叠物STd可以包括支撑柱SP、接触插塞CTP和虚设接触件DC。虚设层叠物STd可以被支撑柱SP和接触插塞CTP贯穿。支撑柱SP、接触插塞CTP和虚设接触件DC可以在虚设层叠物STd和垂直阻挡件VB延伸的方向上布置。虚设接触件DC可以布置在接触插塞CTP之间。根据实施方式，支撑柱SP、接触插塞CTP和虚设接触件DC可以以规则的间隔布置。然而，本公开的实施方式不限于此。

接触插塞CTP可以被绝缘层IL围绕。在另一实施方式中，在接触插塞CTP周围可以不保留绝缘层IL，并且接触插塞CTP可以与虚设层叠物STd接触。

接触插塞CTP可以联接至如图1所示的外围电路结构PC。接触插塞CTP可以根据外围电路结构PC的布置来布置。根据实施方式，接触插塞CTP可以包括第一接触插塞CTP1、第二接触插塞CTP2、第三接触插塞CTP3和第四接触插塞CTP4。第二接触插塞CTP2和第三接触插塞CTP3可以布置在第一接触插塞CTP1和第四接触插塞CTP4之间。第二接触插塞CTP2可以布置在第一接触插塞CTP1和第三接触插塞CTP3之间。

第一接触插塞CTP1和第二接触插塞CTP2之间的距离可以与第三接触插塞CTP3和第四接触插塞CTP4之间的距离基本相同。第二接触插塞CTP2和第三接触插塞CTP3之间的距离可以大于第一接触插塞CTP1和第二接触插塞CTP2之间的距离。然而，当接触插塞如第一接触插塞CTP1、第二接触插塞CTP2、第三接触插塞CTP3和第四接触插塞CTP4的布置中那样局部地彼此分开分布时，用于接触插塞的接触插塞孔中的一些可能形成为比蚀刻目标短。根据实施方式，用于彼此间隔开相对大距离的第二接触插塞CTP2和第三接触插塞CTP3的接触插塞孔可能形成为比蚀刻目标短。为了防止或减轻这种情况，可以将虚设接触件DC布置在第二接触插塞CTP2和第三接触插塞CTP3之间。

根据实施方式，虚设层叠物STd的一部分可以被虚设接触件DC贯穿。换言之，虚设接触件DC可以具有比接触插塞CTP更小的长度(即，h2＜h1，如图3所示)并且设置在虚设层叠物STd中。每个接触插塞CTP的顶部宽度可以大于虚设接触件DC的顶部宽度(即，w1>w2，如图3所示)。

图3是沿图2的线A-A′和线B-B′截取的半导体存储器装置的截面图。

参照图3，单元层叠物STc可以与源极结构SL和外围电路结构PC交叠。源极结构SL可以布置在单元层叠物STc和外围电路结构PC之间。

如以上参照图1所描述的，外围电路结构PC可以布置在基板SUB上。基板SUB可以包括掺杂有n型或p型杂质的阱区。基板SUB的每个阱区可以包括通过隔离层ISO划分的有源区。隔离层ISO可以包括绝缘材料。

外围电路结构PC可以包括外围栅电极PG、栅极绝缘层GI、结Jn、外围电路线PCL和下接触插塞PCP。外围电路结构PC可以被第一下绝缘层LIL1覆盖。

外围栅电极PG可以用作NMOS晶体管和PMOS晶体管的栅电极。栅极绝缘层GI可以布置在每个外围栅电极PG和基板SUB之间。可以通过将n型或p型杂质注入到与外围栅电极PG交叠的有源区中来限定结Jn。结Jn可以设置在每个外围栅电极PG的两侧。设置在外围栅电极PG两侧的结Jn中的一个可以用作源极结，而另一个可以用作漏极结。外围电路线PCL可以通过下接触插塞PCP电联接至用于控制存储块的电路。如以上参照图1描述的，用于控制存储块的电路可以包括NMOS晶体管、PMOS晶体管、电阻器和电容器。例如，NMOS晶体管可以通过下接触插塞PCP联接至外围电路线PCL。

第一下绝缘层LIL1可以覆盖外围电路线PCL和下接触插塞PCP。第一下绝缘层LIL1可以包括彼此在顶部层叠的多个绝缘层。

源极结构SL可以包括第一源极层SL1、第二源极层SL2和第三源极层SL3。第一源极层SL1和第三源极层SL3中的每一个可以延伸并与单元层叠物STc交叠。第二源极层SL2可以设置在第一源极层SL1和单元层叠物STc之间。然而，在某些情况下可以不形成第三源极层SL3。单元插塞CPL可以穿过单元层叠物STc并且延伸到源极结构SL中。源极结构SL可以围绕单元插塞CPL的下部。

第一源极层SL1和第二源极层SL2中的每一个可以包括掺杂半导体层。掺杂半导体层可以包括源掺杂剂。例如，源掺杂剂可以是n型杂质。第三源极层SL3可以包括掺杂半导体层和非掺杂半导体层中的至少一种。源极结构SL可以联接至源极接触结构SCT。根据实施方式，第三源极层SL3可以被源极接触结构SCT贯穿。源极接触结构SCT可以从第二源极层SL2或第一源极层SL1延伸。

源极接触结构SCT可以是设置在图2的第一狭缝SI1中的导电材料。源极接触结构SCT可以包括诸如掺杂硅层、金属层、金属硅化物层、阻挡层之类的各种导电材料。例如，源极接触结构SCT可以包括两种或更多种导电材料。例如，源极接触结构SCT可以具有层叠结构，该层叠结构包括与源极结构SL接触的掺杂硅层和形成在掺杂硅层上的金属层。掺杂硅层可以包括n型掺杂剂。金属层可以包括诸如钨之类的低电阻金属，以降低电阻。

源极接触结构SCT可以通过间隔物绝缘层SIL与单元层叠物STc的n个导电图案CP1至CPn中的每一个绝缘。

虚设层叠物STd可以与第二下绝缘层LIL2和外围电路结构PC交叠。第二下绝缘层LIL2可以设置在虚设层叠物STd和外围电路结构PC之间。第二下绝缘层LIL2可以位于与源极结构SL基本相同的高度处。在实施方式中，例如，第二下绝缘层LIL2可以位于与源极结构SL基本相同的高度处，如图3所示。

第二下绝缘层LIL2可以包括下接触件LCT。每个接触插塞CTP可以通过各个下接触件LCT电联接至外围电路结构PC。

虚设层叠物STd可以包括彼此交替地层叠的虚设绝缘层ILD′和牺牲绝缘层SC。单元层叠物STc可以包括彼此交替地层叠的层间绝缘层ILD和导电图案CP1至CPn。单元层叠物STc可以位于与虚设层叠物STd基本相同的高度处。层间绝缘层ILD可以位于与虚设绝缘层ILD′基本相同的高度处。导电图案CP1至CPn可以位于与牺牲绝缘层SC基本相同的高度处。

层间绝缘层ILD和虚设绝缘层ILD′可以包括相同的材料并通过同一工艺形成。牺牲绝缘层SC可以包括与层间绝缘层ILD和虚设绝缘层ILD′具有不同蚀刻速率的材料。例如，层间绝缘层ILD和虚设绝缘层ILD′可以包括氧化硅，而牺牲绝缘层SC可以包括氮化硅。

导电图案CP1至CPn中的每一个可以包括各种导电材料，诸如掺杂硅层、金属层、金属硅化物层和阻挡层。例如，导电图案CP1至CPn可以包括两种或更多种导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨的表面的氮化钛(TiN)层。钨是低电阻金属并且可以降低导电图案CP1至CPn的电阻。氮化钛(TiN)层可以是用于防止钨与层间绝缘层ILD直接接触的阻挡层。

导电图案CP1至CPn可以用作单元串的栅电极。单元串的栅电极可以包括源极选择线、字线和漏极选择线。源极选择线可以用作源极选择晶体管的栅电极。漏极选择线可以用作漏极选择晶体管的栅电极。字线可以用作存储器单元的栅电极。

例如，导电图案CP1至CPn当中最靠近源极结构SL的第一导电图案CP1可以用作源极选择线。导电图案CP1至CPn当中距源极结构SL最远的第n导电图案CPn可以用作漏极选择线。然而，本公开的实施方式不限于此。例如，在第一导电图案CP1和第n导电图案CPn之间的第二导电图案CP2至第(n-1)导电图案CPn-1当中的、与第一导电图案CP1相邻而依次层叠的一个或更多个导电图案可以用作不同的源极选择线。另外，在第二导电图案CP2至第(n-1)导电图案CPn-1当中的与第n导电图案CPn相邻而依次层叠的一个或更多个导电图案可以用作不同的漏极选择线。

单元层叠物STc的漏极选择线可以通过第二狭缝SI2彼此分开。漏极选择线隔离结构DSM可以布置在第二狭缝SI2中。根据实施方式，第二狭缝SI2和漏极选择线隔离结构DSM可以将用作漏极选择线的导电图案(例如，CPn和CPn-1)分成第一组漏极选择线和第二组漏极选择线。因此，第一组漏极选择线和第二组漏极选择线可以被彼此独立地控制。

在导电图案CP1至CPn当中的布置在源极选择线和漏极选择线之间的导电图案可以用作字线。

接触插塞CTP可以穿过虚设层叠物STd。另外，接触插塞CTP可以延伸以穿过第二下绝缘层LIL2。接触插塞CTP可以通过下接触件LCT联接至外围电路线PCL中的一条。例如，接触插塞CTP可以联接至外围电路线PCL，该外围电路线PCL电联接至形成块选择晶体管的NMOS晶体管。然而，本公开的实施方式不限于此。例如，接触插塞CTP可以与联接至电阻器的外围电路线、联接至PMOS晶体管的外围电路线、或联接至电容器的外围电路线接触。

单元插塞CPL可以穿过单元层叠物STc、第三源极层SL3和第二源极层SL2，并且可以延伸到第一源极层SL1中。单元插塞CPL可以穿过单元层叠物STc的层间绝缘层ILD和导电图案CP1至CPn。单元插塞CPL的最下部分可以布置在第一源极层SL1中。单元插塞CPL可以电联接至源极结构SL的第二源极层SL2。

每个单元插塞CPL可以包括沟道结构CH和围绕沟道结构CH的存储器层ML。沟道结构CH可以包括沟道层CL、芯柱CO和覆盖图案CAP。沟道层CL可以沿着存储器层ML的侧壁延伸。芯柱CO和覆盖图案CAP可以填充单元插塞CPL的中央区域。覆盖图案CAP可以布置在芯柱CO上。沟道层CL可以接触第二源极层SL2。沟道层CL可以电联接至第二源极层SL2。

单元插塞CPL当中的与第二狭缝SI2相邻的单元插塞的覆盖图案CAP可以被漏极选择线隔离结构DSM贯穿。可以控制第二狭缝SI2和漏极选择线隔离结构DSM的深度以不贯穿单元层叠物STc。

第一上绝缘层HIL1至第三上绝缘层HIL3可以层叠在虚设层叠物STd和单元层叠物STc的顶部上。第一上绝缘层HIL1至第三上绝缘层HIL3可以包括考虑形成穿过第一上绝缘层HIL1至第三上绝缘层HIL3的第一上接触件HCT1、第二上接触件HCT2、接触插塞CTP和虚设接触件DC的工艺而选择的材料。根据实施方式，第二上绝缘层HIL2可以布置在第一上绝缘层HIL1和第三上绝缘层HIL3之间，并且第二上绝缘层HIL2可以包括与第一上绝缘层HIL1和第三上绝缘层HIL3具有不同蚀刻速率的材料。第二上绝缘层HIL2可以在用于形成用于第一上接触件HCT1、第二上接触件HCT2、接触插塞CTP和虚设接触件DC的、具有不同深度的孔的蚀刻工艺期间用作蚀刻停止层。然而，本公开的实施方式不限于此。例如，第一上绝缘层HIL1至第三上绝缘层HIL3可以被配置为单层。

支撑柱SP可以穿过虚设层叠物STd和第二下绝缘层LIL2的一部分。支撑柱SP可以包括绝缘层。根据实施方式，支撑柱SP可以包括氧化物。支撑柱SP和第一上绝缘层HIL1可以同时形成。支撑柱SP和第一上绝缘层HIL1可以包括相同的材料。

虚设接触件DC可以穿过虚设层叠物STd的一部分。虚设接触件DC可以布置在支撑柱SP和接触插塞CTP旁边。虚设接触件DC可以布置在多个接触插塞CTP之间。根据实施方式，支撑柱SP、接触插塞CTP和虚设接触件DC可以以相同的间隔布置。然而，本公开的实施方式不限于此。

虚设接触件DC的顶部临界尺寸可以小于每个接触插塞CTP的顶部临界尺寸。换言之，虚设接触件DC的顶表面的宽度可以分别小于每个接触插塞CTP的顶表面的宽度(即，w2＜w1)。当用于虚设接触件DC和接触插塞CTP的孔使用相同的蚀刻工艺同时形成时，用于虚设接触件DC的孔的深度可以小于用于接触插塞CTP的孔的深度。因此，虚设接触件DC的高度可以小于接触插塞CTP的高度(即，h2＜h1)。虚设接触件DC和接触插塞CTP可以包括相同的导电材料。

单元插塞CPL可以分别联接至第一上接触件HCT1。源极接触结构SCT可以联接至第二上接触件HCT2。第一上接触件HCT1和第二上接触件HCT2可以穿过第一上绝缘层HIL1至第三上绝缘层HIL3中的至少一个。虽然在图3中未示出，但是每个第一上接触件HCT1可以接触与其对应的位线。第二上接触件HCT2可以接触用于传输源极信号的第一上线。每个接触插塞CTP可以接触与其对应的第二上线。可以提供第二上线，以用于从图1所示的外围电路结构PC向存储器单元阵列传送操作信号，或者用于向外围电路结构PC传送从存储器单元阵列输出的信号。根据实施方式，每条第二上线可以用于将导电图案CP1至CPn当中与该第二上线对应的一个导电图案电联接至接触插塞CTP当中与该第二上线对应的一个接触插塞。

图4是图3所示的单元插塞CPL的截面图。

参照图4，单元插塞CPL的沟道层CL可以具有限定芯区COA的环形状。沟道层CL可以是设置为单元串的沟道区的材料层，并且可以包括半导体层。芯区COA可以填充有芯柱CO，如图3所示。单元插塞CPL的存储器层ML可以包括依次层叠在沟道层CL的表面上的隧道隔离层TI、数据储存层DA和阻挡绝缘层BI。

数据储存层DA可以包括存储利用Fowler-Nordheim(福勒-诺德海姆)隧穿而改变的数据的材料层。数据储存层DA可以包括能够捕获电荷的例如氮化物层的各种材料。然而，实施方式不限于此。数据储存层DA可以包括硅、相变材料或纳米点。如图4所示的阻挡绝缘层BI可以包括阻挡电荷的氧化物层。如图4所示的隧道隔离层TI可以包括使得能够进行电荷隧穿的氧化硅层。

图5A和图5B是例示了根据本公开实施方式的制造半导体存储器装置的方法的流程图。

参照图5A，根据实施方式的制造半导体存储器装置的方法可以包括在基板上形成外围电路结构的步骤S1和在外围电路结构上形成存储块的步骤S3。

在步骤S1中提供的基板可以是如以上参照图3描述的基板SUB。在步骤S1中形成的外围电路结构可以是如以上参照图3描述的外围电路结构PC。

在步骤S3形成的存储块可以包括如以上参照图3描述的源极结构SL、单元层叠物STc和虚设层叠物STd。

参照图5B，根据本公开的实施方式的制造半导体存储器装置的方法可以包括在第一基板上形成外围电路结构的步骤S11、在第二基板上形成存储块的步骤S13、以及将外围电路结构联接至存储块的步骤S15。

在步骤S11中提供的第一基板可以是如以上参照图3描述的基板SUB。在步骤S11中形成的外围电路结构可以是如以上参照图3描述的外围电路结构PC。

在步骤S13形成的存储块可以包括如以上参照图3描述的源极结构SL、单元层叠物STc和虚设层叠物STd。

步骤S15可以是指将在步骤S11形成的外围电路结构和在步骤S13形成的存储块彼此联接的工艺。根据本公开的实施方式，可以执行步骤S15，使得包括于外围电路结构中的焊盘部分和包括于存储块中的焊盘部分可以彼此接合。

图6A和图6B是例示了根据本公开的实施方式的提供下结构的工艺的图。

根据图6A的实施方式，下结构可以是在图5A的步骤S1中提供的在其上形成外围电路结构PC的基板SUB。然而，将省略对基板SUB的隔离层ISO、结Jn、栅极绝缘层GI、外围栅电极PG、外围电路线PCL和下接触插塞PCP的描述，因为它们与以上参照图3描述的相同。

根据图6B所示的实施方式，下结构可以是如在图5B中所示的步骤S13中提供的第二基板101。

图7A至图7J是沿图2的线A-A′和线B-B′截取的、用于例示形成半导体存储器装置的存储块的工艺的截面图。

参照图7A，可以在如图6A所示的外围电路结构PC上或如图6B所示的第二基板101上形成初步源极结构200。初步源极结构200可以包括第一掺杂半导体层201、第一保护层203、牺牲源极层205、第二保护层207和上半导体层209。

第一掺杂半导体层201可以形成如以上参照图3描述的第一源极层SL1。第一掺杂半导体层201可以包括掺杂硅层。第一掺杂半导体层201可以包括源掺杂剂。例如，源掺杂剂可以是n型杂质。

第一保护层203和第二保护层207可以包括与第一掺杂半导体层201、牺牲源极层205和上半导体层209具有不同蚀刻速率的材料。例如，第一保护层203和第二保护层207可以包括氧化物层。牺牲源极层205可以包括与第一掺杂半导体层201和上半导体层209具有不同蚀刻速率的材料。例如，上半导体层209可以包括非掺杂硅。

上半导体层209可以形成如以上参照图3描述的第三源极层SL3。上半导体层209可以包括与在后续工艺期间形成的第一材料层221和第二材料层223具有不同蚀刻速率的材料。例如，上半导体层209可以包括含有源掺杂剂的掺杂硅层。

下绝缘层210可以形成在与初步源极结构200基本相同的高度处。在蚀刻初步源极结构200之后，下绝缘层210可以布置在初步源极结构200被蚀刻的区域中。随后，可以形成穿过下绝缘层210的下接触件215。下接触件215可以包括导电材料。当在图6A的下结构上执行用于形成存储块的工艺时，下接触件215可以联接至如图6A所示的外围电路结构PC的外围电路线PCL。

第一材料层221和第二材料层223可以交替地层叠在初步源极结构200和下绝缘层210上。第一材料层221和第二材料层223可以延伸，以覆盖初步源极结构200和下绝缘层210。

第一材料层221可以形成如以上参照图3描述的层间绝缘层ILD和虚设绝缘层ILD′。第二材料层223可以包括与第一材料层221具有不同蚀刻速率的材料。根据实施方式，第一材料层221可以包括氧化硅，而第二材料层223可以包括氮化硅。第二材料层223可以形成如以上参照图3描述的牺牲绝缘层SC。下绝缘层210上的第一材料层221和第二材料层223可以形成如以上参照图3描述的虚设层叠物STd。

随后，可以形成穿过初步源极结构200上的第一材料层221和第二材料层223的单元插塞240(在图7D中示出)。单元插塞240可以穿过上半导体层209、第二保护层207、牺牲源极层205和第一保护层203，并且可以延伸到第一掺杂半导体层201中。为了形成单元插塞240，在穿过第一材料层221和第二材料层223形成沟道孔之后，可以在沟道孔的表面上形成存储器层241，并且可以在存储器层241上形成沟道层243。随后，可以在沟道孔的中央区域中形成芯柱245和覆盖图案247。覆盖图案247可以形成在芯柱245上。存储器层241可以形成为线形状。沟道层243可以包括用作沟道区的半导体层。例如，沟道层243可以包括硅。根据实施方式，沟道层243可以形成为线形状，并且沟道孔的中央区域可以包括未填充沟道层243的部分。芯柱245可以包括氧化物，而覆盖图案247可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。

参照图7B，可以形成穿过第一材料层221和第二材料层223的第一开口251和第二开口261。第一开口251可以不与下接触件215交叠，而第二开口261可以与下接触件215交叠。第一开口251可以穿过下绝缘层210的一部分。第二开口261可以暴露出下接触件215。

第一开口251和第二开口261可以具有不同的深度。例如，第一开口251可以具有比第二开口261更大的深度。第一开口251可以具有与第二开口261相同的宽度。然而，本公开的实施方式不限于此。

参照图7C，可以形成覆盖第一材料层221和第二材料层223的第一上绝缘层301。第一开口251和第二开口261可以被第一上绝缘层301填充。第一上绝缘层301中的填充第一开口251内部的部分可以被定义为支撑柱255。第一上绝缘层301中的填充第二开口261的部分可以被定义为绝缘柱265。在半导体存储器装置的制造工艺期间，支撑柱255和绝缘柱265可以用作用于防止第一材料层221和第二材料层223的层叠体翘曲的支撑体。

可以使用如以上参照图7B描述的形成第一开口251和第二开口261的工艺，来形成用于如图2所示的垂直阻挡件VB的沟槽。在形成如图7C所示的第一上绝缘层301的同时，第一上绝缘层301可以填充沟槽。第一上绝缘层301中的填充沟槽的部分可以被定义为如图2所示的垂直阻挡件VB。

参照图7D，可以形成穿过第一上绝缘层301、第一材料层221和第二材料层223的第一狭缝271。可以通过蚀刻第一材料层221、第二材料层223、上半导体层209和第二保护层207以暴露出牺牲源极层205，来形成第一狭缝271。根据实施方式，第一狭缝271的最下部可以布置在牺牲源极层205中。当形成第一狭缝271时，牺牲源极层205可以用作蚀刻停止层。

参照图7E，可以去除通过第一狭缝271暴露出的牺牲源极层205。可以注入通过第一狭缝271蚀刻牺牲源极层205的材料，以去除牺牲源极层205。在去除牺牲源极层205的同时，第一保护层203和第二保护层207可以分别保护第一掺杂半导体层201和上半导体层209。根据实施方式，在去除牺牲源极层205的同时，可以不蚀刻第一保护层203和第二保护层207。

通过蚀刻存储器层241的经由去除了牺牲源极层205的区域而暴露出的一部分，可以暴露出沟道层243的侧壁。在去除存储器层241的所述一部分的同时，可以去除第一保护层203和第二保护层207。结果，可以暴露出第一掺杂半导体层201和上半导体层209。

可以用第二掺杂半导体层205′填充去除了牺牲源极层205以及存储器层241的一部分的区域。根据实施方式，第二掺杂半导体层205′可以包括多晶硅。第二掺杂半导体层205′可以掺杂有n型杂质和p型杂质中的至少一种。第二掺杂半导体层205′可以与沟道层243的侧壁、第一掺杂半导体层201和上半导体层209接触。第一掺杂半导体层201、第二掺杂半导体层205′、上半导体层209可以形成如图3所示的源极结构SL。

参照图7F，在通过第一狭缝271去除围绕单元插塞240的第二材料层223之后，可以用第三材料层填充从中去除了第二材料层223的区域。每个第三材料层233可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。每个第三材料层233可以包括用于低电阻布线的诸如钨之类的低电阻金属。每个第三材料层233还可以包括诸如氮化钛层、氮化钨层或氮化钽层之类的阻挡层。

上半导体层209上的第一材料层221和第三材料层233可以被定义为单元层叠物230。下绝缘层210上的第一材料层221和第二材料层223可以被定义为虚设层叠物220。

参照图7G，可以在第一狭缝271的侧壁上形成间隔物绝缘层273以覆盖第三材料层233的侧壁。

随后，可以用源极接触结构275填充第一狭缝271。源极接触结构275可以形成在间隔物绝缘层253上并且与第二掺杂半导体层205′接触。源极接触结构275可以包括导电材料。然而，本公开的实施方式不限于此。根据实施方式，可以省略源极接触结构275并且可以用绝缘材料填充第一狭缝271。

参照图7H，可以形成漏极选择线隔离结构285。漏极选择线隔离结构285可以足够深，以穿过包括导电材料的第三材料层233当中的至少一个第三材料层。被漏极选择线隔离结构285贯穿的第三材料层可以分成漏极选择线。漏极选择线隔离结构285可以包括绝缘材料。漏极选择线隔离结构285可以延伸到单元插塞240当中的与漏极选择线隔离结构相邻的单元插塞240中。

单元插塞240可以包括沟道结构249和围绕沟道结构249的存储器层241。沟道结构249可以包括沟道层243、芯柱245和覆盖图案247。芯柱245和覆盖图案247可以填充沟道结构249的中央区域。

随后，可以形成第二上绝缘层303和第三上绝缘层305，以覆盖第一上绝缘层301。第二上绝缘层303可以包括相对于第一上绝缘层301和第三上绝缘层305具有蚀刻选择性的材料。根据实施方式，第一上绝缘层301和第三上绝缘层305可以包括氧化物，而第二上绝缘层303可以包括氮化物。

参照图7I，可以穿过单元层叠物230上的第一上绝缘层301、第二上绝缘层303和第三上绝缘层305中的至少一个形成第一上孔311和第二上孔321。第一上孔311可以暴露出单元插塞240的覆盖图案247。第二上孔321可以暴露出源极接触结构275。

当形成第一上孔311和第二上孔321时，可以穿过虚设层叠物220以及虚设层叠物220上的第一上绝缘层301、第二上绝缘层303和第三上绝缘层305形成接触插塞孔331和虚设接触孔341。接触插塞孔331可以穿过如以上参照图7B所描述的第二开口261中的绝缘柱265。虚设接触孔341可以布置在接触插塞孔331的密度急剧变化的区域中。因此，可以防止与密度急剧变化的区域相邻的接触插塞孔331由于在用于形成虚设接触孔341和接触插塞孔331的蚀刻工艺期间发生的蚀刻负载而以低深度形成。因此，可以避免由蚀刻负载引起的下接触件215中的一些未暴露出来，使得可以防止或减轻下接触件215和以下将参照图7J描述的接触插塞335之间的非接触。结果，根据实施方式，可以提高半导体存储器装置的操作可靠性。

虚设接触孔341可以具有比接触插塞孔331更小的宽度。具有相对小宽度的虚设接触孔341的深度可以小于具有相对大宽度的接触插塞孔331的深度。因此，虚设接触孔341可以不完全穿过虚设层叠物220。换言之，虚设接触孔341可以穿过虚设层叠物220的一部分。

参照图7J，可以通过用导电材料填充如以上参照图7I描述的第一上孔311和第二上孔321来形成第一上接触件315和第二上接触件325。另外，通过用导电材料填充接触插塞孔331和虚设接触孔341，可以形成接触插塞335和虚设接触件345。

图8是例示了根据本公开的实施方式的存储器系统1100的配置的框图。

参照图8，存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是包括多个闪存芯片的多芯片封装件。

存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括连接到存储器系统1100的主机的数据交换协议。另外，纠错块1114可以检测并纠正从存储器装置1120读取的数据中包含的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。另外，存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)。

存储器系统1100可以是其中集成有存储器装置1120和存储器控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100用作SSD时，存储器控制器1110可以通过包括以下接口协议之一与外部装置(例如，主机)通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子器件(IDE)。

图9是例示了根据本公开的实施方式的计算系统1200的配置的框图。

参照图9，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池。另外，还可以包括应用芯片组、图像处理器、移动DRAM等。

存储器系统1210可以包括存储器装置1212和存储器控制器1211。

存储器控制器1211可以按照与以上参照图8描述的存储器控制器1110相同的方式配置。

根据各种实施方式，通过经由形成布置在多个插塞之间以穿过层叠结构(即，虚设层叠物STd)的一部分的虚设接触件来防止或减轻结构缺陷，可以提高操作可靠性。

对于本领域技术人员将显而易见的是，可以在不脱离本公开的精神或范围的情况下，对本公开的上述实施方式进行各种修改。因此，本公开旨在覆盖所有这些修改，只要它们落入所附权利要求及其等同物的范围内。

Claims

1.一种半导体存储器装置，该半导体存储器装置包括：

下绝缘层；

虚设层叠物，该虚设层叠物位于所述下绝缘层上；

源极结构，该源极结构布置在与所述下绝缘层相同的高度处；

单元层叠物，该单元层叠物位于所述源极结构上；

多个接触插塞，所述多个接触插塞穿过所述虚设层叠物；以及

虚设接触件，该虚设接触件穿过所述虚设层叠物的一部分并布置在所述多个接触插塞之间，

其中，所述虚设层叠物和单元层叠物中的每一个包括彼此分开的多个第一材料层，所述第一材料层层叠在彼此的顶部上，

其中，所述虚设层叠物还包括在所述下绝缘层上与所述多个第一材料层交替地布置的多个第二材料层，并且

其中，所述单元层叠物还包括在所述源极结构上与所述多个第一材料层交替地布置的多个第三材料层。

2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：多个单元插塞，所述多个单元插塞穿过所述单元层叠物，

其中，所述多个单元插塞中的每一个包括沟道层和围绕所述沟道层的侧壁的存储器层。

3.根据权利要求2所述的半导体存储器装置，其中，所述源极结构包括第一源极层和第二源极层，所述第二源极层布置在所述第一源极层上。

4.根据权利要求2所述的半导体存储器装置，其中，所述多个单元插塞中的每一个的所述沟道层直接联接至所述源极结构。

5.根据权利要求1所述的半导体存储器装置，其中，所述虚设接触件的高度小于每个所述接触插塞的高度。

6.根据权利要求1所述的半导体存储器装置，其中，所述多个接触插塞包括布置成一行的第一接触插塞、第二接触插塞和第三接触插塞，

其中，所述第二接触插塞布置在所述第一接触插塞和所述第三接触插塞之间，并且

其中，所述第一接触插塞与所述第二接触插塞之间的距离小于所述第二接触插塞与所述第三接触插塞之间的距离。

7.根据权利要求6所述的半导体存储器装置，其中，所述虚设接触件布置在所述第二接触插塞和所述第三接触插塞之间。

8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

垂直阻挡件，该垂直阻挡件布置在所述虚设层叠物与所述单元层叠物之间；以及

支撑柱，该支撑柱穿过所述虚设层叠物。

9.根据权利要求1所述的半导体存储器装置，其中，所述接触插塞的顶表面的宽度大于所述虚设接触件的顶表面的宽度。

10.一种半导体存储器装置，该半导体存储器装置包括：

基板，在该基板上限定有单元阵列区和连接区；

外围电路结构，该外围电路结构位于所述基板上；

虚设层叠物，该虚设层叠物布置在所述连接区上；

单元层叠物，该单元层叠物布置在所述单元阵列区上；

多个接触插塞，所述多个接触插塞穿过所述虚设层叠物；

单元插塞，所述单元插塞穿过所述单元层叠物；以及

虚设接触件，该虚设接触件穿过所述虚设层叠物的一部分。

11.根据权利要求10所述的半导体存储器装置，其中，所述虚设层叠物包括彼此交替地层叠的虚设绝缘层和牺牲绝缘层，并且

其中，所述单元层叠物包括彼此交替地层叠的层间绝缘层和导电图案。

12.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括多个下接触件，所述多个下接触件将所述外围电路结构联接至所述多个接触插塞。

13.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：

第一上绝缘层，该第一上绝缘层布置在所述虚设层叠物和所述单元层叠物上；以及

支撑柱，该支撑柱穿过所述虚设层叠物，

其中，所述第一上绝缘层和所述支撑柱包括相同的材料。

14.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：垂直阻挡件，该垂直阻挡件围绕所述虚设层叠物。

15.根据权利要求10所述的半导体存储器装置，其中，每个所述单元插塞包括沟道结构和围绕所述沟道结构的存储器层，并且

其中，所述存储器层包括在所述沟道结构的表面上依次层叠的隧道隔离层、数据储存层和阻挡绝缘层。

16.根据权利要求10所述的半导体存储器装置，其中，每个所述接触插塞的顶部宽度大于所述虚设接触件的顶部宽度。

17.根据权利要求10所述的半导体存储器装置，其中，具有比每个所述接触插塞的长度更小的长度的所述虚设接触件布置在所述虚设层叠物中。

18.根据权利要求10所述的半导体存储器装置，

其中，所述多个接触插塞包括穿过所述虚设层叠物并且布置成一行的第一接触插塞、第二接触插塞和第三接触插塞，

19.根据权利要求18所述的半导体存储器装置，其中，所述虚设接触件布置在所述第二接触插塞和所述第三接触插塞之间。