JP4783210B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

Info

Publication number
JP4783210B2
JP4783210B2 JP2006151540A JP2006151540A JP4783210B2 JP 4783210 B2 JP4783210 B2 JP 4783210B2 JP 2006151540 A JP2006151540 A JP 2006151540A JP 2006151540 A JP2006151540 A JP 2006151540A JP 4783210 B2 JP4783210 B2 JP 4783210B2
Authority
JP
Japan
Prior art keywords
dummy
transistor
film
insulating film
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006151540A
Other languages
English (en)
Other versions
JP2007324300A (ja
Inventor
正一 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006151540A priority Critical patent/JP4783210B2/ja
Priority to US11/756,200 priority patent/US7705393B2/en
Publication of JP2007324300A publication Critical patent/JP2007324300A/ja
Application granted granted Critical
Publication of JP4783210B2 publication Critical patent/JP4783210B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、不揮発性半導体記憶装置に関するもので、特に、データを電気的に書き換えることが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。
周知のように、ＥＥＰＲＯＭには、大きく分けて２種類のトランジスタ素子が存在する。１つはメモリセル部に設けられたトランジスタ素子（以下、セルトランジスタ）であって、このセルトランジスタは、基板上にトンネル酸化膜、浮遊ゲート電極、インターポリ絶縁膜、制御ゲート電極が下から順番に積層されたゲート電極構造を有し、浮遊ゲート電極中に電荷がある場合とない場合とで変化するしきい値の違いにより、データを不揮発に保持する。一方、もう１つのトランジスタ素子は周辺回路部に設けられた周辺トランジスタであって、インターポリ絶縁膜以外はセルトランジスタと同じゲート電極構造を有している。つまり、周辺トランジスタは、インターポリ絶縁膜の一部または全てが開口されており、制御ゲート電極と浮遊ゲート電極とが電気的に接続されたＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を持つ。また、周辺トランジスタは、駆動電圧の大小によって、ゲート酸化膜の厚いものと薄いものとの２種類に分類され、それぞれ高電圧系トランジスタと低電圧系トランジスタと呼ばれている。この周辺トランジスタは、主に、論理回路を構成するのに用いられる。
ＥＥＰＲＯＭの場合、ＲＣ遅延を抑制する観点からも、制御ゲート電極の抵抗値は低い方が望ましい。これまで、制御ゲート電極には、不純物をドープして導電性を持たせたポリシリコンが用いられてきたが、ＥＥＰＲＯＭの高速化に対する要求が高まるにつれて、一般的にポリシリコンよりも低抵抗のシリサイドを用いる場合が増えてきた。シリサイドは、ポリシリコン上に反応種である金属を堆積させた後に加熱し、シリコンと金属とを反応させることで形成される。しかし、シリサイドは、一般的にポリシリコンよりもドライエッチングのためのエッチングガスや薬液に対する耐性が大きく、ポリシリコンに比べて加工難易度が高い。そのため、制御ゲート電極にシリサイドを用いる場合は、まず、制御ゲート膜をポリシリコンで成膜し、そのポリシリコンを制御ゲート電極パターンに加工した後にシリサイド化する方法が望まれる。
ここで、制御ゲート電極パターンの加工には、リソグラフィーのためのレジストのみでは加工時の保護膜としては十分でないため、通常、ハードマスクとしてシリコン窒化膜が用いられる。このシリコン窒化膜のうち、制御ゲート膜上にあるものは、制御ゲート電極パターンの加工後も除去されずに残る。また、制御ゲート電極パターンの加工後には、一般的に、制御ゲート電極間絶縁膜からのメモリセルや周辺トランジスタへの不純物拡散を防止するためのバリア窒化膜、および、コンタクト加工の際のストッパとなるシリコン窒化膜が、制御ゲート膜上に積層される。
すなわち、制御ゲート電極パターンのシリサイド化を行うためには、制御ゲート膜上の窒化膜を除去し、ポリシリコンを露出させる必要がある。その窒化膜の除去には、一般的に、ドライエッチングが用いられる。
しかしながら、通常、ドライエッチングはプラズマ雰囲気中で行われるため、プラズマ中の電荷（電子や正孔）が、エッチング時にメモリセルや周辺トランジスタに侵入しようとする。窒化膜には電荷の進入に対する耐性があるが、ポリシリコンにはない。また、窒化膜には、その膜厚に、ある程度のばらつきがある。そのため、制御ゲート膜上の全ての窒化膜を完全に除去できる時間だけエッチングを行うと、窒化膜の膜厚が薄い部分ではポリシリコンがむき出しの状態となってプラズマに曝され、電荷の侵入を受ける。侵入した電荷は、メモリセルのインターポリ絶縁膜や周辺トランジスタのゲート酸化膜中に捕獲され、捕獲された電荷量に相当した大きさのしきい値変動を引き起こす。これがもとで、メモリセルや周辺トランジスタのしきい値がばらつき、信頼性を劣化させる原因となっている。
このように、ドライエッチングに起因する電荷蓄積（チャージアップ）を軽減することが、シリサイドを制御ゲート電極に持つＥＥＰＲＯＭの信頼性の向上のためにも求められている。
なお、チャージングダメージを防止するために、ゲート絶縁膜の厚いＭＩＳトランジスタの形成領域内に、回路動作に用いないダミー配線を設けるようにした構成を有する装置がすでに提案されている（たとえば、特許文献１参照）。しかしながら、この提案の場合、製造工程数の増加や面積が増大しやすいという問題があった。
特開２０００−１８３０４３
本発明は、上記の問題点を解決すべくなされたもので、ドライエッチングに起因するチャージアップを軽減でき、信頼性の向上を図ることが可能な不揮発性半導体記憶装置を提供することを目的としている。
実施形態の一態様によれば、メモリセル形成領域、ダミーセルトランジスタ形成領域、周辺トランジスタ形成領域、及びダミー周辺トランジスタ形成領域を有する半導体基板上に、前記メモリセルのトンネル酸化膜、前記ダミーセルトランジスタのゲート酸化膜、前記周辺トランジスタのゲート酸化膜、及び前記ダミー周辺トランジスタのゲート酸化膜となる第１の絶縁性膜を形成することと、前記第１の絶縁性膜上に、前記メモリセルの浮遊ゲート電極、前記ダミーセルトランジスタの第１のダミー電極、前記周辺トランジスタの第１のゲート電極、及び前記ダミー周辺トランジスタの第１のダミー電極となる第１の導電性膜を形成することと、前記第１の導電性膜、及び前記第１の絶縁性膜の一部をエッチングして前記半導体基板の一部を露出することと、前記露出された半導体基板の一部をエッチングして前記半導体基板に溝部を形成することと、前記溝部内に素子分離用絶縁膜を形成することと、前記素子分離用絶縁膜上、及び前記第１の導電性膜上に、前記メモリセルのインターポリ絶縁膜となる第２の絶縁性膜を形成することと、前記第２の絶縁性膜上に、前記メモリセルの第１のコントロールゲートとなる第２の導電性膜を形成することと、前記ダミーセルトランジスタ形成領域、及び前記ダミー周辺トランジスタ形成領域に形成された前記第２の導電性膜、前記第２の絶縁性膜、前記第１の導電性膜、及び前記第１の絶縁性膜の一部をエッチングして前記半導体基板の一部を露出することと、前記第２の導電性膜上、及び前記露出された半導体基板の一部上に、前記メモリセルの第２のコントロールゲート電極、前記ダミーセルトランジスタの第２のダミー電極、前記周辺トランジスタの第２のゲート電極、及び前記ダミー周辺トランジスタの第２のダミー電極となる表面領域にマスクを有する第３の導電性膜を形成することと、プラズマ雰囲気で、前記プラズマ雰囲気に起因して、前記メモリセル形成領域、前記ダミーセルトランジスタ形成領域、前記周辺トランジスタ形成領域、及び前記ダミー周辺トランジスタ形成領域に形成された前記第３の導電性膜に侵入する電荷を前記第３の導電性膜を介して前記半導体基板に排出しながら、前記マスクをエッチングすることと、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
上記の構成により、ドライエッチングに起因するチャージアップを軽減でき、信頼性の向上を図ることが可能な不揮発性半導体記憶装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置や方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術的思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。なお、ここでは、実際の回路動作には用いない導電性のダミー電極を含む、たとえば、ダミーのメモリセル（以下、ダミーセルトランジスタ）およびダミーの周辺回路（以下、ダミー周辺トランジスタ）を有するＥＥＰＲＯＭを例に説明する。また、ダミーセルトランジスタとダミー周辺トランジスタとをそれぞれＭＩＳＦＥＴ構造とするとともに、高電圧系のダミー周辺トランジスタのゲート絶縁膜を薄膜化（たとえば、高電圧系トランジスタのゲート絶縁膜の膜厚よりも薄く形成）することによって、高電圧系のダミー周辺トランジスタの導電性を確保するようにした場合の例である。
このＥＥＰＲＯＭは、たとえば図１に示すように、シリコンからなる半導体基板１１の表面上に、トランジスタ素子によって各回路部が形成されてなる構成とされている。すなわち、半導体基板１１の表面には、メモリセル領域１３と周辺回路領域１５とが規定されている。周辺回路領域１５には、さらに、低電圧系トランジスタ領域１５ａと高電圧系トランジスタ領域１５ｂとが規定されている。
メモリセル領域１３には、複数（便宜上、ここでは１つ）のメモリセル（セルトランジスタ）１３０といくつか（少なくとも、１つ）のダミーセルトランジスタ１３１とが形成されている。メモリセル１３０は、半導体基板１１の表面上に第１の絶縁性膜２１からなるトンネル酸化膜１３０ａを介して第１の導電性膜２２からなるフローティングゲート電極（浮遊ゲート電極）１３０ｂが積層され、さらに、その上に第２の絶縁性膜２３からなるインターポリ絶縁膜１３０ｃを介して、第２の導電性膜（たとえば、ドープドポリシリコン膜）２４からなる第１のコントロールゲート電極（第１の制御ゲート電極）１３０ｄ、および、表面部にシリサイド層３０が形成された、第３の導電性膜（たとえば、ドープドポリシリコン膜）２５からなる第２のコントロールゲート電極（第２の制御ゲート電極）１３０ｅが順に積層された、２層（積層）構造のゲート電極部を有している。
一方、ダミーセルトランジスタ１３１は、たとえば、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１３１ｃの一部が、上記第２の絶縁性膜２３を貫通し、第１のダミー電極１３１ｂとなる上記第１の導電性膜２２に接続されてなる構造の、電流リークパスＬＰａを有して形成されている。すなわち、このダミーセルトランジスタ１３１は、上記第１の絶縁性膜２１からなるゲート酸化膜１３１ａを介して、上記第１の導電性膜２２からなる第１のダミー電極１３１ｂと上記第２の導電性膜２４および上記第３の導電性膜２５からなる上記第２のダミー電極１３１ｃとが電気的に接続されてなる、１層構造のゲート電極部を有して形成されている。
これに対し、低電圧系トランジスタ領域１５ａには、複数（便宜上、ここでは１つ）の低電圧系トランジスタ（周辺トランジスタ）１５０といくつか（少なくとも、１つ）の低電圧系のダミー周辺トランジスタ１５１とが形成されている。低電圧系トランジスタ１５０は、上記半導体基板１１の表面上に、上記第１の絶縁性膜２１からなるゲート酸化膜１５０ａを介して、上記第１の導電性膜２２からなる第１のゲート電極１５０ｂが積層されてなる、１層構造のゲート電極部を有している。また、このゲート電極部には、さらに、上記第２の導電性膜２４上に設けられるとともに、その一部が上記第２の導電性膜２４および上記第２の絶縁性膜２３を貫通し、上記第１のゲート電極１５０ｂに電気的に接続された、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のゲート電極１５０ｃによって、実際の回路動作に用いられる電流パスが形成されている。
一方、低電圧系のダミー周辺トランジスタ１５１は、上記低電圧系トランジスタ１５０のゲート電極部と同一構造のダミーのゲート電極部を有して形成されている。すなわち、この低電圧系のダミー周辺トランジスタ１５１は、たとえば、上記半導体基板１１の表面上に、上記第１の絶縁性膜２１からなるゲート酸化膜１５１ａを介して、上記第１の導電性膜２２からなる第１のダミー電極１５１ｂが積層されてなる、１層構造のダミー電極を有している。そして、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１５１ｃの一部が、上記第２の絶縁性膜２３を貫通し、上記第１のダミー電極１５１ｂに電気的に接続されてなる構造の、電流リークパスＬＰｂを有して形成されている。
高電圧系トランジスタ領域１５ｂには、複数（便宜上、ここでは１つ）の高電圧系トランジスタ（周辺トランジスタ）１５２といくつか（少なくとも、１つ）の高電圧系のダミー周辺トランジスタ１５３とが形成されている。高電圧系トランジスタ１５２は、上記半導体基板１１の表面上に、上記第１の絶縁性膜２１の膜厚よりも厚い第３の絶縁性膜２６からなるゲート酸化膜１５２ａを介して、上記第１の導電性膜２２からなる第１のゲート電極１５２ｂが積層されてなる、１層構造のゲート電極部を有している。また、このゲート電極部には、さらに、上記第２の導電性膜２４上に設けられるとともに、その一部が上記第２の導電性膜２４および上記第２の絶縁性膜２３を貫通し、上記第１のゲート電極１５２ｂに電気的に接続された、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のゲート電極１５２ｃによって、実際の回路動作に用いられる電流パスが形成されている。
一方、高電圧系のダミー周辺トランジスタ１５３は、上記低電圧系トランジスタ１５０のゲート電極部および上記低電圧系のダミー周辺トランジスタ１５１のダミーのゲート電極部と同一構造のダミーのゲート電極部を有して形成されている。すなわち、この高電圧系のダミー周辺トランジスタ１５３は、たとえば、上記半導体基板１１の表面上に、上記第３の絶縁性膜２６からなるゲート酸化膜１５２ａの膜厚よりも薄い上記第１の絶縁性膜２１からなるゲート酸化膜１５３ａを介して、上記第１の導電性膜２２からなる第１のダミー電極１５３ｂが積層されてなる、１層構造のダミー電極を有している。そして、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１５３ｃの一部が、上記第２の絶縁性膜２３を貫通し、上記第１のダミー電極１５３ｂに電気的に接続されてなる構造の、電流リークパスＬＰｃを有して形成されている。
本実施形態の場合、上記第３の導電性膜２５の上面に、それぞれ、低抵抗化のためのシリサイド層３０が形成されている。また、このシリサイド層３０を介して、上記第３の導電性膜２５の上方を含む、上記半導体基板１１上には、厚い層間絶縁膜３１が設けられている。
また、上記したメモリセル領域１３と周辺回路領域１５の低電圧系トランジスタ領域１５ａとの間、および、低電圧系トランジスタ領域１５ａと高電圧系トランジスタ領域１５ｂとの間は、それぞれ、上記半導体基板１１の表面部に素子分離用絶縁膜３３を埋め込んでなる素子分離領域３５によって画定されている。同様に、メモリセル領域１３内における上記メモリセル１３０と上記ダミーセルトランジスタ１３１との間、低電圧系トランジスタ領域１５ａ内における上記低電圧系トランジスタ１５０と上記ダミー周辺トランジスタ１５１との間、および、高電圧系トランジスタ領域１５ｂ内における上記高電圧系トランジスタ１５２と上記ダミー周辺トランジスタ１５３との間は、それぞれ、上記半導体基板１１の表面部に上記素子分離用絶縁膜３３が埋め込み形成された上記素子分離領域３５によって画定されている。
上記した構成のＥＥＰＲＯＭの場合、メモリセル領域１３においては、メモリセル１３０の周辺部に、電流リークパスＬＰａを有するＭＩＳＦＥＴ構造のダミーセルトランジスタ１３１が配置されている。また、周辺回路領域１５においては、低電圧系トランジスタ１５０の周辺部に、電流リークパスＬＰｂを有するＭＩＳＦＥＴ構造のダミー周辺トランジスタ１５１が配置され、高電圧系トランジスタ１５２の周辺部に、電流リークパスＬＰｃを有するＭＩＳＦＥＴ構造のダミー周辺トランジスタ１５３が配置されている。上記ダミーセルトランジスタ１３１および上記ダミー周辺トランジスタ１５１，１５３を設けることによって、加工時の平坦性、たとえばケミカル・メカニカル・ポリッシュ（ＣＭＰ）法での仕上がりの高さをウェーハ面内で一定に保つことが容易となる。
なお、実際のＥＥＰＲＯＭにおいては、上記した構成の複数のメモリセル１３０がマトリクス（格子）状に配列されて所定のメモリ容量を有するセルアレイが形成されるとともに、低電圧系および高電圧系の複数の周辺トランジスタ１５０，１５２によって所望の論理回路（周辺回路）が形成されている。
次に、上記した構成のＥＥＰＲＯＭの製造方法について簡単に説明する。なお、ここでは、メモリセルおよび周辺トランジスタなどを形成する工程のうち、本実施形態の構成に直接関連しない、たとえばイオンインプランテーション工程や熱工程については説明を省略している。
まず、半導体基板１１の表面全体に、高電圧系トランジスタ１５２のゲート酸化膜１５２ａを形成するための第３の絶縁性膜２６を成膜する（図２参照）。その後、リソグラフィー工程により、高電圧系トランジスタ領域１５ｂの高電圧系トランジスタ１５２を形成するための領域以外を開口する。つまり、高電圧系トランジスタ１５２を形成するための領域にのみ、レジスト４１をパターニングする（図３参照）。そして、そのレジスト４１をマスクに、それ以外の領域の第３の絶縁性膜２６を除去する。こうして、高電圧系トランジスタ１５２を形成するための領域にのみ、第３の絶縁性膜２６を残存させた後、上記レジスト４１を除去する（図４参照）。このように、従来の場合とは異なり、一旦は、高電圧系トランジスタ領域１５ｂ内の高電圧系のダミー周辺トランジスタ１５３を形成するための領域も開口される。
次いで、基板１１の表面全体に、メモリセル１３０のトンネル酸化膜１３０ａ、ダミーセルトランジスタ１３１のゲート酸化膜１３１ａ、低電圧系トランジスタ１５０のゲート酸化膜１５０ａ、低電圧系のダミー周辺トランジスタ１５１のゲート酸化膜１５１ａ、および、高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａを形成するための、第１の絶縁性膜２１を成膜する（図５参照）。この第１の絶縁性膜２１は、先の工程で成膜した第３の絶縁性膜２６よりも薄く形成される。これにより、高電圧系トランジスタ領域１５ｂ内に形成される高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａの膜厚を、低電圧系トランジスタ１５０のゲート酸化膜１５０ａやメモリセル１３０のトンネル酸化膜１３０ａなどと同じ膜厚となるように制御することができる。
次いで、基板１１の表面全体に、上記第１，第３の絶縁性膜２１，２６を介して、メモリセル１３０のフローティングゲート電極１３０ｂ、ダミーセルトランジスタ１３１の第１のダミー電極１３１ｂ、低電圧系トランジスタ１５０の第１のゲート電極１５０ｂ、低電圧系のダミー周辺トランジスタ１５１の第１のダミー電極１５１ｂ、高電圧系トランジスタ１５２の第１のゲート電極１５２ｂ、および、高電圧系のダミー周辺トランジスタ１５３の第１のダミー電極１５３ｂとなる、不純物がドープされたポリシリコンからなる第１の導電性膜２２を成膜する（図６参照）。その上に、加工用のハードマスクとなるシリコン窒化（ＳｉＮ）膜４２を成膜する（図７参照）。
次いで、そのＳｉＮ膜４２上に、リソグラフィー工程にて、素子分離領域３５を形成するためのレジスト４３をパターニングする（図８参照）。そして、そのレジスト４３をマスクに、上記ＳｉＮ膜４２を選択的にエッチングして除去して、ハードマスク４２ａを形成した後、上記レジスト４３を除去する（図９参照）。
次いで、上記ハードマスク４２ａを用いて第１の導電性膜２２および第１，第３の絶縁性膜２１，２６をエッチングし（図１０参照）、さらに、基板１１の表面部を適当な深さ分だけエッチングして溝部３５ａを開口する（図１１参照）。その後、溝部３５ａ内を埋め込むように、基板１１の表面全体に素子分離用絶縁膜３３を堆積させ（図１２参照）、その表面を、たとえばＣＭＰ法によって研磨して、上記ハードマスク４２ａの上端部の高さと同じ高さになるように平坦化する（図１３参照）。さらに、第１の導電性膜２２の上部が突出するまで素子分離用絶縁膜３３をエッチングした後（図１４参照）、ハードマスク４２ａを除去する。
こうして、素子分離用絶縁膜３３が埋め込まれてなる素子分離領域３５によって各素子領域が画定されることにより、メモリセル領域１３に対応する素子領域には、メモリセル１３０のトンネル酸化膜１３０ａおよびフローティングゲート電極１３０ｂと、ダミーセルトランジスタ１３１のゲート酸化膜１３１ａおよび第１のダミー電極１３１ｂとが、それぞれ形成される。また、周辺回路領域１５の低電圧系トランジスタ領域１５ａに対応する素子領域には、低電圧系トランジスタ１５０のゲート酸化膜１５０ａおよび第１のゲート電極１５０ｂと、低電圧系のダミー周辺トランジスタ１５１のゲート酸化膜１５１ａおよび第１のダミー電極１５１ｂとが、それぞれ形成される。また、周辺回路領域１５の高電圧系トランジスタ領域１５ｂに対応する素子領域には、高電圧系トランジスタ１５２のゲート酸化膜１５２ａおよび第１のゲート電極１５２ｂと、高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａおよび第１のダミー電極１５３ｂとが、それぞれ形成される。
次いで、基板１１の表面全体に、インターポリ絶縁膜１３０ｃなどを形成するための第２の絶縁性膜２３を成膜した後（図１５参照）、続いて、不純物がドープされたポリシリコンからなる第２の導電性膜２４を成膜する（図１６参照）。
次いで、第２の絶縁性膜２３の開口を行う。第２の絶縁性膜２３の開口は、従来の場合とは異なり、メモリセル領域１３および周辺回路領域１５において、トランジスタ機能を持つかどうかにかかわらず、メモリセル１３０を除く全てのトランジスタ素子、つまり、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のみでなく、ダミーセルトランジスタ１３１、低電圧系のダミー周辺トランジスタ１５１、および、高電圧系のダミー周辺トランジスタ１５３をも対象にして行われる。すなわち、上記第２の導電性膜２４上に、リソグラフィー工程にて、ダミーセルトランジスタ１３１、低電圧系トランジスタ１５０、低電圧系のダミー周辺トランジスタ１５１、高電圧系トランジスタ１５２、および、高電圧系のダミー周辺トランジスタ１５３を形成するための各領域以外の領域を覆うように、レジスト４３をパターニングする（図１７参照）。そして、そのレジスト４３をマスクに、第２の導電性膜２４、第２の絶縁性膜２３、および、第１の導電性膜２２の一部を選択的にエッチングし、開口部４４を形成する（図１８参照）。
次いで、上記レジスト４３を除去した後、基板１１の表面全体に、不純物がドープされたポリシリコンからなる第３の導電性膜２５を成膜する（図１９参照）。そして、この第３の導電性膜２５をパターニングすることで、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２に限らず、ダミーセルトランジスタ１３１、低電圧系のダミー周辺トランジスタ１５１、および、高電圧系のダミー周辺トランジスタ１５３についても、第２の導電性膜２４を含んで、第３の導電性膜２５と第１の導電性膜２２とが電気的に接続される（電気的には、ＭＩＳＦＥＴ構造となる）。
すなわち、メモリセル領域１３には、半導体基板１１の表面上に、第１の絶縁性膜２１からなるトンネル酸化膜１３０ａを介して第１の導電性膜２２からなるフローティングゲート電極１３０ｂが積層され、さらに、その上に第２の絶縁性膜２３からなるインターポリ絶縁膜１３０ｃを介して、第２の導電性膜２４からなる第１のコントロールゲート電極１３０ｄ、および、第３の導電性膜からなる第２のコントロールゲート電極１３０ｅが順に積層された、２層構造のゲート電極部を有するメモリセル１３０と、第１の絶縁性膜２１からなるゲート酸化膜１３１ａを介して、第１の導電性膜２２からなる第１のダミー電極１３１ｂと第２の導電性膜２４および第３の導電性膜２５からなる第２のダミー電極１３１ｃとが電気的に接続されてなる、１層構造のゲート電極部を有するダミーセルトランジスタ１３１とが形成される。
これに対し、周辺回路領域１５の低電圧系トランジスタ領域１５ａには、半導体基板１１の表面上に、第１の絶縁性膜２１からなるゲート酸化膜１５０ａを介して、第１の導電性膜２２からなる第１のゲート電極１５０ｂと第２の導電性膜２４および第３の導電性膜２５からなる第２のゲート電極１５０ｃとが電気的に接続されてなる、１層構造のゲート電極部を有する低電圧系トランジスタ１５０と、第１の絶縁性膜２１からなるゲート酸化膜１５１ａを介して、第１の導電性膜２２からなる第１のダミー電極１５１ｂと第２の導電性膜２４および第３の導電性膜２５からなる第２のダミー電極１５１ｃとが電気的に接続されてなる、１層構造のゲート電極部を有する低電圧系のダミー周辺トランジスタ１５１とが形成される。
一方、周辺回路領域１５の高電圧系トランジスタ領域１５ｂには、半導体基板１１の表面上に、第１の絶縁性膜２１の膜厚よりも厚い第３の絶縁性膜２６からなるゲート酸化膜１５２ａを介して、第１の導電性膜２２からなる第１のゲート電極１５２ｂと第２の導電性膜２４および第３の導電性膜２５からなる第２のゲート電極１５２ｃとが電気的に接続されてなる、１層構造のゲート電極部を有する高電圧系トランジスタ１５２と、第３の絶縁性膜２６の膜厚よりも薄い第１の絶縁性膜２１からなるゲート酸化膜１５３ａを介して、第１の導電性膜２２からなる第１のダミー電極１５３ｂと第２の導電性膜２４および第３の導電性膜２５からなる第２のダミー電極１５３ｃとが電気的に接続されてなる、１層構造のゲート電極部を有する高電圧系のダミー周辺トランジスタ１５３とが形成される。
次いで、第３の導電性膜２５の表面に残る、パターニングのための窒化膜（図示していない）をドライエッチングによって除去した後、ポリシリコンと金属とを反応させることにより、第３の導電性膜２５の表面にシリサイド層３０を形成する。このエッチングの際に、むき出しの状態となってプラズマに曝されたポリシリコンに侵入した電荷は、そのほとんどが、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａ中に捕獲されることなく、ダミーセルトランジスタ１３１の電流リークパスＬＰａや低電圧系および高電圧系のダミー周辺トランジスタ１５１，１５３の各電流リークパスＬＰｂ，ＬＰｃをそれぞれ介して、半導体基板１１へと抜けるようになる。ゆえに、ドライエッチング時に捕獲された電荷量に相当した大きさのしきい値変動がもとで、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のしきい値がばらつき、ＥＥＰＲＯＭとしての信頼性を劣化させるという、プラズマダメージ（ドライエッチングに起因するチャージアップ）を軽減できる。
しかる後、そのシリサイド層３０上を含む、基板１１の表面全体に層間絶縁膜３１を形成する。そして、その層間絶縁膜３１の表面をＣＭＰ法により平坦化することで、図１に示した構造のＥＥＰＲＯＭが得られる。
上記したように、ダミーセルトランジスタ１３１と低電圧系および高電圧系のダミー周辺トランジスタ１５１，１５３とをそれぞれＭＩＳＦＥＴ構造とし、電流リークパスＬＰａ，ＬＰｂ，ＬＰｃを形成するとともに、高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａの膜厚を、高電圧系トランジスタ１５２のゲート酸化膜１５２ａの膜厚よりも薄く形成するようにしている。これにより、ダミーセルトランジスタ１３１と低電圧系および高電圧系のダミー周辺トランジスタ１５１，１５３とに電流が流れるようになるので、ドライエッチング時に、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａに加わる電圧を低下させることが可能となり、その結果として、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａ中に捕獲される電荷量を減少できるようになる。したがって、メモリセル１３０のコントロールゲート電極にシリサイドを用いるようにした場合にも、捕獲された電荷量に相当する、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のしきい値のばらつきを改善でき、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２の信頼性を向上させることが可能となるものである。
ここで、上記の構成とした場合において、ドライエッチングに起因するチャージアップを軽減するための作用・効果について考察する。一般に、ＥＥＰＲＯＭには、先に説明した通り、ダミーセルトランジスタおよびダミー周辺トランジスタとよばれる、実際の回路動作には用いないダミーのトランジスタ素子（単に、ダミー素子）が数多く配置されている。ダミー素子は、ＣＭＰ法での加工の際に、仕上がりの高さをウェーハ面内で一定に保つ役割を持つ。その一方で、ダミー素子は、他の回路とは電気的に絶縁され、電気的な役割を持たない。つまり、ダミー素子とメモリセルおよび周辺トランジスタとの違いは、電気的に他の回路と絶縁されているという点のみである。
従来において、ダミー素子の形成方法および膜構造は、高電圧系トランジスタ領域の高電圧系トランジスタおよびダミー周辺トランジスタのゲート絶縁膜がメモリセルのトンネル絶縁膜よりも厚い他には、基本的にメモリセルと変わらない。そのため、ダミー素子は、制御ゲート電極に対応する第２のダミー電極と浮遊ゲート電極に対応する第１のダミー電極との間、および、浮遊ゲート電極に対応する第１のダミー電極と基板との間が、それぞれ、電気的に絶縁されている。
このように、ダミー素子は、本来、その形状にのみ意味があるため、意図的にゲート絶縁膜の膜厚を調整することはない。そのため、従来のＥＥＰＲＯＭの場合、高電圧系のダミー周辺トランジスタは高電圧系トランジスタと同じゲート絶縁膜厚を持ち、低電圧系のダミー周辺トランジスタおよびダミーセルトランジスタは低電圧系トランジスタおよびメモリセルと同じゲート絶縁膜厚を持つのが一般的である。
以下に、上述した第１の実施形態に示したＥＥＰＲＯＭのように、高電圧系のダミー周辺トランジスタのゲート絶縁膜厚を、高電圧系トランジスタのゲート絶縁膜厚よりも薄くした場合の効果について説明する。
図２０（ａ）は、ドライエッチング時におけるプラズマと基板との状態を模式的に示すものである。プラズマ雰囲気１中に基板２があり、基板２上には、メモリセル３と周辺トランジスタ４とダミー素子５とが存在する。基板２には電圧が印加され、プラズマと基板２との間には電位差Ｖが存在する。
まず、従来のＥＥＰＲＯＭでの周辺トランジスタ４に蓄積される電荷について考える。図２０（ｂ）は、従来のＥＥＰＲＯＭの等価回路を示すものである。ここでは、理解を容易にするため、周辺トランジスタ４とダミー素子５とに着目し、メモリセル３は考えないものとする。
周辺トランジスタ４の静電容量をＣP 、ダミー素子５の静電容量をＣD とし、周辺トランジスタ４に蓄積される電荷をＱP 、ダミー素子５に蓄積される電荷をＱD とし、基板２の抵抗をＲS とする。周辺トランジスタ４とダミー素子５とは、基板２上で電気的に接続されていると同時に、プラズマによっても電気的に接続されている。
よって、周辺トランジスタ４に蓄積される電荷ＱP は、
ＱP ＝ＣP ・Ｖ … （１）
となる。
次に、第１の実施形態に示した構成のＥＥＰＲＯＭでの周辺トランジスタ４に蓄積される電荷について考える。図２０（ｃ）は、第１の実施形態に示した構成のＥＥＰＲＯＭの等価回路を示すものである。従来の場合と同様、理解を容易にするため、周辺トランジスタ４とダミー素子５とに着目し、メモリセル３は考えないものとする。
第１の実施形態の構成とした場合、ダミー素子５に電流が流れることになるため、ダミー素子５は抵抗と考えることができ、その抵抗値（ダミー抵抗）をＲD とする。また、このダミー素子５にかかる電圧をＶD 、同じく基板２の抵抗（基板抵抗ＲS ）にかかる電圧をＶS とする。
すると、周辺トランジスタ４に蓄積される電荷ＱP ’は、
ＱP ’＝ＣP ・ＶD … （２）
となる。
電位差Ｖは、
Ｖ＝ＶD ＋ＶS …（３）
なので、この（３）式を上記（２）式に代入すると、
ＱP ’＝ＣP （Ｖ−ＶS ） … （４）
となり、周辺トランジスタ４に蓄積される電荷ＱP ’は従来のＥＥＰＲＯＭの場合よりも小さくなる。
また、電圧ＶD は、
ＶD ＝ＲD ・Ｖ／（ＲS ＋ＲD ）＝Ｖ／（ＲS ／ＲD ＋１） … （５）
なので、電荷ＱP ’は、
ＱP ’＝ＣP ・Ｖ／（ＲS ／ＲD ＋１） … （６）
となり、電荷ＱP ’は、基板抵抗とダミー抵抗との比（ＲS ／ＲD ）に反比例することが分かる。すなわち、ダミー素子５の抵抗値ＲD を小さくするほど、周辺トランジスタ４での蓄積電荷ＱP ’は少なくなる。
このように、ＥＥＰＲＯＭを第１の実施形態の構成とした場合、つまり、メモリセル１３０のコントロールゲート電極にシリサイドを用いるようにしたＥＥＰＲＯＭにおいて、高電圧系トランジスタ領域１５ｂのダミー周辺トランジスタ１５３を、第１のダミー電極１５３ｂと第２のダミー電極１５３ｃとを電気的に接続し、かつ、低電圧系トランジスタ１５０のゲート酸化膜１５０ａと同程度の膜厚を有するゲート酸化膜１５３ａを備えた構成とすることにより、ドライエッチングの際のメモリセル１３０および低電圧系／高電圧系トランジスタ１５０，１５２へのプラズマダメージを軽減でき、そのプラズマダメージに起因するしきい値のばらつきを抑制することが可能となるものである。
なお、詳細な説明は省略したが、メモリセル３でも同様の議論が成り立ち、ダミー素子５の抵抗値ＲD を小さくすることによって、メモリセル３に蓄積される電荷量を削減することが可能である。
上記した第１の実施形態の構成によれば、高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａの膜厚を、メモリセル１３０のトンネル酸化膜１３０ａ、ダミーセルトランジスタ１３１のゲート酸化膜１３１ａ、低電圧系トランジスタ１５０のゲート酸化膜１５０ａ、および、低電圧系のダミー周辺トランジスタ１５１のゲート酸化膜１５１ａと同じ膜厚とすることにより、さほどの工程数の増加を招くことなしに実現できる。
また、上記した第１の実施形態においては、高電圧系のダミー周辺トランジスタ１５３のゲート酸化膜１５３ａの膜厚を、メモリセル１３０のトンネル酸化膜１３０ａ、ダミーセルトランジスタ１３１のゲート酸化膜１３１ａ、低電圧系トランジスタ１５０のゲート酸化膜１５０ａ、および、低電圧系のダミー周辺トランジスタ１５１のゲート酸化膜１５１ａと同じ膜厚とする場合に限らず、たとえば、さらに薄く形成することも容易に可能である。
［第２の実施形態］
図２１は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、実際の回路動作には用いない導電性のダミー電極を含む、たとえば、ダミーのメモリセル（以下、ダミーセルトランジスタ）およびダミーの周辺回路（以下、ダミー周辺トランジスタ）を有するＥＥＰＲＯＭを例に説明する。また、ダミーセルトランジスタおよびダミー周辺トランジスタのゲート絶縁膜を開口し、ダミー抵抗をより減少させることによって、高電圧系のダミー周辺トランジスタの導電性を高めるようにした場合の例である。なお、第１の実施形態に示した構成のＥＥＰＲＯＭと同一箇所には同一符号を付して、詳しい説明は割愛する。
このＥＥＰＲＯＭは、たとえば図２１に示すように、シリコンからなる半導体基板１１の表面上に、トランジスタ素子によって各回路部が形成されてなる構成とされている。すなわち、半導体基板１１の表面には、メモリセル領域１３と周辺回路領域１５とが規定されている。周辺回路領域１５には、さらに、低電圧系トランジスタ領域１５ａと高電圧系トランジスタ領域１５ｂとが規定されている。
メモリセル領域１３には、複数（便宜上、ここでは１つ）のメモリセル（セルトランジスタ）１３０といくつか（少なくとも、１つ）のダミーセルトランジスタ１３１’とが形成されている。メモリセル１３０は、半導体基板１１の表面上に第１の絶縁性膜２１からなるトンネル酸化膜１３０ａを介して第１の導電性膜２２からなるフローティングゲート電極（浮遊ゲート電極）１３０ｂが積層され、さらに、その上に第２の絶縁性膜２３からなるインターポリ絶縁膜１３０ｃを介して、第２の導電性膜（たとえば、ドープドポリシリコン膜）２４からなる第１のコントロールゲート電極（第１の制御ゲート電極）１３０ｄ、および、表面部にシリサイド層３０が形成された、第３の導電性膜（たとえば、ドープドポリシリコン膜）２５からなる第２のコントロールゲート電極（第２の制御ゲート電極）１３０ｅが順に積層された、２層（積層）構造のゲート電極部を有している。
一方、ダミーセルトランジスタ１３１’は、たとえば、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１３１ｃの一部が、上記第２の絶縁性膜２３および上記第１の絶縁性膜２１からなるゲート酸化膜１３１ａを貫通し、第１のダミー電極１３１ｂとなる上記第１の導電性膜２２を介して上記基板１１に接続されてなる構造の、電流リークパスＬＰａ’を有して形成されている。すなわち、このダミーセルトランジスタ１３１’は、上記第１の導電性膜２２からなる第１のダミー電極１３１ｂと上記第２の導電性膜２４および上記第３の導電性膜２５からなる上記第２のダミー電極１３１ｃとが、直接、上記半導体基板１１に接続されてなる構造のゲート電極部を有して形成されている。
これに対し、低電圧系トランジスタ領域１５ａには、複数（便宜上、ここでは１つ）の低電圧系トランジスタ（周辺トランジスタ）１５０といくつか（少なくとも、１つ）の低電圧系のダミー周辺トランジスタ１５１’とが形成されている。低電圧系トランジスタ１５０は、上記半導体基板１１の表面上に、上記第１の絶縁性膜２１からなるゲート酸化膜１５０ａを介して、上記第１の導電性膜２２からなる第１のゲート電極１５０ｂが積層されてなる、１層構造のゲート電極部を有している。また、このゲート電極部には、さらに、上記第２の導電性膜２４上に設けられるとともに、その一部が上記第２の導電性膜２４および上記第２の絶縁性膜２３を貫通し、上記第１のゲート電極１５０ｂに電気的に接続された、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のゲート電極１５０ｃによって、実際の回路動作に用いられる電流パスが形成されている。
一方、低電圧系のダミー周辺トランジスタ１５１’は、たとえば、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１５１ｃの一部が、上記第２の絶縁性膜２３、上記第１の導電性膜２２からなる第１のダミー電極１５１ｂ、および、上記第１の絶縁性膜２１からなるゲート酸化膜１５１ａを貫通し、直接、上記半導体基板１１に接続されてなる構造の、電流リークパスＬＰｂ’を有して形成されている。
高電圧系トランジスタ領域１５ｂには、複数（便宜上、ここでは１つ）の高電圧系トランジスタ（周辺トランジスタ）１５２といくつか（少なくとも、１つ）の高電圧系のダミー周辺トランジスタ１５３’とが形成されている。高電圧系トランジスタ１５２は、上記半導体基板１１の表面上に、上記第１の絶縁性膜２１の膜厚よりも厚い第３の絶縁性膜２６からなるゲート酸化膜１５２ａを介して、上記第１の導電性膜２２からなる第１のゲート電極１５２ｂが積層されてなる、１層構造のゲート電極部を有している。また、このゲート電極部には、さらに、上記第２の導電性膜２４上に設けられるとともに、その一部が上記第２の導電性膜２４および上記第２の絶縁性膜２３を貫通し、上記第１のゲート電極１５２ｂに電気的に接続された、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のゲート電極１５２ｃによって、実際の回路動作に用いられる電流パスが形成されている。
一方、高電圧系のダミー周辺トランジスタ１５３’は、たとえば、上記第２の導電性膜２４および上記第３の導電性膜２５からなる第２のダミー電極１５３ｃの一部が、上記第２の絶縁性膜２３、上記第１の導電性膜２２からなる第１のダミー電極１５３ｂ、および、上記第３の絶縁性膜２６からなるゲート酸化膜１５３ａを貫通し、直接、上記半導体基板１１に接続されてなる構造の、電流リークパスＬＰｃ’を有して形成されている。
本実施形態の場合、上記第３の導電性膜２５の上面に、それぞれ、低抵抗化のためのシリサイド層３０が形成されている。また、このシリサイド層３０を介して、上記第３の導電性膜２５の上方を含む、上記半導体基板１１上には、厚い層間絶縁膜３１が設けられている。
また、上記したメモリセル領域１３と周辺回路領域１５の低電圧系トランジスタ領域１５ａとの間、および、低電圧系トランジスタ領域１５ａと高電圧系トランジスタ領域１５ｂとの間は、それぞれ、上記半導体基板１１の表面部に素子分離用絶縁膜３３を埋め込んでなる素子分離領域３５によって画定されている。同様に、メモリセル領域１３内における上記メモリセル１３０と上記ダミーセルトランジスタ１３１’との間、低電圧系トランジスタ領域１５ａ内における上記低電圧系トランジスタ１５０と上記ダミー周辺トランジスタ１５１’との間、および、高電圧系トランジスタ領域１５ｂ内における上記高電圧系トランジスタ１５２と上記ダミー周辺トランジスタ１５３’との間は、それぞれ、上記半導体基板１１の表面部に上記素子分離用絶縁膜３３が埋め込み形成された上記素子分離領域３５によって画定されている。
上記した構成のＥＥＰＲＯＭの場合、メモリセル領域１３においては、メモリセル１３０の周辺部に、電流リークパスＬＰａ’を有するダミーセルトランジスタ１３１’が配置されている。また、周辺回路領域１５においては、低電圧系トランジスタ１５０の周辺部に、電流リークパスＬＰｂ’を有するダミー周辺トランジスタ１５１’が配置され、高電圧系トランジスタ１５２の周辺部に、電流リークパスＬＰｃ’を有するダミー周辺トランジスタ１５３’が配置されている。上記ダミーセルトランジスタ１３１’および上記ダミー周辺トランジスタ１５１’，１５３’を設けることによって、加工時の平坦性、たとえばケミカル・メカニカル・ポリッシュ（ＣＭＰ）法での仕上がりの高さをウェーハ面内で一定に保つことが容易となる。
なお、実際のＥＥＰＲＯＭにおいては、上記した構成の複数のメモリセル１３０がマトリクス（格子）状に配列されて所定のメモリ容量を有するセルアレイが形成されるとともに、低電圧系および高電圧系の複数の周辺トランジスタ１５０，１５２によって所望の論理回路（周辺回路）が形成されている。
次に、上記した構成のＥＥＰＲＯＭの製造方法について簡単に説明する。なお、ここでは、メモリセルおよび周辺トランジスタなどを形成する工程のうち、本実施形態の構成に直接関連しない、たとえばイオンインプランテーション工程や熱工程については説明を省略している。
まず、半導体基板１１の表面全体に、高電圧系トランジスタ１５２のゲート酸化膜１５２ａを形成するための第３の絶縁性膜２６を成膜する（図２２参照）。その後、リソグラフィー工程により、高電圧系トランジスタ領域１５ｂの高電圧系トランジスタ１５２およびダミー周辺トランジスタ１５３’を形成するための領域以外を開口する。つまり、高電圧系トランジスタ１５２およびダミー周辺トランジスタ１５３’を形成するための高電圧系トランジスタ領域１５ｂにのみ、レジスト５１をパターニングする（図２３参照）。そして、そのレジスト５１をマスクに、それ以外の領域の第３の絶縁性膜２６を除去する。こうして、高電圧系トランジスタ１５２およびダミー周辺トランジスタ１５３’を形成するための高電圧系トランジスタ領域１５ｂにのみ、第３の絶縁性膜２６を残存させた後、上記レジスト５１を除去する（図２４参照）。
次いで、基板１１の表面全体に、メモリセル１３０のトンネル酸化膜１３０ａ、ダミーセルトランジスタ１３１’のゲート酸化膜１３１ａ、低電圧系トランジスタ１５０のゲート酸化膜１５０ａ、および、低電圧系のダミー周辺トランジスタ１５１’のゲート酸化膜１５１ａを形成するための、第１の絶縁性膜２１を成膜する（図２５参照）。この第１の絶縁性膜２１は、先の工程で成膜した第３の絶縁性膜２６よりも薄く形成される。
次いで、基板１１の表面全体に、上記第１，第３の絶縁性膜２１，２６を介して、メモリセル１３０のフローティングゲート電極１３０ｂ、ダミーセルトランジスタ１３１’の第１のダミー電極１３１ｂ、低電圧系トランジスタ１５０の第１のゲート電極１５０ｂ、低電圧系のダミー周辺トランジスタ１５１’の第１のダミー電極１５１ｂ、高電圧系トランジスタ１５２の第１のゲート電極１５２ｂ、および、高電圧系のダミー周辺トランジスタ１５３’の第１のダミー電極１５３ｂとなる、不純物がドープされたポリシリコンからなる第１の導電性膜２２を成膜する（図２６参照）。その上に、加工用のハードマスクとなるシリコン窒化（ＳｉＮ）膜５２を成膜する（図２７参照）。
次いで、そのＳｉＮ膜５２上に、リソグラフィー工程にて、素子分離領域３５を形成するためのレジスト５３をパターニングする（図２８参照）。そして、そのレジスト５３をマスクに、上記ＳｉＮ膜５２を選択的にエッチングして除去して、ハードマスク５２ａを形成した後、上記レジスト５３を除去する（図２９参照）。
次いで、上記ハードマスク５２ａを用いて第１の導電性膜２２および第１，第３の絶縁性膜２１，２６をエッチングし（図３０参照）、さらに、基板１１の表面部を適当な深さ分だけエッチングして溝部３５ａを開口する（図３１参照）。その後、溝部３５ａ内を埋め込むように、基板１１の表面全体に素子分離用絶縁膜３３を堆積させ（図３２参照）、その表面を、たとえばＣＭＰ法によって研磨して、上記ハードマスク５２ａの上端部の高さと同じ高さになるように平坦化する（図３３参照）。さらに、第１の導電性膜２２の上部が突出するまで素子分離用絶縁膜３３をエッチングした後（図３４参照）、ハードマスク５２ａを除去する。
こうして、素子分離用絶縁膜３３が埋め込まれてなる素子分離領域３５によって各素子領域が画定されることにより、メモリセル領域１３に対応する素子領域には、メモリセル１３０のトンネル酸化膜１３０ａおよびフローティングゲート電極１３０ｂと、ダミーセルトランジスタ１３１’のゲート酸化膜１３１ａおよび第１のダミー電極１３１ｂとが、それぞれ形成される。また、周辺回路領域１５の低電圧系トランジスタ領域１５ａに対応する素子領域には、低電圧系トランジスタ１５０のゲート酸化膜１５０ａおよび第１のゲート電極１５０ｂと、低電圧系のダミー周辺トランジスタ１５１’のゲート酸化膜１５１ａおよび第１のダミー電極１５１ｂとが、それぞれ形成される。また、周辺回路領域１５の高電圧系トランジスタ領域１５ｂに対応する素子領域には、高電圧系トランジスタ１５２のゲート酸化膜１５２ａおよび第１のゲート電極１５２ｂと、高電圧系のダミー周辺トランジスタ１５３’のゲート酸化膜１５３ａおよび第１のダミー電極１５３ｂとが、それぞれ形成される。
次いで、基板１１の表面全体に、インターポリ絶縁膜１３０ｃなどを形成するための第２の絶縁性膜２３を成膜した後（図３５参照）、続いて、不純物がドープされたポリシリコンからなる第２の導電性膜２４を成膜する（図３６参照）。
次いで、第２の絶縁性膜２３の開口を行う。第２の絶縁性膜２３の開口は、メモリセル領域１３および周辺回路領域１５において、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２を対象にして行われる。すなわち、上記第２の導電性膜２４上に、リソグラフィー工程にて、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２を形成するための各領域以外の領域を覆うように、レジスト５３をパターニングする（図３７参照）。そして、そのレジスト５３をマスクに、第２の導電性膜２４、第２の絶縁性膜２３、および、第１の導電性膜２２の一部を選択的にエッチングし、開口部５４を形成する（図３８参照）。
次いで、上記レジスト５３を除去した後、第１の絶縁性膜２１の開口を行う。第１の絶縁性膜２１の開口は、メモリセル領域１３および周辺回路領域１５において、全てのダミートランジスタ素子、つまり、ダミーセルトランジスタ１３１’、低電圧系のダミー周辺トランジスタ１５１’、および、高電圧系のダミー周辺トランジスタ１５３’を対象にして行われる。すなわち、上記第２の導電性膜２４上に、リソグラフィー工程にて、ダミーセルトランジスタ１３１’、低電圧系のダミー周辺トランジスタ１５１’、および、高電圧系のダミー周辺トランジスタ１５３’を形成するための各領域以外の領域を覆うように、レジスト５５をパターニングする（図３９参照）。そして、そのレジスト５５をマスクに、第２の導電性膜２４、第２の絶縁性膜２３、第１の導電性膜２２、および、第１，第３の絶縁性膜２１，２６を選択的にエッチングし、開口部５６を形成する（図４０参照）。
次いで、上記レジスト５５を除去した後、基板１１の表面全体に、不純物がドープされたポリシリコンからなる第３の導電性膜２５を成膜する（図４１参照）。そして、この第３の導電性膜２５をパターニングすることで、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２については、第２の導電性膜２４を含んで、第３の導電性膜２５と第１の導電性膜２２とが電気的に接続され、ダミーセルトランジスタ１３１’、低電圧系のダミー周辺トランジスタ１５１’、および、高電圧系のダミー周辺トランジスタ１５３’については、第１，第２の導電性膜２２，２４を含んで、第３の導電性膜２５が基板１１と電気的に接続される。
次いで、第３の導電性膜２５の表面に残る、パターニングのための窒化膜（図示していない）をドライエッチングによって除去した後、ポリシリコンと金属とを反応させることにより、第３の導電性膜２５の表面にシリサイド層３０を形成する。このエッチングの際に、むき出しの状態となってプラズマに曝されたポリシリコンに侵入した電荷は、そのほとんどが、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａ中に捕獲されることなく、ダミーセルトランジスタ１３１’の電流リークパスＬＰａ’や低電圧系および高電圧系のダミー周辺トランジスタ１５１’，１５３’の各電流リークパスＬＰｂ’，ＬＰｃ’をそれぞれ介して、半導体基板１１へと抜けるようになる。ゆえに、ドライエッチング時に捕獲された電荷量に相当した大きさのしきい値変動がもとで、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のしきい値がばらつき、ＥＥＰＲＯＭとしての信頼性を劣化させるという、プラズマダメージ（ドライエッチングに起因するチャージアップ）を軽減できる。
しかる後、そのシリサイド層３０上を含む、基板１１の表面全体に層間絶縁膜３１を形成する。そして、その層間絶縁膜３１の表面をＣＭＰ法により平坦化することで、図２１に示した構造のＥＥＰＲＯＭが得られる。
上記したように、ダミーセルトランジスタ１３１’と低電圧系および高電圧系のダミー周辺トランジスタ１５１’，１５３’とに、基板１１に直接つながる電流リークパスＬＰａ’，ＬＰｂ’，ＬＰｃ’を形成するようにしている。これにより、ドライエッチングの際のメモリセル１３０および低電圧系／高電圧系トランジスタ１５０，１５２へのプラズマダメージを軽減でき、そのプラズマダメージに起因するしきい値のばらつきを抑制することが可能となる。
特に、メモリセル１３０のコントロールゲート電極にシリサイドを用いるようにしたＥＥＰＲＯＭにおいては、ダミーセルトランジスタ１３１’と低電圧系および高電圧系のダミー周辺トランジスタ１５１’，１５３’とに電流が流れるようになるので、ドライエッチング時に、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａに加わる電圧を低下させることが可能となり、その結果として、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａ中に捕獲される電荷量を減少できるようになる。したがって、捕獲された電荷量に相当する、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のしきい値のばらつきを改善でき、メモリセル１３０や低電圧系トランジスタ１５０および高電圧系トランジスタ１５２の信頼性を向上させることが可能となるものである。
しかも、本実施形態の場合、ダミーセルトランジスタ１３１’と低電圧系および高電圧系のダミー周辺トランジスタ１５１’，１５３’とにおいては、いずれもゲート酸化膜が開口されているため、第１の実施形態に示した構成のＥＥＰＲＯＭよりもダミー抵抗の低抵抗化が可能であり、メモリセル１３０のインターポリ絶縁膜１３０ｃや低電圧系トランジスタ１５０および高電圧系トランジスタ１５２のゲート酸化膜１５０ａ，１５２ａ中に捕獲される電荷量をより減少できる。
なお、上記した第２の実施形態にあっては、第２の絶縁性膜２３を開口した後の工程において、第１，第３の絶縁性膜２１，２６を第２の絶縁性膜２３とともに開口するようにした場合を例に説明したが、これに限らず、開口の順序は逆でもかまわない。また、メモリセル１３０を除く、全てのトランジスタ素子における第２の絶縁性膜２３を先に開口し、その後、低電圧系トランジスタ１５０および高電圧系トランジスタ１５２をマスクで覆い、ダミーセルトランジスタ１３１’と低電圧系のダミー周辺トランジスタ１５１’とにおける第１の絶縁性膜２１、および、高電圧系のダミー周辺トランジスタ１５３’における第３の絶縁性膜２６を一度に開口するようにしてもよい。
また、いずれの実施形態の場合においても、ダミーセルトランジスタの導電性と低電圧系および高電圧系のダミー周辺トランジスタの導電性とをそれぞれ確保する場合に限らず、少なくとも高電圧系のダミー周辺トランジスタの導電性のみを確保できるように構成した場合にも十分な効果を得ることが可能である。
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施の形態にしたがった、不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の構成例を示す断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図１に示したＥＥＰＲＯＭの作用効果を説明するために示す図。 本発明の第２の実施の形態にしたがった、不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の構成例を示す断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。 図２１に示したＥＥＰＲＯＭの製造方法を説明するために示す工程断面図。
符号の説明
１１…半導体基板、１３…メモリセル領域、１５…周辺回路領域、１５ａ…低電圧系トランジスタ領域、１５ｂ…高電圧系トランジスタ領域、３０…シリサイド層、１３０…メモリセル、１３１，１３１’…ダミーセルトランジスタ、１５０…低電圧系トランジスタ、１５１，１５１’…低電圧系のダミー周辺トランジスタ、１５２…高電圧系トランジスタ、１５３，１５３’…高電圧系のダミー周辺トランジスタ、ＬＰａ，ＬＰａ’ＬＰｂ，ＬＰｂ’ＬＰｃ，ＬＰｃ’…電流リークパス。

Claims (4)

  1. メモリセル形成領域、ダミーセルトランジスタ形成領域、周辺トランジスタ形成領域、及びダミー周辺トランジスタ形成領域を有する半導体基板上に、前記メモリセルのトンネル酸化膜、前記ダミーセルトランジスタのゲート酸化膜、前記周辺トランジスタのゲート酸化膜、及び前記ダミー周辺トランジスタのゲート酸化膜となる第１の絶縁性膜を形成することと、
    前記第１の絶縁性膜上に、前記メモリセルの浮遊ゲート電極、前記ダミーセルトランジスタの第１のダミー電極、前記周辺トランジスタの第１のゲート電極、及び前記ダミー周辺トランジスタの第１のダミー電極となる第１の導電性膜を形成することと、
    前記第１の導電性膜、及び前記第１の絶縁性膜の一部をエッチングして前記半導体基板の一部を露出することと、
    前記露出された半導体基板の一部をエッチングして前記半導体基板に溝部を形成することと、
    前記溝部内に素子分離用絶縁膜を形成することと、
    前記素子分離用絶縁膜上、及び前記第１の導電性膜上に、前記メモリセルのインターポリ絶縁膜となる第２の絶縁性膜を形成することと、
    前記第２の絶縁性膜上に、前記メモリセルの第１のコントロールゲートとなる第２の導電性膜を形成することと、
    前記ダミーセルトランジスタ形成領域、及び前記ダミー周辺トランジスタ形成領域に形成された前記第２の導電性膜、前記第２の絶縁性膜、前記第１の導電性膜、及び前記第１の絶縁性膜の一部をエッチングして前記半導体基板の一部を露出することと、
    前記第２の導電性膜上、及び前記露出された半導体基板の一部上に、前記メモリセルの第２のコントロールゲート電極、前記ダミーセルトランジスタの第２のダミー電極、前記周辺トランジスタの第２のゲート電極、及び前記ダミー周辺トランジスタの第２のダミー電極となる表面領域にマスクを有する第３の導電性膜を形成することと、
    プラズマ雰囲気で、前記プラズマ雰囲気に起因して、前記メモリセル形成領域、前記ダミーセルトランジスタ形成領域、前記周辺トランジスタ形成領域、及び前記ダミー周辺トランジスタ形成領域に形成された前記第３の導電性膜に侵入する電荷を前記第３の導電性膜を介して前記半導体基板に排出しながら、前記マスクをエッチングすることと、
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 前記第１の絶縁性膜の膜厚が前記第２の絶縁性膜の膜厚よりも厚いことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
  3. 前記第１の絶縁性膜の膜厚と、前記第２の絶縁性膜の膜厚とが同程度であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
  4. 前記第１の絶縁性膜、前記第１の導電性膜、前記第２の絶縁性膜、前記第２の導電性膜、及び前記半導体基板上に形成された前記第３の導電性膜はダミートランジスタを構成し、前記ダミートランジスタは、高電圧系トランジスタのダミートランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置の製造方法。
JP2006151540A 2006-05-31 2006-05-31 不揮発性半導体記憶装置の製造方法 Expired - Fee Related JP4783210B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006151540A JP4783210B2 (ja) 2006-05-31 2006-05-31 不揮発性半導体記憶装置の製造方法
US11/756,200 US7705393B2 (en) 2006-05-31 2007-05-31 Nonvolatile semiconductor storage device having silicide in control gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006151540A JP4783210B2 (ja) 2006-05-31 2006-05-31 不揮発性半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007324300A JP2007324300A (ja) 2007-12-13
JP4783210B2 true JP4783210B2 (ja) 2011-09-28

Family

ID=38789099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006151540A Expired - Fee Related JP4783210B2 (ja) 2006-05-31 2006-05-31 不揮発性半導体記憶装置の製造方法

Country Status (2)

Country Link
US (1) US7705393B2 (ja)
JP (1) JP4783210B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101361828B1 (ko) * 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
JP2010004020A (ja) * 2008-05-19 2010-01-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154730A (ja) * 1997-07-29 1999-02-26 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2000183043A (ja) 1998-12-18 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
KR100357692B1 (ko) 2000-10-27 2002-10-25 삼성전자 주식회사 비휘발성 메모리소자 및 그 제조방법
KR100448911B1 (ko) 2002-09-04 2004-09-16 삼성전자주식회사 더미 패턴을 갖는 비휘발성 기억소자
US6730566B2 (en) * 2002-10-04 2004-05-04 Texas Instruments Incorporated Method for non-thermally nitrided gate formation for high voltage devices
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
KR100506941B1 (ko) * 2003-08-19 2005-08-05 삼성전자주식회사 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming

Also Published As

Publication number Publication date
JP2007324300A (ja) 2007-12-13
US7705393B2 (en) 2010-04-27
US20070278560A1 (en) 2007-12-06

Similar Documents

Publication Publication Date Title
US7071061B1 (en) Method for fabricating non-volatile memory
JP5013050B2 (ja) 半導体装置の製造方法
TWI613796B (zh) 形成記憶體陣列及邏輯裝置的方法
JP4764284B2 (ja) 半導体装置およびその製造方法
US7442998B2 (en) Non-volatile memory device
US20090047777A1 (en) Semiconductor device and method of manufacturing the same
KR101294495B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20150028409A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP2000286349A (ja) 半導体装置およびその製造方法
JP2006519491A (ja) ラテラルセレクトゲートを有する不揮発性メモリ・セルの製造方法
JP2009231300A (ja) 半導体記憶装置及びその製造方法
US7488645B2 (en) Method of fabricating a non-volatile memory
JP4783210B2 (ja) 不揮発性半導体記憶装置の製造方法
JP2009218494A (ja) 不揮発性半導体メモリ
US7183158B2 (en) Method of fabricating a non-volatile memory
JP2009206355A (ja) 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
US7271062B2 (en) Non-volatile memory cell and fabricating method thereof and method of fabricating non-volatile memory
JP2009010110A (ja) 不揮発性メモリ及びその製造方法
JP2014187132A (ja) 半導体装置
JP2009076635A (ja) 半導体装置およびその製造方法
JP7376628B2 (ja) 半導体素子及びその製造方法
JP2013143482A (ja) 半導体装置および半導体装置の製造方法
JP2013026331A (ja) 不揮発性半導体記憶装置の製造方法
JP2010129740A (ja) 不揮発性半導体記憶装置およびその製造方法
JP4829144B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080829

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees