JP2006519491A - ラテラルセレクトゲートを有する不揮発性メモリ・セルの製造方法 - Google Patents
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Abstract
チャネル方向(102)および単一のチャネル領域(101)を画定するソース領域(3)およびドレイン領域(4)を含んだ表面(2)を有する半導体ボディ(1)と、チャネル領域(101)の上にあって、トンネル誘電層(11)、電荷を蓄積するための電荷蓄積層(10)、および制御ゲート層(9)をこの順番に含む第1の層スタック(6)と、チャネル領域(101)の上にあって、チャネル方向(102)に前記第1のスタック(6)に直に隣接し、半導体ボディ(1)および第1のスタック(6)から電気的に絶縁されたアクセス・ゲート層(14)を含む第2の層スタック(7)とを含む半導体デバイス(100)の製造方法において、最初に第1の犠牲層(90)が使用され、この第1の犠牲層が後に制御ゲート層(9)に置き換えられる。アクセス・ゲート層(14)を提供するときには、第2の側壁(81)に隣接し、第2のスタック(7)の位置(83)の反対側に位置する表面(2)の部分(82)を保護するために第2の犠牲層(20)が使用される。
Description
本発明は、ソース領域およびドレイン領域を含んだ表面を有する半導体ボディであって、ソース領域とドレイン領域との間にチャネル方向および単一のチャネル領域を画定する半導体ボディと、チャネル領域の上にあって、トンネル誘電層、電荷を蓄積するための電荷蓄積層および制御ゲート層をこの順番に含む第1の層スタックと、チャネル領域の上にあって、チャネル方向に第1のスタックに直に隣接し、アクセス・ゲート層を含む第2の層スタックとを含む半導体デバイスの製造方法に関する。
WO-A 01/67,517は、電荷によってデータが記憶される不揮発性メモリ・デバイスを開示している。これらの電荷は電荷蓄積層に蓄積され、この電荷蓄積層は例えば多結晶シリコン層を含むフローティング・ゲート層か、または例えば窒化シリコン層を含む電荷捕獲層でもよい。電荷蓄積層はチャネル領域の上に配置され、トンネル誘電層によってチャネル領域から分離されている。電荷蓄積層の上には制御ゲート層がある。これらの2つの層は誘電層によって互いに分離され、電気的に絶縁されており、電荷蓄積層がフローティング・ゲート層を含むときにはこの誘電層はゲート間誘電層と呼ばれる。制御ゲート層は例えば別の多結晶シリコン層であってもよい。制御ゲート層にバイアスをかけることによって、電荷は、半導体ボディから電荷蓄積層へ、および電荷蓄積層から半導体ボディへトンネリングするように誘導され、それによってそれぞれ不揮発性メモリ・デバイスに書き込み、不揮発性メモリ・デバイスを消去する。
さらにこの半導体デバイスは、チャネル領域の上に、チャネル方向に第1のスタックに隣接した第2のスタックを含む。第2のスタックはアクセス・ゲート層を含み、これは例えば別の多結晶シリコン層であってもよい。アクセス・ゲート層はアクセス・ゲート誘電層によって半導体ボディから電気的に絶縁されており、絶縁側壁スペーサによって第1のスタックから電気的に絶縁されている。動作時、データは、ソース領域、ドレイン領域およびチャネル領域を含む電界効果トランジスタによって読み取られる。この目的のために、アクセス・ゲート層、および多くの場合にさらに制御ゲート層にバイアスがかけられる。それによって、電荷蓄積層に蓄積された電荷の量に応じて、ソース領域とドレイン領域を接続するチャネル領域が導電性になる。例えば、しきい電圧などの電界効果トランジスタの電気特性は蓄積された電荷の量に左右される。
この知られた方法では、最初に第1のスタックが形成され、その上にはキャッピング窒化層がある。続いて、チャネル方向の第1のスタックの側壁に絶縁側壁スペーサが提供され、続いて、半導体ボディの表面にアクセス・ゲート誘電層が提供される。次のステップでは、この構造が多結晶シリコン層によって覆われ、この多結晶シリコン層は、第1のスタックの上のキャッピング窒化層を露出させるために研磨される。続いて、レジスト層が供給され、リソグラフィによってパターン形成される。後続のエッチング・ステップでは、パターン形成されたレジスト層およびキャッピング窒化層が、アクセス・ゲート層を画定するためのマスクの役目を果たす。この第1のスタックの上のキャッピング窒化層のため、リソグラフィ・ステップにおけるアライメントは比較的重要ではない。
この知られた方法の欠点は、制御ゲート層およびアクセス・ゲート層に対して限られた数の材料しか信頼性をもって使用できないことである。金属または金属合金を含む制御ゲート層を使用することは特に難しく、しばしば不可能であり、これは、トンネル誘電層、電荷蓄積層およびこのような制御ゲート層を含むスタックのためのエッチング・レシピは存在しないかまたは信頼できないためである。さらに、金属または金属合金を含む制御ゲート層が形成された後は、事前に製造された半導体デバイスを比較的高い温度に曝すことができない。したがって、金属または金属合金を含む制御ゲート層が堆積された後は、熱酸化などの高温プロセス・ステップを実行するとしても、信頼性をもって実行することができない。
本発明の目的は、冒頭の段落に記載された半導体デバイスの製造方法であって、制御ゲート層およびアクセス・ゲート層に対して比較的多くの数の材料を使用することができる方法を提供することにある。
本発明によれば、この目的は、この方法が、
−トンネル誘電層(11)、電荷蓄積層(10)および第1の犠牲層(90)をこの順番に含む仮の第1のスタック(6’)をチャネル領域(101)に提供するステップと、
−第1のスタック(6)に隣接し、第2のスタック(7)の位置(83)の反対側に位置する表面(2)の少なくとも一部分(82)を覆う第2の犠牲層(20)を提供するステップと、
−第1の犠牲層(90)を除去するステップと、
−制御ゲート層(9)およびアクセス・ゲート層(14)を提供するステップと
を含むことで実現される。
−トンネル誘電層(11)、電荷蓄積層(10)および第1の犠牲層(90)をこの順番に含む仮の第1のスタック(6’)をチャネル領域(101)に提供するステップと、
−第1のスタック(6)に隣接し、第2のスタック(7)の位置(83)の反対側に位置する表面(2)の少なくとも一部分(82)を覆う第2の犠牲層(20)を提供するステップと、
−第1の犠牲層(90)を除去するステップと、
−制御ゲート層(9)およびアクセス・ゲート層(14)を提供するステップと
を含むことで実現される。
本発明は、上記の欠点が、制御ゲート層の代わりに第1の犠牲層が使用される仮の第1のスタックを最初に形成すること、およびこのプロセスの後の段階で第1の犠牲層を除去し、続いて第1の犠牲層を除去したときに生み出される空洞に制御ゲート層を提供することによって回避されるという洞察に基づく。この空洞は、制御ゲート層の形状を画定する。第1の犠牲層は、例えば多結晶シリコン層およびキャッピング窒化層、すなわち知られた先の方法で使用される材料と同じ材料を含んでもよい。これらの材料に関しては、仮の第1のスタックを信頼性をもって形成することができることが知られている。あるいは、それに加えて、第1の犠牲層は、アモルファス・シリコン、単結晶シリコン、酸化シリコン、窒化シリコンおよび/またはSixGe1−xを含んでもよく、xはシリコンの割合を表し、この割合は例えば約0.6から1の間の範囲にあってもよい。
仮の第1のスタックを提供した後に、第2の犠牲層が提供される。この第2の犠牲層は、第1のスタックに隣接し第2のスタックの位置の反対側に位置する表面の部分を覆う。このようにすると、制御ゲート層およびアクセス・ゲート層の少なくとも一方が提供されている最中に、導電材料の層がそこに堆積されることが防止されるので、このことは必須である。少なくとも第2のスタックの位置は、第2の犠牲層を含まない。アクセス・ゲート層は、このプロセスの後のステップで第2の犠牲層のこの凹みに提供される。
US-B1-6,251,729は、制御ゲート層の位置およびアクセス・ゲート層の位置に犠牲層が形成される方法を開示している。後のステップで、制御ゲート層の位置の犠牲層およびアクセス・ゲート層の位置の一部の犠牲層が除去される。アクセス・ゲート層の位置の犠牲層の残りの部分を除去する前に、フォトリソグラフィによって形成されたマスクによって電荷蓄積層が保護される。アクセス・ゲート層および制御ゲート層はソース領域およびドレイン領域によって十分に分離されているので、マスクのアライメントは重要ではない。US-B1-6,251,729の図7を参照されたい。次いでアクセス・ゲート層の位置の犠牲層の残りの部分が除去され、マスクが除去され、制御ゲート層およびアクセス・ゲート層が提供される。これとは対照的に、本発明に基づく方法によって得られる半導体デバイスでは、ソース領域およびドレイン領域によってアクセス・ゲート層と制御ゲート層とが分離されず、互いに直に隣接する。次いで上記のリソグラフィ・ステップは極めて重要であり、したがって、犠牲層をアクセス・ゲート層および制御ゲート層に置き換えるUS-B1-6,251,729から知られた方法は適用できない。その結果、US-B1-6,251,729から知られた方法は、請求項1に記載のデバイスを製造するのに適さない。
一実施形態では、仮の第1のスタックが、第2のスタックの位置に面したチャネル方向の第1の側壁と、第1の側壁の反対側に位置する第2の側壁とを有し、第2の犠牲層がさらに、第2のスタックの位置のところの表面の少なくとも一部分を覆い、この方法が、制御ゲート層およびアクセス・ゲート層を提供するステップの前に、
−第1の側壁に側壁スペーサを提供するステップと、
−少なくとも第2のスタックの位置のところの第2の犠牲層を除去し、それによって、第1の犠牲層を除去するステップで生み出される第2の凹みから側壁スペーサによって分離される第1の凹みを生み出すステップであって、第2の側壁に隣接した表面の部分が第2の犠牲層によって覆われたまま残るステップと
を含む。
−第1の側壁に側壁スペーサを提供するステップと、
−少なくとも第2のスタックの位置のところの第2の犠牲層を除去し、それによって、第1の犠牲層を除去するステップで生み出される第2の凹みから側壁スペーサによって分離される第1の凹みを生み出すステップであって、第2の側壁に隣接した表面の部分が第2の犠牲層によって覆われたまま残るステップと
を含む。
この実施形態では、第1の側壁、すなわちこの製造プロセスの終わりに第2のスタックと向き合う第1のスタックの側壁に、側壁スペーサが提供される。後に詳細に説明するように、この側壁スペーサは、第1の犠牲層を制御ゲート層に置き換え、アクセス・ゲート層を提供するときに、制御ゲート層およびアクセス・ゲート層の形状を画定する。この側壁スペーサは、知られた先の方法で使用される絶縁側壁スペーサでもよい。あるいは、またはそれに加えて、この製造プロセスの終わりに第1のスタックと第2のスタックとが互いに絶縁される場合、この側壁スペーサは導電材料も含んでもよい。
便宜的には、少なくとも第2のスタックの位置の第2の犠牲層が除去され、それによって第1の凹みが生み出されるとよい。このようにして、第2のスタックの位置に第2の犠牲層がないことが保証される。この部分的除去は、例えばリソグラフィによってパターン形成されたレジスト層を提供することによって実行される。第1の犠牲層および第2の犠牲層の材料が適当に選択されているとき、例えば仮の第1のスタックがキャッピング窒化シリコン層を有し、第2の犠牲層が多結晶およびアモルファス・シリコンの少なくとも一方を含むときには、エッチングの間、キャッピング層がハード・マスクを構成するので、リソグラフィ・ステップのマスク・アライメントは比較的重要ではない。
好ましくは、第1の凹みが第2のスタックの位置を画定し、すなわち、使用されるリソグラフィ・マスクが、第2のスタックの位置の第2の犠牲層だけが除去され、残りの表面は覆われたまま残るように設計される。この場合、後に第1の凹みおよび第2の凹みの中、ならびに第2の犠牲層の上にだけ導電層が堆積される。次いで、第1の凹みおよび第2の凹みの外側の導電層を例えば研磨によって、追加のリソグラフィ・ステップなしで除去することが可能である。
他のステップでは、第1の犠牲層が除去され、それによって後に形成される制御ゲート層を画定する形状を有する第2の凹みが生み出される。第1の凹みと第2の凹みは、側壁スペーサによって互いに分離されている。第2の側壁に隣接した表面の部分は、第2の犠牲層によって覆われたまま残ることが必須である。このようにすると、そこに導電層が堆積されることが防止される。
このようにして得られた、これより前に製造された電気デバイスをさらに処理するために、知られた先の方法において制御ゲート層およびアクセス・ゲート層の少なくとも一方に対して使用される材料の選択を限定していたステップは必要ない。
この実施形態の一変形形態では、制御ゲート層およびアクセス・ゲート層を提供するステップが、第2の犠牲層を少なくとも部分的に覆う導電層を、第1の凹みおよび第2の凹みに提供すること、ならびに第1の凹みおよび第2の凹みの外側の導電層の少なくとも一部分を除去し、それによって第2の犠牲層を露出させ、第1の凹みの中の導電層を第2の凹みの中の導電層から電気的に絶縁することを含む。
この実施形態のこの変形形態では、第1の凹みおよび第2の凹みに導電層が提供される。この導電層は、少なくとも部分的に第2の犠牲層を覆う。第1の凹みおよび第2の凹みの外側の導電層は、例えば研磨によって、少なくとも第2の犠牲層が露出され、かつ第1の凹みの中の導電層が第2の凹みの中の導電層から電気的に絶縁される程度まで除去される。このように形成されたアクセス・ゲート層は第1の凹みの中の導電層を含み、一方制御ゲート層は第2の凹みの中の導電層を含む。アクセス・ゲート層からの制御ゲート層の電気絶縁は、絶縁側壁スペーサおよび後に説明される誘電層の少なくとも一方によって達成してもよい。
多結晶シリコンの代わりに、第1の犠牲層および第2の犠牲層の少なくとも一方は他の材料を含んでもよい。あるいは、それに加えて、これらの犠牲層は,アモルファス・シリコン、単結晶シリコン、酸化シリコン、窒化シリコンおよび/またはSixGe1−xを含んでもよく、xはシリコンの割合を表し、この割合は例えば約0.6から1の間の範囲にあってもよい。好ましくは、第1の犠牲層の材料はこの方法で使用される他の材料と両立し、仮の第1のスタックは信頼性をもって形成され、第1の犠牲層は、第2の犠牲層、特に第2の側壁に隣接した表面の部分の第2の犠牲層を同時に除去することなく除去することができる。好ましくは、第2の犠牲層は、第1の凹みを生み出すときに第1の犠牲層を同時に除去することなく除去することができる。この場合、第1の凹みが生み出されている最中は、電荷蓄積層は第1の犠牲層によって保護される。
電荷蓄積層として使用される多結晶シリコン層の代わりに、例えば窒化シリコン、シリコン・ナノ結晶を含む材料などの電荷捕獲層が使用されてもよい。あるいは、それに加えて、電荷蓄積層は、二酸化シリコンの誘電率よりも高い誘電率を有する、例えば酸化アルミニウムおよび酸化ハフニウムの少なくとも一方などの誘電材料を含んでもよい。
一実施形態では、第1のスタックが、電荷蓄積層を制御ゲート層から電気的に絶縁するゲート間誘電層を含み、第2のスタックが、アクセス・ゲート層を半導体ボディから電気的に絶縁するアクセス・ゲート誘電層を含み、この方法がさらに、第1の凹みおよび第2の凹みが生み出された後、かつ導電層が提供される前に、第1の凹みおよび第2の凹みに誘電層を提供するステップを含む。このステップの結果、ゲート間誘電層は第1の凹みに提供された誘電層を含み、アクセス・ゲート誘電層は第2の凹みに提供された誘電層を含む。
あるいは、それに加えて、ゲート間誘電層またはゲート間誘電層の少なくとも一部分は、仮の第1のスタックを形成するときに電荷蓄積層と第1の犠牲層との間に形成してもよい。アクセス・ゲート誘電層またはアクセス・ゲート誘電層の少なくとも一部分は、第2の犠牲層を提供する前に形成してもよい。
第1の犠牲層および第2の犠牲層の少なくとも一方を除去する前に、ゲート間誘電層およびアクセス・ゲート誘電層の少なくとも一方が少なくとも部分的に形成されているとき、これらの部分は、第1の犠牲層および第2の犠牲層の少なくとも一方を除去するときに損傷を受ける可能性がある。誘電層を提供する追加のステップによって、導電層を提供する前にこのような損傷は少なくとも低減され、好ましくは完全に除去される。
誘電層を提供するこの追加のステップは、誘電層が酸化シリコンの誘電率よりも高い誘電率を有する場合、すなわち誘電層がいわゆる高いk材料を含む場合に特に有利である。これらの材料は、比較的高い誘電率のため、制御ゲート層と電荷蓄積層との間、およびアクセス・ゲート層と半導体ボディとの間の電気的結合が比較的大きいという利点を有する。この比較的大きな結合のため、比較的低い電圧および比較的厚い誘電層を使用してもよい。
知られた大部分の高k材料は、例えば標準CMOSプロセスに関連した比較的高い温度に耐えることができないという欠点を有する。したがって、これらの高k材料は、このような材料が提供された後はこれらの比較的高い温度が回避されるプロセス・フローにおいて供給されなければならない。このような比較的高い温度を通常必要とする側壁スペーサが誘電層の堆積の前に形成されるので、この追加のステップを含む本発明に基づく方法はこれらの高k材料に対して特に適している。本発明に基づく方法では、誘電層の堆積の後に必要な諸ステップが高k材料と両立する。
他の実施形態では、導電層が金属または金属合金を含む。このような導電層は、知られた先の方法で使用される多結晶シリコンよりも低い抵抗率を有するため、しばしば有利である。大部分の金属および金属合金は、特にそれらが異なる材料のいくつかの層を含む第1のスタックなどのスタックの一部分であるときに、信頼性をもってエッチングすることができないという欠点を有する。制御ゲート層のエッチングが全く必要なく、アクセス・ゲート層のエッチングが比較的重要ではないため、本発明に基づく方法は、制御ゲート層およびアクセス・ゲート層が金属または金属合金を含むときに特に適している。さらに、制御ゲート層およびアクセス・ゲート層を堆積した後の比較的高い温度が回避される。第1の凹みが第2のスタックの位置を画定するとき、すなわち使用されるリソグラフィ・マスクが、第2のスタックの位置の第2の犠牲層だけが除去されるように設計されているとき、アクセス・ゲート層をエッチングする必要は全くない。
第1の犠牲層が、分離層によって電荷蓄積層から分離された、例えば多結晶シリコン層などのシリコン層を含む場合には有利である。このシリコン層は、知られた先の方法のレシピを使用してエッチングすることができ、第1の犠牲層が除去されている最中に分離層は電荷捕獲層を保護する。シリコン層は、酸化シリコンおよび窒化シリコンに関して選択的にエッチングすることができるため、分離層は例えば酸化シリコンおよび窒化シリコンの少なくとも一方を含む。分離層が、ゲート間誘電層の一部分を形成してもよい。
この実施形態では、第1の犠牲層が、半導体ボディの表面とは反対側のシリコン層の表面にキャッピング層を含む場合にはさらに有利である。例えば窒化シリコンであってもよいこのキャッピング層は、第2の犠牲層の部分を除去して第1の空洞を形成するときにハード・マスクとして働いてもよい。このキャッピング層は、第1の犠牲層の部分を除去することなく第1の空洞が形成され、したがって、電荷蓄積層および存在する場合にはゲート間誘電層が保護されるという利点を有する。
半導体デバイスを製造するための本発明に基づく方法のこれらの態様およびその他の態様は、図面を参照してさらに解明され記述される。
図は、一定の尺度では描かれていない。これらの図では、同様の参照符号が一般に同様の部分を指す。
本発明に基づく方法を用いて製造された図1に示された半導体デバイス100は、第1の導電型の半導体ボディ1、この例では、例えばp導電型のシリコン・ボディを含む。半導体ボディ1は、反対の第2の導電型、この例では、n導電型のソース領域3およびドレイン領域4を含む表面2を有する。ソース領域3およびドレイン領域4はそれぞれ、異なるドーピング濃度、例えば低いドーピング濃度を有する図示されていない延長部分を含んでいてもよい。ソース領域3およびドレイン領域4は、チャネル領域101およびチャネル方向102を画定する。
表面2には、チャネル領域101の上に配置された第1の層スタック6が提供されている。第1のスタック6は、トンネル誘電層11、電荷を蓄積するための電荷蓄積層10、ゲート間誘電層12および制御ゲート層9をこの順番に含む。第1のスタック6は、メモリ・トランジスタのゲートを構成する。ゲート間誘電層12は、電荷蓄積層10を制御ゲート層9から電気的に絶縁する。
表面2にはさらに、チャネル領域101の上に、チャネル方向102に第1のスタック6に直に隣接して第2の層スタック7が提供されている。第2のスタック7は、アクセス・ゲート誘電層15およびアクセス・ゲート層14を含む。第2のスタックは、例えばこのような半導体デバイス100からなるアレイの中の特定の半導体デバイス100のランダム・アクセスを可能にするアクセス・トランジスタのゲートを構成する。アクセス・ゲート層14は、アクセス・ゲート誘電層15によって半導体ボディ1から電気的に絶縁されており、かつ、例えば酸化シリコンまたは窒化シリコンを含んでもよい側壁スペーサ16によって第1のスタック6から電気的に絶縁されている。
一実施形態では、電荷蓄積層10が、全面が電気絶縁材料によって取り囲まれフローティング・ゲートを形成する導電材料層である。このフローティング・ゲートは、電荷の形態のデータがその中に記憶されてもよい電荷蓄積層10として働く。電荷蓄積層10は例えば多結晶シリコンからなり、この多結晶シリコンは例えばリンでドーピングされていてもよい。あるいは、アモルファス・シリコンまたはSixGe1−xが使用されてもよい。ここで、xはシリコンの割合を表し、この割合は例えば約0.6から1の間の範囲にあってもよい。
他の実施形態では、電荷蓄積層10が電荷捕獲層であり、この電荷捕獲層は例えば窒化シリコンなどの誘電体であり、またはシリコン・ナノ結晶を含む絶縁材料である。電荷捕獲層は、その中に電荷を蓄積することができる互いに分離された捕獲中心の分布を含む。このような電荷捕獲層では、電荷蓄積層10の長さにわたって電荷を提供できるだけでなく、チャネル領域101のソース領域3またはドレイン領域4に隣接した側に電荷を選択的に提供することができる。読取り過程ではこれらの異なる条件を区別することができるので、1つの半導体デバイス100に2つのビットを記憶することができる。
電荷蓄積層10は、例えば酸化シリコンからなることがあるトンネル誘電層11によって半導体ボディ1から絶縁されている。あるいは、トンネル誘電層11およびゲート間誘電層12の少なくとも一方は、誘電率が酸化シリコンのそれよりもかなり高い酸化タンタル、酸化アルミニウム、窒化シリコンなどの誘電材料からなっていてもよい。ゲート間誘電層12の他の適当な材料は例えば酸窒化シリコン(SiON)であり、酸化シリコン、窒化シリコンおよび酸化シリコン(ONO)のサンドイッチである。
制御ゲート層9およびアクセス・ゲート層14は例えば多結晶シリコンからなっていてもよく、この多結晶シリコンは例えばリンでドーピングされていてもよい。制御ゲート層9およびアクセス・ゲート層14は、あるいはアモルファス・シリコンまたはSixGe1−xを含んでいてもよく、ここでxはシリコンの割合を表し、この割合は例えば約0.6から1の間の範囲にあってよい。好ましくは、制御ゲート層9およびアクセス・ゲート層14は、金属または例えばTaN、TaSiNもしくはTiAlNなどの金属合金からなる。これらの材料のうちの任意の材料の単層の代わりに、2種類以上の材料のスタック、例えばこれらの材料のうちの2種類以上の材料のスタックを使用してもよい。
ゲート間誘電層12およびアクセス・ゲート誘電層15の少なくとも一方は、例えば酸化シリコンからなっていてもよい。好ましくは、ゲート間誘電層12およびアクセス・ゲート誘電層15は、誘電率が酸化シリコンのそれよりも高い、例えば酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、または窒化シリコンなどの誘電材料を含む。
アクセス・ゲート層14は、第1のスタック6の上に重なることなく第1のスタック6に対して配置されたブロックの形状を有する。アクセス・ゲート14は、半導体ボディ1の表面2に実質的に平行に延びる実質的に平らな表面部分17を有する。アクセス・ゲート層14の実質的に平らな表面部分17、ソース領域3およびドレイン領域4には、例えば低抵抗相のケイ化チタンなど、図示されていない金属ケイ化物が提供される。アクセス・ゲート層14が金属または金属合金を含む場合には、この層のケイ化を省いてもよい。この実施形態では、アクセス・ゲート層14の実質的に平らな表面部分17が、制御ゲート層9の上面部分23と実質的に同じ高さにある。
図1に示された実施形態では、アクセス・ゲート層14が、第1のスタック6のソース領域3に隣接した側に提供されている。アクセス・ゲート層14はあるいは、第1のスタック6のドレイン領域4に隣接した側に提供されてもよい。半導体デバイス100は、いくつかの半導体デバイス100を含むマトリックスの一部でもよい。このマトリックスはCMOSまたはBICMOS集積回路の中に埋め込まれていてもよく、または独立型不揮発性メモリの一部でもよい。
図2A〜2Mは、本発明に基づく方法の一実施形態を使用した半導体デバイス100の製造の連続する諸段階の概略断面図を示す。
本発明に基づくこの方法は、トンネル酸化層11、電荷蓄積層10および多結晶シリコン層である第1の犠牲層90をこの順番に含む図2Aに示された仮の第1のスタック6’をチャネル領域101に提供するステップを含む。電荷蓄積層10は、このプロセスにおいて後に形成されるゲート間誘電層12の一部となる、例えば酸化シリコンの誘電層120によって第1の犠牲層90から分離されている。誘電層120は、このプロセスの後の段階で第1の犠牲層90を除去するときに有利な分離層を構成する。仮の第1のスタック6’は、第2のスタック7の位置83に面したチャネル方向102の第1の側壁80を有し、第1の側壁80の反対側に位置する第2の側壁81を有する。仮の第1のスタック6’はさらに、図2Dを参照して論じられる後のステップで有利な図2Aに示された、例えば絶縁性のキャッピング層13を含んでいてもよい。キャッピング層13は、例えば窒化シリコン層であってもよい。その結果生じる図2Aに示された構造は、US-B1-6,251,729の図2に示された構造と全く同じであり、この構造は,当該技術分野でよく知られた方法、例えばこれらのさまざまな層を堆積させ、続いて仮の第1のスタック6’が形成されるように、これらの層をパターン形成することによって形成してもよい。
図2Bに示された次のステップでは、このプロセスの後のステップで提供されるアクセス・ゲート層14を第1のスタック6から電気的に絶縁し、さらにこのプロセスの後のステップでの制御ゲート層9による第1の犠牲層90の置換えを可能にするために、第1の側壁80および第2の側壁81が、例えば酸化シリコンおよび窒化シリコンの少なくとも一方からなる側壁スペーサ16および160で覆われる。続いて、表面2の露出された部分に、このプロセスの後の段階でアクセス・ゲート誘電層15の一部となる誘電層19が提供される。好ましくは、誘電層19は、半導体ボディ1の表面2の熱酸化によって形成される。好ましくは、誘電層19の厚さが、誘電層19とこのプロセスの後のステップで提供される誘電層190との組合せが、設計された相当酸化物厚さ(equivalent oxide thickness:EOT)を有するアクセス・ゲート誘電層15を形成するように最適化される。この段落および残りの説明では、厚さが、表面2に実質的に垂直な方向の寸法を指す。
その結果生じた構造には次いで、図2Fを参照して後に論じられる後のプロセス・ステップでの誘電層19のさらなる成長を防ぐため、追加のキャッピング層130が提供される。代替実施形態では、この追加のキャッピング層130が省略される。この場合には、図2Fに示された酸化の間の誘電層19のさらなる成長を考慮に入れるため、誘電層19の厚さは薄くされなければならない。
次のステップでは第2の犠牲層20が適用され、第2の犠牲層20はやはり多結晶シリコンを含んでもよい。第2の犠牲層20は、第2の側壁81と第2の側壁81に隣接した表面2の一部分82とを覆う。この実施形態では、第2の犠牲層20が、図2Bに示されたこれより前に製造された半導体デバイス100の露出された表面全体に適用される。好ましくは第2の犠牲層20の厚さは、仮の第1のスタック6’の隣の第2の犠牲層20の上面24が、仮の第1のスタック6’の上面部分と実質的に同じ高さか、またはそれよりも高い高さに位置するような厚さである。ここで、高さは表面2からの距離を指す。好ましい最小高さが、破線230によって指示されている。
図2Dを参照すると、仮の第1のスタック6’を露出させるために第2の犠牲層20の一部が除去されており、すなわち第2の犠牲層20の高さが好ましい最小高さまで低減されている。好ましくは、第2の犠牲層20のこれらの部分の除去がプラニシング(planishing)処理によって実行され、好ましくは化学機械研摩(CMP)によって実行される。有利には、仮の第1のスタック6’がキャッピング層13または追加のキャッピング層130を、プラニシング処理におけるストッピング層として使用してもよい最上位層として含む。第2の犠牲層20として例えば多結晶またはアモルファス・シリコンが適用されるとき、有利にはキャッピング層13が酸化シリコンまたは窒化シリコンからなる。
その結果が図2Eに示されている次のステップでは、マスク21を使用して第2の犠牲層20がパターン形成される。マスク21は、少なくとも第2のスタック7の位置83の第2の犠牲層20を露出させ、マスク21は少なくとも、第2の側壁81および第2の側壁81に隣接した表面2の部分82を覆っている第2の犠牲層20の部分を覆う。図2Eの実施形態では、この後者の部分を除く第2の犠牲層20全体が除去される。図3Bに示された他の実施形態では、第2のスタック7の位置83のところの第2の犠牲層20だけが除去される。有利には、第2の犠牲層20がフォトリソグラフィによってパターン形成される。そのために、図2Dに示された構造の上にフォトレジスト層が堆積される。マスク21を形成するため、このフォトレジスト層は、例えば可視または紫外(UV)光あるいは電子などの荷電粒子に暴露することによってパターン形成されてもよい。第2の犠牲層20のマスクされていない部分が、例えばエッチングによって除去される。このようにして第1の凹み70が生み出され、第2の側壁81および第2の側壁81に隣接した表面2の部分82は第2の犠牲層20によって覆われたまま残る。仮の第1のスタック6’がキャッピング層13または追加のキャッピング層130を含むときには、これらの層をハード・マスクとして使用してもよく、矢印210によって指示されたチャネル方向のマスク21のアライメントはあまり重要ではない。
続いてマスク21が除去され、残った第2の犠牲層20に図2Fに示された保護膜200が提供される。第2の犠牲層20が例えば多結晶またはアモルファスのシリコンからなる場合、保護膜200は、好ましくは酸化シリコンからなる。第2のスタック7の位置83のところの半導体ボディ1のさらなる酸化を防ぎまたは少なくとも低減させるため、好ましくは追加のキャッピング層130が存在し、追加のキャッピング層130が窒化シリコンからなる。保護膜200は、図2Gに示された次のステップの間、第2の犠牲層20を保護する。このステップでは、第1の犠牲層90を露出させるために追加のキャッピング層130およびキャッピング層13が除去される。図2Gに示された実施形態では、側壁スペーサ16の隣に追加のキャッピング層130の一部が残る。この部分は、このプロセスの終わりに半導体デバイス100の一体の部分となる。図示されていない他の実施形態では、ウェット・エッチングが使用され、追加のキャッピング層130のこの部分も同様に除去される。
次のステップでは、第1の犠牲層90が除去され、それによって図2Hに示された第2の凹み71が生み出される。このプロセスの後のステップで提供される導電層220がこの位置に提供されることを防ぐために、第2の側壁81および第2の側壁81に隣接した表面2の部分82は、第2の犠牲層20によって覆われたままである。第1の凹み70は、側壁スペーサ16によって第2の凹み71から分離されている。
第1の凹み70および第2の凹み71を生み出した後、導電層220を提供する前に、図2Hに示された構造には、第1の凹み70および第2の凹み71の表面を覆う図2Iに示された誘電層190が提供される。好ましくは、誘電層190は、酸化シリコンの誘電率よりも高い誘電率を有する材料からなる。第1の凹み70の中の誘電層190および誘電層19は、アクセス・ゲート誘電層15を構成する。第2の凹み71の中の誘電層190および誘電層120は、ゲート間誘電層12を構成する。
次のステップでは、図2Jに示された導電層220が提供される。導電層220は第1の凹み70および第2の凹み71を埋め、少なくとも部分的に第2の犠牲層20を覆う。好ましくは、導電層220は、先に述べた金属または金属合金を含む。続いて、第1の凹み70および第2の凹み71の外側の導電層220が除去される。好ましくは、この導電層220の余分な部分の除去がプラニシング処理によって実行され、好ましくは、化学機械研摩(CMP)によって実行される。このステップでは、第2の犠牲層20が露出され、第1の凹み70の中の導電層220が第2の凹み71の中の導電層220から電気的に絶縁され、それによって図2Kに示されているように、それぞれアクセス・ゲート層14および制御ゲート層9を構成する。
続いて、残った導電層220がマスク22を使用してパターン形成される。マスク22は、導電層220のアクセス・ゲート層14および制御ゲート層9以外の部分を露出させ、一方これらの2つの層9および14を覆う。有利には、導電層220がフォトリソグラフィによってパターン形成される。そのために、図2Kに示された構造の上にフォトレジスト層が堆積され、このフォトレジストはマスク22を形成するために、例えばマスク21を形成したときと同様の方法でパターン形成される。導電層220のマスクされていない部分が、例えばエッチングによって除去される。このようにしてアクセス・ゲート層14が形成され、導電層220のアクセス・ゲート層14および制御ゲート層9以外の部分が除去される。この除去の間、第2の犠牲層20はハード・マスクとして使用され、したがって図2Lに示された矢印211によって指示されたチャネル方向のマスク22のアライメントはあまり重要ではない。
このようにしてアクセス・ゲート層14を形成した後、第2の犠牲層20と、半導体デバイス100の外側の誘電層19および190と、キャッピング層130とが除去される。その結果が、図2Mに示されている。
次いで表面2に、反対の第2の導電型、この例ではn型のソース領域3およびドレイン領域4が、例えばリンまたはヒ素の注入によって提供される。このステップでは、これより前に製造された図2Mに示された半導体デバイス100’を、注入の間のマスクとして使用してもよい。好ましくは、注入されたイオンが高速熱アニール(RTA)によってアニールされる。
最後に、酸化物の堆積、コンタクトの画定および1つまたは複数の金属層を用いたメタライゼーションのための図示されていない従来のCMOSプロセス・フロー・ステップによって、半導体デバイスを完成させてもよい。
図3A〜3Eは、本発明に基づく方法の他の実施形態を使用した図1の半導体デバイス100の製造の連続する諸段階の概略断面図を示す。
この実施形態では、最初に、図2Aに示されたものと同様の仮の第1のスタック6’が提供される。次いで、やはり先に説明したこの方法の実施形態に類似して側壁スペーサ16および160が形成され、誘電層19が提供される。続いて、図2A〜2Mのプロセス・フローとは違って、第2の犠牲層20が提供される。図2Bの追加のキャッピング層130は省略され、図3Aに示された仮の第1のスタック6’のキャッピング層13を露出させるためにこの構造が平らにされる。このようにして得られた第2の犠牲層の表面に、図2Fに示されたプロセス・ステップに類似した保護膜200が提供される。
次のステップでは、マスク21’を使用して第2の犠牲層20がパターン形成される。マスク21’は、第2のスタック7の位置83のところの第2の犠牲層20を露出させる。先に説明したこの方法の実施形態に類似して、有利には第2の犠牲層20がフォトリソグラフィによってパターン形成される。このようにして第2のスタック7の位置を画定する第1の凹み70が生み出され、一方、第2の側壁81および第2の側壁81に隣接した表面2の部分82は第2の犠牲層20によって覆われたまま残る。キャッピング層13はハード・マスクとして使用され、矢印210によって指示されたチャネル方向のマスク21’のアライメントはあまり重要ではない。
第1の凹み70を生み出した後、マスク21’および第1の犠牲層90が除去され、その結果、側壁スペーサ16によって第1の凹み70が第2の凹み71から分離された図3Cに示された構造が生じる。図2I〜2Kを参照して説明したステップと同様のステップに従って、誘電層190および導電層220が提供され、第1の凹み70および第2の凹み71の外側の導電層220が除去され、その結果、図3Dに示された構造が生じる。最後に、残った第2の犠牲層20が除去され、図3Eの構造が得られ、次いでこの構造は、先に説明した方法に類似した方法でさらに処理される。
本発明に基づく方法を用いて製造された他の半導体デバイス100が、図4に示されている。この半導体デバイス100は、ソース領域3とドレイン領域4との間に、それぞれが図1に示された第1のスタック6と実質的に同一であり、間に第2のスタック7が配置された2つの第1のスタック6Aおよび6Bを含む。このような半導体デバイス100は、独立にバイアスをかけて、トンネル誘電層11Aおよび11Bを通した電荷蓄積層10Aおよび10Bへの電荷のトンネリングをそれぞれ誘起させることができる2つの制御ゲート層9Aおよび9Bを有する。したがって、それぞれの電荷蓄積層10Aおよび10Bに1つずつ、合計2つのビットを記憶することができる。
図4に示された半導体デバイス100は、本発明に基づく方法を使用して製造することができる。このために、表面2に、第1のスタック6Aおよび6Bの位置に配置された2つの仮の第1のスタック6A’および6B’が提供される。続いて、先に説明した方法の任意の実施形態が適用されてもよい。
要約すると、チャネル方向102およびチャネル領域101を画定するソース領域3およびドレイン領域4を含んだ表面2を有する半導体ボディ1と、チャネル領域101の上にあって、トンネル誘電層11、電荷を蓄積するための電荷蓄積層10、および制御ゲート層9をこの順番に含む第1の層スタック6と、チャネル領域101の上にあって、チャネル方向102に前記第1のスタック6に直に隣接し、半導体ボディ1および第1のスタック6から電気的に絶縁されたアクセス・ゲート層14を含む第2の層スタック7とを含む半導体デバイス100を製造するためのこの方法では、最初に第1の犠牲層90が使用され、この第1の犠牲層90が後に制御ゲート層9に置き換えられる。アクセス・ゲート層14を提供するときには、第2の側壁81に隣接し、第2のスタック7の位置83の反対側に位置するボディを保護するために第2の犠牲層20が使用される。
上記の実施形態は本発明を例示するものであって、本発明を限定するものではなく、添付された請求項の範囲から逸脱することなく当業者は多くの代替実施形態を設計することができることに留意しなければならない。「含む」という文言は、請求項に記載されたもの以外の要素またはステップの存在を排除しない。要素に先行する語「a」または「an」は、該要素が複数存在することを排除しない。
Claims (10)
- −ソース領域およびドレイン領域を含んだ表面を有する半導体ボディであって、前記ソース領域と前記ドレイン領域との間にチャネル方向および単一のチャネル領域を画定する半導体ボディと、
−前記チャネル領域の上にあって、トンネル誘電層、電荷を蓄積するための電荷蓄積層および制御ゲート層をこの順番に含む第1の層スタックと、
−前記チャネル領域の上にあって、前記チャネル方向に前記第1のスタックに直に隣接し、アクセス・ゲート層を含む第2の層スタックと
を含む半導体デバイスの製造方法であって、
−前記トンネル誘電層、前記電荷蓄積層および第1の犠牲層をこの順番に含む仮の第1のスタックを前記チャネル領域に提供するステップと、
−前記第1のスタックに隣接し、前記第2のスタックの位置の反対側に位置する前記表面の少なくとも一部分を覆う第2の犠牲層を提供するステップと、
−前記第1の犠牲層を除去するステップと、
−前記制御ゲート層および前記アクセス・ゲート層を提供するステップと
を含む半導体デバイスの製造方法。 - 前記仮の第1のスタックが、前記第2のスタックの位置に面した前記チャネル方向の第1の側壁と、前記第1の側壁の反対側に位置する第2の側壁とを有し、前記第2の犠牲層がさらに、前記第2のスタックの前記位置のところの前記表面の少なくとも一部分を覆い、この方法が、前記制御ゲート層および前記アクセス・ゲート層を提供する前記ステップの前に、
−前記第1の側壁に側壁スペーサを提供するステップと、
−少なくとも前記第2のスタックの前記位置のところの前記第2の犠牲層を除去し、それによって、前記第1の犠牲層を除去する前記ステップで生み出される第2の凹みから前記側壁スペーサによって分離される第1の凹みを生み出すステップであって、前記第2の側壁に隣接した前記表面の前記部分が前記第2の犠牲層によって覆われたまま残るステップと
を含む、請求項1に記載の方法。 - 前記制御ゲート層および前記アクセス・ゲート層を提供する前記ステップが、
−前記第2の犠牲層を少なくとも部分的に覆う導電層を、前記第1の凹みおよび前記第2の凹みに提供すること、ならびに
−前記第1の凹みおよび前記第2の凹みの外側の前記導電層の少なくとも一部分を除去し、それによって前記第2の犠牲層を露出させ、前記第1の凹みの中の前記導電層を前記第2の凹みの中の前記導電層から電気的に絶縁すること
を含む、請求項2に記載の方法。 - 前記第1の凹みが前記第2のスタックの前記位置を画定する、請求項2に記載の方法。
- −前記第1のスタックが、前記電荷蓄積層を前記制御ゲート層から電気的に絶縁するゲート間誘電層を含み、
−前記第2のスタックが、前記アクセス・ゲート層を前記半導体ボディから電気的に絶縁するアクセス・ゲート誘電層を含み、
−前記第1の凹みおよび前記第2の凹みが生み出された後、かつ前記導電層が提供される前に、前記第1の凹みおよび前記第2の凹みに誘電層を提供するステップ
をさらに含む、請求項2に記載の方法。 - 前記誘電層が酸化シリコンの誘電率よりも高い誘電率を有する、請求項5に記載の方法。
- 前記導電層が金属または金属合金を含む、請求項3に記載の方法。
- 前記電荷蓄積層がフローティング・ゲート層を含む、請求項1に記載の方法。
- 前記電荷蓄積層が電荷捕獲層を含む、請求項1に記載の方法。
- 前記第1の犠牲層が、分離層によって前記電荷蓄積層から分離されたシリコン層を含む、請求項1に記載の方法。
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