JP2006519491A - ラテラルセレクトゲートを有する不揮発性メモリ・セルの製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 238000003860 storage Methods 0.000 claims abstract description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 3
- 238000007373 indentation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 416
- 239000000463 material Substances 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
チャネル方向（１０２）および単一のチャネル領域（１０１）を画定するソース領域（３）およびドレイン領域（４）を含んだ表面（２）を有する半導体ボディ（１）と、チャネル領域（１０１）の上にあって、トンネル誘電層（１１）、電荷を蓄積するための電荷蓄積層（１０）、および制御ゲート層（９）をこの順番に含む第１の層スタック（６）と、チャネル領域（１０１）の上にあって、チャネル方向（１０２）に前記第１のスタック（６）に直に隣接し、半導体ボディ（１）および第１のスタック（６）から電気的に絶縁されたアクセス・ゲート層（１４）を含む第２の層スタック（７）とを含む半導体デバイス（１００）の製造方法において、最初に第１の犠牲層（９０）が使用され、この第１の犠牲層が後に制御ゲート層（９）に置き換えられる。アクセス・ゲート層（１４）を提供するときには、第２の側壁（８１）に隣接し、第２のスタック（７）の位置（８３）の反対側に位置する表面（２）の部分（８２）を保護するために第２の犠牲層（２０）が使用される。
Description
本発明は、ソース領域およびドレイン領域を含んだ表面を有する半導体ボディであって、ソース領域とドレイン領域との間にチャネル方向および単一のチャネル領域を画定する半導体ボディと、チャネル領域の上にあって、トンネル誘電層、電荷を蓄積するための電荷蓄積層および制御ゲート層をこの順番に含む第１の層スタックと、チャネル領域の上にあって、チャネル方向に第１のスタックに直に隣接し、アクセス・ゲート層を含む第２の層スタックとを含む半導体デバイスの製造方法に関する。
WO-A 01/67,517は、電荷によってデータが記憶される不揮発性メモリ・デバイスを開示している。これらの電荷は電荷蓄積層に蓄積され、この電荷蓄積層は例えば多結晶シリコン層を含むフローティング・ゲート層か、または例えば窒化シリコン層を含む電荷捕獲層でもよい。電荷蓄積層はチャネル領域の上に配置され、トンネル誘電層によってチャネル領域から分離されている。電荷蓄積層の上には制御ゲート層がある。これらの２つの層は誘電層によって互いに分離され、電気的に絶縁されており、電荷蓄積層がフローティング・ゲート層を含むときにはこの誘電層はゲート間誘電層と呼ばれる。制御ゲート層は例えば別の多結晶シリコン層であってもよい。制御ゲート層にバイアスをかけることによって、電荷は、半導体ボディから電荷蓄積層へ、および電荷蓄積層から半導体ボディへトンネリングするように誘導され、それによってそれぞれ不揮発性メモリ・デバイスに書き込み、不揮発性メモリ・デバイスを消去する。
さらにこの半導体デバイスは、チャネル領域の上に、チャネル方向に第１のスタックに隣接した第２のスタックを含む。第２のスタックはアクセス・ゲート層を含み、これは例えば別の多結晶シリコン層であってもよい。アクセス・ゲート層はアクセス・ゲート誘電層によって半導体ボディから電気的に絶縁されており、絶縁側壁スペーサによって第１のスタックから電気的に絶縁されている。動作時、データは、ソース領域、ドレイン領域およびチャネル領域を含む電界効果トランジスタによって読み取られる。この目的のために、アクセス・ゲート層、および多くの場合にさらに制御ゲート層にバイアスがかけられる。それによって、電荷蓄積層に蓄積された電荷の量に応じて、ソース領域とドレイン領域を接続するチャネル領域が導電性になる。例えば、しきい電圧などの電界効果トランジスタの電気特性は蓄積された電荷の量に左右される。
この知られた方法では、最初に第１のスタックが形成され、その上にはキャッピング窒化層がある。続いて、チャネル方向の第１のスタックの側壁に絶縁側壁スペーサが提供され、続いて、半導体ボディの表面にアクセス・ゲート誘電層が提供される。次のステップでは、この構造が多結晶シリコン層によって覆われ、この多結晶シリコン層は、第１のスタックの上のキャッピング窒化層を露出させるために研磨される。続いて、レジスト層が供給され、リソグラフィによってパターン形成される。後続のエッチング・ステップでは、パターン形成されたレジスト層およびキャッピング窒化層が、アクセス・ゲート層を画定するためのマスクの役目を果たす。この第１のスタックの上のキャッピング窒化層のため、リソグラフィ・ステップにおけるアライメントは比較的重要ではない。
この知られた方法の欠点は、制御ゲート層およびアクセス・ゲート層に対して限られた数の材料しか信頼性をもって使用できないことである。金属または金属合金を含む制御ゲート層を使用することは特に難しく、しばしば不可能であり、これは、トンネル誘電層、電荷蓄積層およびこのような制御ゲート層を含むスタックのためのエッチング・レシピは存在しないかまたは信頼できないためである。さらに、金属または金属合金を含む制御ゲート層が形成された後は、事前に製造された半導体デバイスを比較的高い温度に曝すことができない。したがって、金属または金属合金を含む制御ゲート層が堆積された後は、熱酸化などの高温プロセス・ステップを実行するとしても、信頼性をもって実行することができない。
本発明の目的は、冒頭の段落に記載された半導体デバイスの製造方法であって、制御ゲート層およびアクセス・ゲート層に対して比較的多くの数の材料を使用することができる方法を提供することにある。
本発明によれば、この目的は、この方法が、
−トンネル誘電層（１１）、電荷蓄積層（１０）および第１の犠牲層（９０）をこの順番に含む仮の第１のスタック（６’）をチャネル領域（１０１）に提供するステップと、
−第１のスタック（６）に隣接し、第２のスタック（７）の位置（８３）の反対側に位置する表面（２）の少なくとも一部分（８２）を覆う第２の犠牲層（２０）を提供するステップと、
−第１の犠牲層（９０）を除去するステップと、
−制御ゲート層（９）およびアクセス・ゲート層（１４）を提供するステップと
を含むことで実現される。
−トンネル誘電層（１１）、電荷蓄積層（１０）および第１の犠牲層（９０）をこの順番に含む仮の第１のスタック（６’）をチャネル領域（１０１）に提供するステップと、
−第１のスタック（６）に隣接し、第２のスタック（７）の位置（８３）の反対側に位置する表面（２）の少なくとも一部分（８２）を覆う第２の犠牲層（２０）を提供するステップと、
−第１の犠牲層（９０）を除去するステップと、
−制御ゲート層（９）およびアクセス・ゲート層（１４）を提供するステップと
を含むことで実現される。
本発明は、上記の欠点が、制御ゲート層の代わりに第１の犠牲層が使用される仮の第１のスタックを最初に形成すること、およびこのプロセスの後の段階で第１の犠牲層を除去し、続いて第１の犠牲層を除去したときに生み出される空洞に制御ゲート層を提供することによって回避されるという洞察に基づく。この空洞は、制御ゲート層の形状を画定する。第１の犠牲層は、例えば多結晶シリコン層およびキャッピング窒化層、すなわち知られた先の方法で使用される材料と同じ材料を含んでもよい。これらの材料に関しては、仮の第１のスタックを信頼性をもって形成することができることが知られている。あるいは、それに加えて、第１の犠牲層は、アモルファス・シリコン、単結晶シリコン、酸化シリコン、窒化シリコンおよび／またはＳｉｘＧｅ１−ｘを含んでもよく、ｘはシリコンの割合を表し、この割合は例えば約０．６から１の間の範囲にあってもよい。
仮の第１のスタックを提供した後に、第２の犠牲層が提供される。この第２の犠牲層は、第１のスタックに隣接し第２のスタックの位置の反対側に位置する表面の部分を覆う。このようにすると、制御ゲート層およびアクセス・ゲート層の少なくとも一方が提供されている最中に、導電材料の層がそこに堆積されることが防止されるので、このことは必須である。少なくとも第２のスタックの位置は、第２の犠牲層を含まない。アクセス・ゲート層は、このプロセスの後のステップで第２の犠牲層のこの凹みに提供される。
US-B1-6,251,729は、制御ゲート層の位置およびアクセス・ゲート層の位置に犠牲層が形成される方法を開示している。後のステップで、制御ゲート層の位置の犠牲層およびアクセス・ゲート層の位置の一部の犠牲層が除去される。アクセス・ゲート層の位置の犠牲層の残りの部分を除去する前に、フォトリソグラフィによって形成されたマスクによって電荷蓄積層が保護される。アクセス・ゲート層および制御ゲート層はソース領域およびドレイン領域によって十分に分離されているので、マスクのアライメントは重要ではない。US-B1-6,251,729の図７を参照されたい。次いでアクセス・ゲート層の位置の犠牲層の残りの部分が除去され、マスクが除去され、制御ゲート層およびアクセス・ゲート層が提供される。これとは対照的に、本発明に基づく方法によって得られる半導体デバイスでは、ソース領域およびドレイン領域によってアクセス・ゲート層と制御ゲート層とが分離されず、互いに直に隣接する。次いで上記のリソグラフィ・ステップは極めて重要であり、したがって、犠牲層をアクセス・ゲート層および制御ゲート層に置き換えるUS-B1-6,251,729から知られた方法は適用できない。その結果、US-B1-6,251,729から知られた方法は、請求項１に記載のデバイスを製造するのに適さない。
一実施形態では、仮の第１のスタックが、第２のスタックの位置に面したチャネル方向の第１の側壁と、第１の側壁の反対側に位置する第２の側壁とを有し、第２の犠牲層がさらに、第２のスタックの位置のところの表面の少なくとも一部分を覆い、この方法が、制御ゲート層およびアクセス・ゲート層を提供するステップの前に、
−第１の側壁に側壁スペーサを提供するステップと、
−少なくとも第２のスタックの位置のところの第２の犠牲層を除去し、それによって、第１の犠牲層を除去するステップで生み出される第２の凹みから側壁スペーサによって分離される第１の凹みを生み出すステップであって、第２の側壁に隣接した表面の部分が第２の犠牲層によって覆われたまま残るステップと
を含む。
−第１の側壁に側壁スペーサを提供するステップと、
−少なくとも第２のスタックの位置のところの第２の犠牲層を除去し、それによって、第１の犠牲層を除去するステップで生み出される第２の凹みから側壁スペーサによって分離される第１の凹みを生み出すステップであって、第２の側壁に隣接した表面の部分が第２の犠牲層によって覆われたまま残るステップと
を含む。
この実施形態では、第１の側壁、すなわちこの製造プロセスの終わりに第２のスタックと向き合う第１のスタックの側壁に、側壁スペーサが提供される。後に詳細に説明するように、この側壁スペーサは、第１の犠牲層を制御ゲート層に置き換え、アクセス・ゲート層を提供するときに、制御ゲート層およびアクセス・ゲート層の形状を画定する。この側壁スペーサは、知られた先の方法で使用される絶縁側壁スペーサでもよい。あるいは、またはそれに加えて、この製造プロセスの終わりに第１のスタックと第２のスタックとが互いに絶縁される場合、この側壁スペーサは導電材料も含んでもよい。
便宜的には、少なくとも第２のスタックの位置の第２の犠牲層が除去され、それによって第１の凹みが生み出されるとよい。このようにして、第２のスタックの位置に第２の犠牲層がないことが保証される。この部分的除去は、例えばリソグラフィによってパターン形成されたレジスト層を提供することによって実行される。第１の犠牲層および第２の犠牲層の材料が適当に選択されているとき、例えば仮の第１のスタックがキャッピング窒化シリコン層を有し、第２の犠牲層が多結晶およびアモルファス・シリコンの少なくとも一方を含むときには、エッチングの間、キャッピング層がハード・マスクを構成するので、リソグラフィ・ステップのマスク・アライメントは比較的重要ではない。
好ましくは、第１の凹みが第２のスタックの位置を画定し、すなわち、使用されるリソグラフィ・マスクが、第２のスタックの位置の第２の犠牲層だけが除去され、残りの表面は覆われたまま残るように設計される。この場合、後に第１の凹みおよび第２の凹みの中、ならびに第２の犠牲層の上にだけ導電層が堆積される。次いで、第１の凹みおよび第２の凹みの外側の導電層を例えば研磨によって、追加のリソグラフィ・ステップなしで除去することが可能である。
他のステップでは、第１の犠牲層が除去され、それによって後に形成される制御ゲート層を画定する形状を有する第２の凹みが生み出される。第１の凹みと第２の凹みは、側壁スペーサによって互いに分離されている。第２の側壁に隣接した表面の部分は、第２の犠牲層によって覆われたまま残ることが必須である。このようにすると、そこに導電層が堆積されることが防止される。
このようにして得られた、これより前に製造された電気デバイスをさらに処理するために、知られた先の方法において制御ゲート層およびアクセス・ゲート層の少なくとも一方に対して使用される材料の選択を限定していたステップは必要ない。
この実施形態の一変形形態では、制御ゲート層およびアクセス・ゲート層を提供するステップが、第２の犠牲層を少なくとも部分的に覆う導電層を、第１の凹みおよび第２の凹みに提供すること、ならびに第１の凹みおよび第２の凹みの外側の導電層の少なくとも一部分を除去し、それによって第２の犠牲層を露出させ、第１の凹みの中の導電層を第２の凹みの中の導電層から電気的に絶縁することを含む。
この実施形態のこの変形形態では、第１の凹みおよび第２の凹みに導電層が提供される。この導電層は、少なくとも部分的に第２の犠牲層を覆う。第１の凹みおよび第２の凹みの外側の導電層は、例えば研磨によって、少なくとも第２の犠牲層が露出され、かつ第１の凹みの中の導電層が第２の凹みの中の導電層から電気的に絶縁される程度まで除去される。このように形成されたアクセス・ゲート層は第１の凹みの中の導電層を含み、一方制御ゲート層は第２の凹みの中の導電層を含む。アクセス・ゲート層からの制御ゲート層の電気絶縁は、絶縁側壁スペーサおよび後に説明される誘電層の少なくとも一方によって達成してもよい。
多結晶シリコンの代わりに、第１の犠牲層および第２の犠牲層の少なくとも一方は他の材料を含んでもよい。あるいは、それに加えて、これらの犠牲層は，アモルファス・シリコン、単結晶シリコン、酸化シリコン、窒化シリコンおよび／またはＳｉｘＧｅ１−ｘを含んでもよく、ｘはシリコンの割合を表し、この割合は例えば約０．６から１の間の範囲にあってもよい。好ましくは、第１の犠牲層の材料はこの方法で使用される他の材料と両立し、仮の第１のスタックは信頼性をもって形成され、第１の犠牲層は、第２の犠牲層、特に第２の側壁に隣接した表面の部分の第２の犠牲層を同時に除去することなく除去することができる。好ましくは、第２の犠牲層は、第１の凹みを生み出すときに第１の犠牲層を同時に除去することなく除去することができる。この場合、第１の凹みが生み出されている最中は、電荷蓄積層は第１の犠牲層によって保護される。
電荷蓄積層として使用される多結晶シリコン層の代わりに、例えば窒化シリコン、シリコン・ナノ結晶を含む材料などの電荷捕獲層が使用されてもよい。あるいは、それに加えて、電荷蓄積層は、二酸化シリコンの誘電率よりも高い誘電率を有する、例えば酸化アルミニウムおよび酸化ハフニウムの少なくとも一方などの誘電材料を含んでもよい。
一実施形態では、第１のスタックが、電荷蓄積層を制御ゲート層から電気的に絶縁するゲート間誘電層を含み、第２のスタックが、アクセス・ゲート層を半導体ボディから電気的に絶縁するアクセス・ゲート誘電層を含み、この方法がさらに、第１の凹みおよび第２の凹みが生み出された後、かつ導電層が提供される前に、第１の凹みおよび第２の凹みに誘電層を提供するステップを含む。このステップの結果、ゲート間誘電層は第１の凹みに提供された誘電層を含み、アクセス・ゲート誘電層は第２の凹みに提供された誘電層を含む。
あるいは、それに加えて、ゲート間誘電層またはゲート間誘電層の少なくとも一部分は、仮の第１のスタックを形成するときに電荷蓄積層と第１の犠牲層との間に形成してもよい。アクセス・ゲート誘電層またはアクセス・ゲート誘電層の少なくとも一部分は、第２の犠牲層を提供する前に形成してもよい。
第１の犠牲層および第２の犠牲層の少なくとも一方を除去する前に、ゲート間誘電層およびアクセス・ゲート誘電層の少なくとも一方が少なくとも部分的に形成されているとき、これらの部分は、第１の犠牲層および第２の犠牲層の少なくとも一方を除去するときに損傷を受ける可能性がある。誘電層を提供する追加のステップによって、導電層を提供する前にこのような損傷は少なくとも低減され、好ましくは完全に除去される。
誘電層を提供するこの追加のステップは、誘電層が酸化シリコンの誘電率よりも高い誘電率を有する場合、すなわち誘電層がいわゆる高いｋ材料を含む場合に特に有利である。これらの材料は、比較的高い誘電率のため、制御ゲート層と電荷蓄積層との間、およびアクセス・ゲート層と半導体ボディとの間の電気的結合が比較的大きいという利点を有する。この比較的大きな結合のため、比較的低い電圧および比較的厚い誘電層を使用してもよい。
知られた大部分の高ｋ材料は、例えば標準ＣＭＯＳプロセスに関連した比較的高い温度に耐えることができないという欠点を有する。したがって、これらの高ｋ材料は、このような材料が提供された後はこれらの比較的高い温度が回避されるプロセス・フローにおいて供給されなければならない。このような比較的高い温度を通常必要とする側壁スペーサが誘電層の堆積の前に形成されるので、この追加のステップを含む本発明に基づく方法はこれらの高ｋ材料に対して特に適している。本発明に基づく方法では、誘電層の堆積の後に必要な諸ステップが高ｋ材料と両立する。
他の実施形態では、導電層が金属または金属合金を含む。このような導電層は、知られた先の方法で使用される多結晶シリコンよりも低い抵抗率を有するため、しばしば有利である。大部分の金属および金属合金は、特にそれらが異なる材料のいくつかの層を含む第１のスタックなどのスタックの一部分であるときに、信頼性をもってエッチングすることができないという欠点を有する。制御ゲート層のエッチングが全く必要なく、アクセス・ゲート層のエッチングが比較的重要ではないため、本発明に基づく方法は、制御ゲート層およびアクセス・ゲート層が金属または金属合金を含むときに特に適している。さらに、制御ゲート層およびアクセス・ゲート層を堆積した後の比較的高い温度が回避される。第１の凹みが第２のスタックの位置を画定するとき、すなわち使用されるリソグラフィ・マスクが、第２のスタックの位置の第２の犠牲層だけが除去されるように設計されているとき、アクセス・ゲート層をエッチングする必要は全くない。
第１の犠牲層が、分離層によって電荷蓄積層から分離された、例えば多結晶シリコン層などのシリコン層を含む場合には有利である。このシリコン層は、知られた先の方法のレシピを使用してエッチングすることができ、第１の犠牲層が除去されている最中に分離層は電荷捕獲層を保護する。シリコン層は、酸化シリコンおよび窒化シリコンに関して選択的にエッチングすることができるため、分離層は例えば酸化シリコンおよび窒化シリコンの少なくとも一方を含む。分離層が、ゲート間誘電層の一部分を形成してもよい。
この実施形態では、第１の犠牲層が、半導体ボディの表面とは反対側のシリコン層の表面にキャッピング層を含む場合にはさらに有利である。例えば窒化シリコンであってもよいこのキャッピング層は、第２の犠牲層の部分を除去して第１の空洞を形成するときにハード・マスクとして働いてもよい。このキャッピング層は、第１の犠牲層の部分を除去することなく第１の空洞が形成され、したがって、電荷蓄積層および存在する場合にはゲート間誘電層が保護されるという利点を有する。
半導体デバイスを製造するための本発明に基づく方法のこれらの態様およびその他の態様は、図面を参照してさらに解明され記述される。
図は、一定の尺度では描かれていない。これらの図では、同様の参照符号が一般に同様の部分を指す。
本発明に基づく方法を用いて製造された図１に示された半導体デバイス１００は、第１の導電型の半導体ボディ１、この例では、例えばｐ導電型のシリコン・ボディを含む。半導体ボディ１は、反対の第２の導電型、この例では、ｎ導電型のソース領域３およびドレイン領域４を含む表面２を有する。ソース領域３およびドレイン領域４はそれぞれ、異なるドーピング濃度、例えば低いドーピング濃度を有する図示されていない延長部分を含んでいてもよい。ソース領域３およびドレイン領域４は、チャネル領域１０１およびチャネル方向１０２を画定する。
表面２には、チャネル領域１０１の上に配置された第１の層スタック６が提供されている。第１のスタック６は、トンネル誘電層１１、電荷を蓄積するための電荷蓄積層１０、ゲート間誘電層１２および制御ゲート層９をこの順番に含む。第１のスタック６は、メモリ・トランジスタのゲートを構成する。ゲート間誘電層１２は、電荷蓄積層１０を制御ゲート層９から電気的に絶縁する。
表面２にはさらに、チャネル領域１０１の上に、チャネル方向１０２に第１のスタック６に直に隣接して第２の層スタック７が提供されている。第２のスタック７は、アクセス・ゲート誘電層１５およびアクセス・ゲート層１４を含む。第２のスタックは、例えばこのような半導体デバイス１００からなるアレイの中の特定の半導体デバイス１００のランダム・アクセスを可能にするアクセス・トランジスタのゲートを構成する。アクセス・ゲート層１４は、アクセス・ゲート誘電層１５によって半導体ボディ１から電気的に絶縁されており、かつ、例えば酸化シリコンまたは窒化シリコンを含んでもよい側壁スペーサ１６によって第１のスタック６から電気的に絶縁されている。
一実施形態では、電荷蓄積層１０が、全面が電気絶縁材料によって取り囲まれフローティング・ゲートを形成する導電材料層である。このフローティング・ゲートは、電荷の形態のデータがその中に記憶されてもよい電荷蓄積層１０として働く。電荷蓄積層１０は例えば多結晶シリコンからなり、この多結晶シリコンは例えばリンでドーピングされていてもよい。あるいは、アモルファス・シリコンまたはＳｉｘＧｅ１−ｘが使用されてもよい。ここで、ｘはシリコンの割合を表し、この割合は例えば約０．６から１の間の範囲にあってもよい。
他の実施形態では、電荷蓄積層１０が電荷捕獲層であり、この電荷捕獲層は例えば窒化シリコンなどの誘電体であり、またはシリコン・ナノ結晶を含む絶縁材料である。電荷捕獲層は、その中に電荷を蓄積することができる互いに分離された捕獲中心の分布を含む。このような電荷捕獲層では、電荷蓄積層１０の長さにわたって電荷を提供できるだけでなく、チャネル領域１０１のソース領域３またはドレイン領域４に隣接した側に電荷を選択的に提供することができる。読取り過程ではこれらの異なる条件を区別することができるので、１つの半導体デバイス１００に２つのビットを記憶することができる。
電荷蓄積層１０は、例えば酸化シリコンからなることがあるトンネル誘電層１１によって半導体ボディ１から絶縁されている。あるいは、トンネル誘電層１１およびゲート間誘電層１２の少なくとも一方は、誘電率が酸化シリコンのそれよりもかなり高い酸化タンタル、酸化アルミニウム、窒化シリコンなどの誘電材料からなっていてもよい。ゲート間誘電層１２の他の適当な材料は例えば酸窒化シリコン（ＳｉＯＮ）であり、酸化シリコン、窒化シリコンおよび酸化シリコン（ＯＮＯ）のサンドイッチである。
制御ゲート層９およびアクセス・ゲート層１４は例えば多結晶シリコンからなっていてもよく、この多結晶シリコンは例えばリンでドーピングされていてもよい。制御ゲート層９およびアクセス・ゲート層１４は、あるいはアモルファス・シリコンまたはＳｉｘＧｅ１−ｘを含んでいてもよく、ここでｘはシリコンの割合を表し、この割合は例えば約０．６から１の間の範囲にあってよい。好ましくは、制御ゲート層９およびアクセス・ゲート層１４は、金属または例えばＴａＮ、ＴａＳｉＮもしくはＴｉＡｌＮなどの金属合金からなる。これらの材料のうちの任意の材料の単層の代わりに、２種類以上の材料のスタック、例えばこれらの材料のうちの２種類以上の材料のスタックを使用してもよい。
ゲート間誘電層１２およびアクセス・ゲート誘電層１５の少なくとも一方は、例えば酸化シリコンからなっていてもよい。好ましくは、ゲート間誘電層１２およびアクセス・ゲート誘電層１５は、誘電率が酸化シリコンのそれよりも高い、例えば酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、または窒化シリコンなどの誘電材料を含む。
アクセス・ゲート層１４は、第１のスタック６の上に重なることなく第１のスタック６に対して配置されたブロックの形状を有する。アクセス・ゲート１４は、半導体ボディ１の表面２に実質的に平行に延びる実質的に平らな表面部分１７を有する。アクセス・ゲート層１４の実質的に平らな表面部分１７、ソース領域３およびドレイン領域４には、例えば低抵抗相のケイ化チタンなど、図示されていない金属ケイ化物が提供される。アクセス・ゲート層１４が金属または金属合金を含む場合には、この層のケイ化を省いてもよい。この実施形態では、アクセス・ゲート層１４の実質的に平らな表面部分１７が、制御ゲート層９の上面部分２３と実質的に同じ高さにある。
図１に示された実施形態では、アクセス・ゲート層１４が、第１のスタック６のソース領域３に隣接した側に提供されている。アクセス・ゲート層１４はあるいは、第１のスタック６のドレイン領域４に隣接した側に提供されてもよい。半導体デバイス１００は、いくつかの半導体デバイス１００を含むマトリックスの一部でもよい。このマトリックスはＣＭＯＳまたはＢＩＣＭＯＳ集積回路の中に埋め込まれていてもよく、または独立型不揮発性メモリの一部でもよい。
図２Ａ〜２Ｍは、本発明に基づく方法の一実施形態を使用した半導体デバイス１００の製造の連続する諸段階の概略断面図を示す。
本発明に基づくこの方法は、トンネル酸化層１１、電荷蓄積層１０および多結晶シリコン層である第１の犠牲層９０をこの順番に含む図２Ａに示された仮の第１のスタック６’をチャネル領域１０１に提供するステップを含む。電荷蓄積層１０は、このプロセスにおいて後に形成されるゲート間誘電層１２の一部となる、例えば酸化シリコンの誘電層１２０によって第１の犠牲層９０から分離されている。誘電層１２０は、このプロセスの後の段階で第１の犠牲層９０を除去するときに有利な分離層を構成する。仮の第１のスタック６’は、第２のスタック７の位置８３に面したチャネル方向１０２の第１の側壁８０を有し、第１の側壁８０の反対側に位置する第２の側壁８１を有する。仮の第１のスタック６’はさらに、図２Ｄを参照して論じられる後のステップで有利な図２Ａに示された、例えば絶縁性のキャッピング層１３を含んでいてもよい。キャッピング層１３は、例えば窒化シリコン層であってもよい。その結果生じる図２Ａに示された構造は、US-B1-6,251,729の図２に示された構造と全く同じであり、この構造は，当該技術分野でよく知られた方法、例えばこれらのさまざまな層を堆積させ、続いて仮の第１のスタック６’が形成されるように、これらの層をパターン形成することによって形成してもよい。
図２Ｂに示された次のステップでは、このプロセスの後のステップで提供されるアクセス・ゲート層１４を第１のスタック６から電気的に絶縁し、さらにこのプロセスの後のステップでの制御ゲート層９による第１の犠牲層９０の置換えを可能にするために、第１の側壁８０および第２の側壁８１が、例えば酸化シリコンおよび窒化シリコンの少なくとも一方からなる側壁スペーサ１６および１６０で覆われる。続いて、表面２の露出された部分に、このプロセスの後の段階でアクセス・ゲート誘電層１５の一部となる誘電層１９が提供される。好ましくは、誘電層１９は、半導体ボディ１の表面２の熱酸化によって形成される。好ましくは、誘電層１９の厚さが、誘電層１９とこのプロセスの後のステップで提供される誘電層１９０との組合せが、設計された相当酸化物厚さ（equivalent oxide thickness：EOT）を有するアクセス・ゲート誘電層１５を形成するように最適化される。この段落および残りの説明では、厚さが、表面２に実質的に垂直な方向の寸法を指す。
その結果生じた構造には次いで、図２Ｆを参照して後に論じられる後のプロセス・ステップでの誘電層１９のさらなる成長を防ぐため、追加のキャッピング層１３０が提供される。代替実施形態では、この追加のキャッピング層１３０が省略される。この場合には、図２Ｆに示された酸化の間の誘電層１９のさらなる成長を考慮に入れるため、誘電層１９の厚さは薄くされなければならない。
次のステップでは第２の犠牲層２０が適用され、第２の犠牲層２０はやはり多結晶シリコンを含んでもよい。第２の犠牲層２０は、第２の側壁８１と第２の側壁８１に隣接した表面２の一部分８２とを覆う。この実施形態では、第２の犠牲層２０が、図２Ｂに示されたこれより前に製造された半導体デバイス１００の露出された表面全体に適用される。好ましくは第２の犠牲層２０の厚さは、仮の第１のスタック６’の隣の第２の犠牲層２０の上面２４が、仮の第１のスタック６’の上面部分と実質的に同じ高さか、またはそれよりも高い高さに位置するような厚さである。ここで、高さは表面２からの距離を指す。好ましい最小高さが、破線２３０によって指示されている。
図２Ｄを参照すると、仮の第１のスタック６’を露出させるために第２の犠牲層２０の一部が除去されており、すなわち第２の犠牲層２０の高さが好ましい最小高さまで低減されている。好ましくは、第２の犠牲層２０のこれらの部分の除去がプラニシング(planishing)処理によって実行され、好ましくは化学機械研摩（ＣＭＰ）によって実行される。有利には、仮の第１のスタック６’がキャッピング層１３または追加のキャッピング層１３０を、プラニシング処理におけるストッピング層として使用してもよい最上位層として含む。第２の犠牲層２０として例えば多結晶またはアモルファス・シリコンが適用されるとき、有利にはキャッピング層１３が酸化シリコンまたは窒化シリコンからなる。
その結果が図２Ｅに示されている次のステップでは、マスク２１を使用して第２の犠牲層２０がパターン形成される。マスク２１は、少なくとも第２のスタック７の位置８３の第２の犠牲層２０を露出させ、マスク２１は少なくとも、第２の側壁８１および第２の側壁８１に隣接した表面２の部分８２を覆っている第２の犠牲層２０の部分を覆う。図２Ｅの実施形態では、この後者の部分を除く第２の犠牲層２０全体が除去される。図３Ｂに示された他の実施形態では、第２のスタック７の位置８３のところの第２の犠牲層２０だけが除去される。有利には、第２の犠牲層２０がフォトリソグラフィによってパターン形成される。そのために、図２Ｄに示された構造の上にフォトレジスト層が堆積される。マスク２１を形成するため、このフォトレジスト層は、例えば可視または紫外（ＵＶ）光あるいは電子などの荷電粒子に暴露することによってパターン形成されてもよい。第２の犠牲層２０のマスクされていない部分が、例えばエッチングによって除去される。このようにして第１の凹み７０が生み出され、第２の側壁８１および第２の側壁８１に隣接した表面２の部分８２は第２の犠牲層２０によって覆われたまま残る。仮の第１のスタック６’がキャッピング層１３または追加のキャッピング層１３０を含むときには、これらの層をハード・マスクとして使用してもよく、矢印２１０によって指示されたチャネル方向のマスク２１のアライメントはあまり重要ではない。
続いてマスク２１が除去され、残った第２の犠牲層２０に図２Ｆに示された保護膜２００が提供される。第２の犠牲層２０が例えば多結晶またはアモルファスのシリコンからなる場合、保護膜２００は、好ましくは酸化シリコンからなる。第２のスタック７の位置８３のところの半導体ボディ１のさらなる酸化を防ぎまたは少なくとも低減させるため、好ましくは追加のキャッピング層１３０が存在し、追加のキャッピング層１３０が窒化シリコンからなる。保護膜２００は、図２Ｇに示された次のステップの間、第２の犠牲層２０を保護する。このステップでは、第１の犠牲層９０を露出させるために追加のキャッピング層１３０およびキャッピング層１３が除去される。図２Ｇに示された実施形態では、側壁スペーサ１６の隣に追加のキャッピング層１３０の一部が残る。この部分は、このプロセスの終わりに半導体デバイス１００の一体の部分となる。図示されていない他の実施形態では、ウェット・エッチングが使用され、追加のキャッピング層１３０のこの部分も同様に除去される。
次のステップでは、第１の犠牲層９０が除去され、それによって図２Ｈに示された第２の凹み７１が生み出される。このプロセスの後のステップで提供される導電層２２０がこの位置に提供されることを防ぐために、第２の側壁８１および第２の側壁８１に隣接した表面２の部分８２は、第２の犠牲層２０によって覆われたままである。第１の凹み７０は、側壁スペーサ１６によって第２の凹み７１から分離されている。
第１の凹み７０および第２の凹み７１を生み出した後、導電層２２０を提供する前に、図２Ｈに示された構造には、第１の凹み７０および第２の凹み７１の表面を覆う図２Ｉに示された誘電層１９０が提供される。好ましくは、誘電層１９０は、酸化シリコンの誘電率よりも高い誘電率を有する材料からなる。第１の凹み７０の中の誘電層１９０および誘電層１９は、アクセス・ゲート誘電層１５を構成する。第２の凹み７１の中の誘電層１９０および誘電層１２０は、ゲート間誘電層１２を構成する。
次のステップでは、図２Ｊに示された導電層２２０が提供される。導電層２２０は第１の凹み７０および第２の凹み７１を埋め、少なくとも部分的に第２の犠牲層２０を覆う。好ましくは、導電層２２０は、先に述べた金属または金属合金を含む。続いて、第１の凹み７０および第２の凹み７１の外側の導電層２２０が除去される。好ましくは、この導電層２２０の余分な部分の除去がプラニシング処理によって実行され、好ましくは、化学機械研摩（ＣＭＰ）によって実行される。このステップでは、第２の犠牲層２０が露出され、第１の凹み７０の中の導電層２２０が第２の凹み７１の中の導電層２２０から電気的に絶縁され、それによって図２Ｋに示されているように、それぞれアクセス・ゲート層１４および制御ゲート層９を構成する。
続いて、残った導電層２２０がマスク２２を使用してパターン形成される。マスク２２は、導電層２２０のアクセス・ゲート層１４および制御ゲート層９以外の部分を露出させ、一方これらの２つの層９および１４を覆う。有利には、導電層２２０がフォトリソグラフィによってパターン形成される。そのために、図２Ｋに示された構造の上にフォトレジスト層が堆積され、このフォトレジストはマスク２２を形成するために、例えばマスク２１を形成したときと同様の方法でパターン形成される。導電層２２０のマスクされていない部分が、例えばエッチングによって除去される。このようにしてアクセス・ゲート層１４が形成され、導電層２２０のアクセス・ゲート層１４および制御ゲート層９以外の部分が除去される。この除去の間、第２の犠牲層２０はハード・マスクとして使用され、したがって図２Ｌに示された矢印２１１によって指示されたチャネル方向のマスク２２のアライメントはあまり重要ではない。
このようにしてアクセス・ゲート層１４を形成した後、第２の犠牲層２０と、半導体デバイス１００の外側の誘電層１９および１９０と、キャッピング層１３０とが除去される。その結果が、図２Ｍに示されている。
次いで表面２に、反対の第２の導電型、この例ではｎ型のソース領域３およびドレイン領域４が、例えばリンまたはヒ素の注入によって提供される。このステップでは、これより前に製造された図２Ｍに示された半導体デバイス１００’を、注入の間のマスクとして使用してもよい。好ましくは、注入されたイオンが高速熱アニール（ＲＴＡ）によってアニールされる。
最後に、酸化物の堆積、コンタクトの画定および１つまたは複数の金属層を用いたメタライゼーションのための図示されていない従来のＣＭＯＳプロセス・フロー・ステップによって、半導体デバイスを完成させてもよい。
図３Ａ〜３Ｅは、本発明に基づく方法の他の実施形態を使用した図１の半導体デバイス１００の製造の連続する諸段階の概略断面図を示す。
この実施形態では、最初に、図２Ａに示されたものと同様の仮の第１のスタック６’が提供される。次いで、やはり先に説明したこの方法の実施形態に類似して側壁スペーサ１６および１６０が形成され、誘電層１９が提供される。続いて、図２Ａ〜２Ｍのプロセス・フローとは違って、第２の犠牲層２０が提供される。図２Ｂの追加のキャッピング層１３０は省略され、図３Ａに示された仮の第１のスタック６’のキャッピング層１３を露出させるためにこの構造が平らにされる。このようにして得られた第２の犠牲層の表面に、図２Ｆに示されたプロセス・ステップに類似した保護膜２００が提供される。
次のステップでは、マスク２１’を使用して第２の犠牲層２０がパターン形成される。マスク２１’は、第２のスタック７の位置８３のところの第２の犠牲層２０を露出させる。先に説明したこの方法の実施形態に類似して、有利には第２の犠牲層２０がフォトリソグラフィによってパターン形成される。このようにして第２のスタック７の位置を画定する第１の凹み７０が生み出され、一方、第２の側壁８１および第２の側壁８１に隣接した表面２の部分８２は第２の犠牲層２０によって覆われたまま残る。キャッピング層１３はハード・マスクとして使用され、矢印２１０によって指示されたチャネル方向のマスク２１’のアライメントはあまり重要ではない。
第１の凹み７０を生み出した後、マスク２１’および第１の犠牲層９０が除去され、その結果、側壁スペーサ１６によって第１の凹み７０が第２の凹み７１から分離された図３Ｃに示された構造が生じる。図２Ｉ〜２Ｋを参照して説明したステップと同様のステップに従って、誘電層１９０および導電層２２０が提供され、第１の凹み７０および第２の凹み７１の外側の導電層２２０が除去され、その結果、図３Ｄに示された構造が生じる。最後に、残った第２の犠牲層２０が除去され、図３Ｅの構造が得られ、次いでこの構造は、先に説明した方法に類似した方法でさらに処理される。
本発明に基づく方法を用いて製造された他の半導体デバイス１００が、図４に示されている。この半導体デバイス１００は、ソース領域３とドレイン領域４との間に、それぞれが図１に示された第１のスタック６と実質的に同一であり、間に第２のスタック７が配置された２つの第１のスタック６Ａおよび６Ｂを含む。このような半導体デバイス１００は、独立にバイアスをかけて、トンネル誘電層１１Ａおよび１１Ｂを通した電荷蓄積層１０Ａおよび１０Ｂへの電荷のトンネリングをそれぞれ誘起させることができる２つの制御ゲート層９Ａおよび９Ｂを有する。したがって、それぞれの電荷蓄積層１０Ａおよび１０Ｂに１つずつ、合計２つのビットを記憶することができる。
図４に示された半導体デバイス１００は、本発明に基づく方法を使用して製造することができる。このために、表面２に、第１のスタック６Ａおよび６Ｂの位置に配置された２つの仮の第１のスタック６Ａ’および６Ｂ’が提供される。続いて、先に説明した方法の任意の実施形態が適用されてもよい。
要約すると、チャネル方向１０２およびチャネル領域１０１を画定するソース領域３およびドレイン領域４を含んだ表面２を有する半導体ボディ１と、チャネル領域１０１の上にあって、トンネル誘電層１１、電荷を蓄積するための電荷蓄積層１０、および制御ゲート層９をこの順番に含む第１の層スタック６と、チャネル領域１０１の上にあって、チャネル方向１０２に前記第１のスタック６に直に隣接し、半導体ボディ１および第１のスタック６から電気的に絶縁されたアクセス・ゲート層１４を含む第２の層スタック７とを含む半導体デバイス１００を製造するためのこの方法では、最初に第１の犠牲層９０が使用され、この第１の犠牲層９０が後に制御ゲート層９に置き換えられる。アクセス・ゲート層１４を提供するときには、第２の側壁８１に隣接し、第２のスタック７の位置８３の反対側に位置するボディを保護するために第２の犠牲層２０が使用される。
上記の実施形態は本発明を例示するものであって、本発明を限定するものではなく、添付された請求項の範囲から逸脱することなく当業者は多くの代替実施形態を設計することができることに留意しなければならない。「含む」という文言は、請求項に記載されたもの以外の要素またはステップの存在を排除しない。要素に先行する語「ａ」または「ａｎ」は、該要素が複数存在することを排除しない。
Claims (10)
- −ソース領域およびドレイン領域を含んだ表面を有する半導体ボディであって、前記ソース領域と前記ドレイン領域との間にチャネル方向および単一のチャネル領域を画定する半導体ボディと、
−前記チャネル領域の上にあって、トンネル誘電層、電荷を蓄積するための電荷蓄積層および制御ゲート層をこの順番に含む第１の層スタックと、
−前記チャネル領域の上にあって、前記チャネル方向に前記第１のスタックに直に隣接し、アクセス・ゲート層を含む第２の層スタックと
を含む半導体デバイスの製造方法であって、
−前記トンネル誘電層、前記電荷蓄積層および第１の犠牲層をこの順番に含む仮の第１のスタックを前記チャネル領域に提供するステップと、
−前記第１のスタックに隣接し、前記第２のスタックの位置の反対側に位置する前記表面の少なくとも一部分を覆う第２の犠牲層を提供するステップと、
−前記第１の犠牲層を除去するステップと、
−前記制御ゲート層および前記アクセス・ゲート層を提供するステップと
を含む半導体デバイスの製造方法。 - 前記仮の第１のスタックが、前記第２のスタックの位置に面した前記チャネル方向の第１の側壁と、前記第１の側壁の反対側に位置する第２の側壁とを有し、前記第２の犠牲層がさらに、前記第２のスタックの前記位置のところの前記表面の少なくとも一部分を覆い、この方法が、前記制御ゲート層および前記アクセス・ゲート層を提供する前記ステップの前に、
−前記第１の側壁に側壁スペーサを提供するステップと、
−少なくとも前記第２のスタックの前記位置のところの前記第２の犠牲層を除去し、それによって、前記第１の犠牲層を除去する前記ステップで生み出される第２の凹みから前記側壁スペーサによって分離される第１の凹みを生み出すステップであって、前記第２の側壁に隣接した前記表面の前記部分が前記第２の犠牲層によって覆われたまま残るステップと
を含む、請求項１に記載の方法。 - 前記制御ゲート層および前記アクセス・ゲート層を提供する前記ステップが、
−前記第２の犠牲層を少なくとも部分的に覆う導電層を、前記第１の凹みおよび前記第２の凹みに提供すること、ならびに
−前記第１の凹みおよび前記第２の凹みの外側の前記導電層の少なくとも一部分を除去し、それによって前記第２の犠牲層を露出させ、前記第１の凹みの中の前記導電層を前記第２の凹みの中の前記導電層から電気的に絶縁すること
を含む、請求項２に記載の方法。 - 前記第１の凹みが前記第２のスタックの前記位置を画定する、請求項２に記載の方法。
- −前記第１のスタックが、前記電荷蓄積層を前記制御ゲート層から電気的に絶縁するゲート間誘電層を含み、
−前記第２のスタックが、前記アクセス・ゲート層を前記半導体ボディから電気的に絶縁するアクセス・ゲート誘電層を含み、
−前記第１の凹みおよび前記第２の凹みが生み出された後、かつ前記導電層が提供される前に、前記第１の凹みおよび前記第２の凹みに誘電層を提供するステップ
をさらに含む、請求項２に記載の方法。 - 前記誘電層が酸化シリコンの誘電率よりも高い誘電率を有する、請求項５に記載の方法。
- 前記導電層が金属または金属合金を含む、請求項３に記載の方法。
- 前記電荷蓄積層がフローティング・ゲート層を含む、請求項１に記載の方法。
- 前記電荷蓄積層が電荷捕獲層を含む、請求項１に記載の方法。
- 前記第１の犠牲層が、分離層によって前記電荷蓄積層から分離されたシリコン層を含む、請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP03100469 | 2003-02-26 | ||
| PCT/IB2004/050113 WO2004077498A2 (en) | 2003-02-26 | 2004-02-13 | Method of manufacturing a non-volatile memory cell with a lateral select gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006519491A true JP2006519491A (ja) | 2006-08-24 |
Family
ID=32921606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006502590A Withdrawn JP2006519491A (ja) | 2003-02-26 | 2004-02-13 | ラテラルセレクトゲートを有する不揮発性メモリ・セルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7429513B2 (ja) |
| EP (1) | EP1599908B1 (ja) |
| JP (1) | JP2006519491A (ja) |
| AT (1) | ATE518248T1 (ja) |
| WO (1) | WO2004077498A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4871255B2 (ja) * | 2004-03-10 | 2012-02-08 | ナノシス・インク． | ナノ対応可能なメモリデバイスおよび異方性電荷運搬アレイ |
| JP2018503263A (ja) * | 2015-01-23 | 2018-02-01 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7816726B2 (en) | 2007-12-20 | 2010-10-19 | Promos Technologies Pte. Ltd. | Nonvolatile memories with laterally recessed charge-trapping dielectric |
| KR101010437B1 (ko) | 2008-07-15 | 2011-01-21 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| US20100163952A1 (en) * | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
| US8101492B2 (en) * | 2009-09-23 | 2012-01-24 | Infineon Technologies Ag | Method for making semiconductor device |
| US8470670B2 (en) * | 2009-09-23 | 2013-06-25 | Infineon Technologies Ag | Method for making semiconductor device |
| US8822329B2 (en) * | 2009-09-28 | 2014-09-02 | Infineon Technologies Ag | Method for making conductive interconnects |
| US8101477B1 (en) | 2010-09-28 | 2012-01-24 | Infineon Technologies Ag | Method for making semiconductor device |
| US9318336B2 (en) * | 2011-10-27 | 2016-04-19 | Globalfoundries U.S. 2 Llc | Non-volatile memory structure employing high-k gate dielectric and metal gate |
| US8951864B2 (en) * | 2012-02-13 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| KR0172273B1 (ko) * | 1995-06-24 | 1999-02-01 | 김주용 | 플래쉬 메모리 셀의 제조방법 |
| US6261903B1 (en) * | 1998-05-14 | 2001-07-17 | Mosel Vitelic, Inc. | Floating gate method and device |
| TW449919B (en) * | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US6432773B1 (en) * | 1999-04-08 | 2002-08-13 | Microchip Technology Incorporated | Memory cell having an ONO film with an ONO sidewall and method of fabricating same |
| KR100841891B1 (ko) * | 2000-03-08 | 2008-06-30 | 엔엑스피 비 브이 | 반도체 디바이스 및 그 제조 방법 |
| US6562681B2 (en) * | 2001-06-13 | 2003-05-13 | Mosel Vitelic, Inc. | Nonvolatile memories with floating gate spacers, and methods of fabrication |
-
2004
- 2004-02-13 EP EP04710959A patent/EP1599908B1/en not_active Expired - Lifetime
- 2004-02-13 JP JP2006502590A patent/JP2006519491A/ja not_active Withdrawn
- 2004-02-13 AT AT04710959T patent/ATE518248T1/de not_active IP Right Cessation
- 2004-02-13 WO PCT/IB2004/050113 patent/WO2004077498A2/en active Application Filing
- 2004-02-13 US US10/546,748 patent/US7429513B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4871255B2 (ja) * | 2004-03-10 | 2012-02-08 | ナノシス・インク． | ナノ対応可能なメモリデバイスおよび異方性電荷運搬アレイ |
| JP2018503263A (ja) * | 2015-01-23 | 2018-02-01 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE518248T1 (de) | 2011-08-15 |
| EP1599908B1 (en) | 2011-07-27 |
| WO2004077498A3 (en) | 2004-11-04 |
| US7429513B2 (en) | 2008-09-30 |
| EP1599908A2 (en) | 2005-11-30 |
| US20060166420A1 (en) | 2006-07-27 |
| WO2004077498A2 (en) | 2004-09-10 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090930 |