CN110473833A - 集成电路器件及其形成方法 - Google Patents

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Abstract

本发明公开了具有优化的鳍和栅极尺寸的集成电路器件。示例性集成电路器件包括第一多鳍结构和第二多鳍结构。第一栅极结构横穿第一多鳍结构，从而使得第一栅极结构设置在第一沟道区上方。第二栅极结构横穿第二多鳍结构，从而使得第二栅极结构设置在第二沟道区上方。第一栅极结构包括具有第一厚度的第一栅极电介质，并且第二栅极结构包括具有第二厚度的第二栅极电介质。第一厚度大于第二厚度。第一多鳍结构在第一沟道区中具有第一间距，并且第二多鳍结构在第二沟道区中具有第二间距。第一间距大于第二间距。本发明的实施例还提供了集成电路器件及其形成方法。

Description

集成电路器件及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供益处。
这种按比例缩小工艺还增加了处理和制造IC的复杂性并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着鳍式场效应晶体管(FinFET)技术朝着较小的部件尺寸发展，FinFET配置为用于不同操作，该FinFET制造为具有大致相同的间距以便于制造，这已经观察到限制了随后的栅极形成并且因此限制了FinFET性能。因此，不是所有FinFET的优势都可以实现。
发明内容
根据本发明的一方面，提供了一种集成电路器件，包括：第一多鳍结构，具有设置在第一源极区和第一漏极区之间的第一沟道区；第二多鳍结构，具有设置在第二源极区和第二漏极区之间的第二沟道区；第一栅极结构，横穿所述第一多鳍结构，从而使得在所述第一沟道区上方设置所述第一栅极结构；第二栅极结构，横穿所述第二多鳍结构，从而使得在所述第二沟道区上方设置所述第二栅极结构；其中，所述第一栅极结构包括具有第一厚度的第一栅极电介质，所述第二栅极结构包括具有第二厚度的第二栅极电介质，并且所述第一厚度大于所述第二厚度；以及其中，所述第一多鳍结构在所述第一沟道区中具有第一间距，所述第二多鳍结构在所述第二沟道区中具有第二间距，并且所述第一间距大于所述第二间距。
根据本发明的另一方面，提供了一种集成电路器件，包括：第一鳍式场效应晶体管，包括横穿多个第一鳍的第一栅极结构，其中，第一栅极结构包括第一栅极电介质和第一栅电极，并且其中，所述第一栅极电介质具有第一厚度；第二鳍式场效应晶体管，包括横穿多个第二鳍的第二栅极结构，其中，第二栅极结构包括第二栅极电介质和第二栅电极，并且其中，所述第二栅极电介质具有第二厚度；以及其中，所述第一厚度大于所述第二厚度，并且设置在相邻的第一鳍上的所述第一栅极电介质之间的间隔与设置在相邻的第二鳍上的所述第二栅极电介质之间的间隔相同。
根据本发明的又一方面，提供了一种形成集成电路器件的方法，包括：在第一沟道区中形成具有第一间距的第一多鳍结构并且在第二沟道区中形成具有第二间距的第二多鳍结构，其中，所述第一间距大于所述第二间距；在所述第一多鳍结构的第一沟道区上方形成第一栅极结构，其中，所述第一栅极结构包括具有第一厚度的第一栅极电介质；以及在所述第二多鳍结构的第二沟道区上方形成第二栅极结构，其中，所述第二栅极结构包括具有第二厚度的第二栅极电介质，其中，所述第二厚度小于所述第一厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各个方面的用于制造集成电路器件的方法的流程图。
图2A-图2C、图3A-图3C、图4A-图4C、图5A-图5C、图6A-图6C、图7A-图7C和图8A-图8E是根据本发明的各个方面的在方法(诸如图1的方法)的各个制造阶段处的集成电路器件的部分或全部的示意图。
具体实施方式
本发明通常涉及集成电路(IC)器件，更特别地，涉及鳍式场效应晶体管(FinFET)器件。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，以下本发明中一个部件形成在另一个部件上、连接和/或耦接至另一部件可以包括部件形成为直接接触的方式的实施例，并且也可以包括在部件之间形成额外的部件，从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平的”、“垂直的”、“之上”、“在...上方”、“在...下面”、“在...下方”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如“水平地”、“向下地”、“向上地”等)这样的空间关系术语，以容易地描述如本发明中一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同定位。
对于先进的IC技术节点(例如，22nm技术节点及以下)，FinFET(也称为非平面晶体管)已经成为用于高性能和低泄漏应用的流行和有前途的候选者。IC通常需要在高压(例如，大于或等于约1.2伏(V))下操作的输入/输出(I/O)FinFET和在低压(例如，小于约1.2V)下操作的核心FinFET。为了支持I/O高压操作，I/O FinFET的栅极电介质的厚度大于核心FinFET的栅极电介质的厚度。已经观察到这种栅极电介质厚度变化对FinFET的工艺裕度和进一步按比例缩小产生负面影响。例如，由于通常将I/O鳍和核心鳍制造为具有相同的间距以便于制造，所以在栅极电介质形成之后，不同的栅极电介质厚度导致I/O鳍之间的间隔小于核心鳍之间的间隔。I/O鳍之间的较窄间隔对随后的栅电极形成提出了挑战。例如，在栅极电介质形成之后，用于形成核心FinFET的栅电极的工艺窗口受到的I/O鳍之间的较窄间隔的限制，从而限制了可用于核心FinFET和I/O FinFET的操作电压范围(阈值电压)。本发明通过实现与核心鳍间距不同的I/O鳍间距来解决这种挑战。例如，这里公开的IC器件具有大于核心鳍间距的I/O鳍间距，以及大于核心栅极电介质厚度的I/O栅极电介质厚度。I/O鳍间距与核心鳍间距的比率以及I/O栅极电介质厚度与核心栅极电介质厚度的比率配置为在形成栅极电介质之后，实现在I/O鳍之间实现的间隔与在核心鳍之间的间隔大致相同，从而为核心FinFET和I/O FinFET的栅电极形成提供共同的工艺窗口。
图1是根据本发明的各个方面的用于制造IC器件的方法1的流程图。在框2处，方法1包括形成具有第一间距的第一多鳍结构和具有第二间距的第二多鳍结构。第一间距和第二间距配置为优化用于随后的栅极形成的鳍间隔。例如，第一间距大于第二间距。在一些实施方式中，第一多鳍结构是IC器件的I/O FinFET的部分并且第二多鳍结构是IC器件的核心FinFET的部分。在这种实施方式中，在例如第一多鳍结构和第二多鳍结构的沟道区中，第一间距与第二间距的比率为约1.05至约1.15。略微增加第一间距(这里，通过相对于第二间距增加约5％至约15％以将第一间距与第二间距的比率实现为约1.05至约1.15)有助于形成较厚的栅极电介质，从而可以优化I/O FinFET的性能，同时允许足够的工艺裕度(例如，间隔)，从而用于形成I/O FinFET和核心FinFET的栅电极，其中，栅电极通常包括多个层。这种比率还保持用于核心FinFET的最小间距，以满足不断缩小的IC技术节点的高密度要求。在一些实施方式中，这种比率解释了I/O FinFET和核心FinFET的栅极电介质的厚度差异，从而使得在栅极电介质形成之后，位于设置在第一多鳍结构的相邻鳍上的栅极介电层之间的间隔与位于设置在第二多鳍结构的相邻鳍上的栅极介电层之间的间隔大致相同。应当注意，大于约1.15的比率将过度补偿I/O FinFET和核心FinFET的栅极电介质中的任何厚度差异，导致形成栅极电介质之后的间隔差异，这将需要不同的工艺窗口并且进一步使栅电极的形成复杂化。此外，大于1.15的比率将导致第一间距(诸如I/O间距)太大而不能优化随后形成的源极/漏极部件，这可以妨碍外延源极/漏极部件的充分合并。第一多鳍结构的外延源极/漏极部件的不完全合并将对接触电阻(Rc)产生负面影响，从而降低导通电流(Ion)性能。约1.05至约1.15的比率可以确保第一多鳍结构的外延源极/漏极部件之间的完全合并至部分合并(并且因此在一些实施方式中部分不合并)，同时补偿此处所述的栅极电介质和/或栅电极形成问题。
在框3处，方法1包括在第一多鳍结构上方形成第一栅极结构并且在第二多鳍结构上方形成第二栅极结构。第一栅极结构包括第一伪栅极，以及第二栅极结构包括第二伪栅极。第一栅极结构和第二栅极结构分别横穿第一多鳍结构和第二多鳍结构，从而限定设置在第一多鳍结构的第一源极/漏极区之间的第一沟道区和设置在第二多鳍结构的第二源极/漏极区之间的第二沟道区。在框4处，方法1包括在第一源极/漏极区中形成第一外延源极/漏极部件以及在第二源极/漏极区中形成第二外延源极/漏极部件。在框5处，方法1包括在第一外延源极/漏极部件、第二外延源极/漏极部件、第一栅极结构和第二栅极结构上方形成层间介电层。在形成层间介电层之后，暴露第一栅极结构的部分和第二栅极结构的部分(诸如第一伪栅极和第二伪栅极)。在框6处，方法1包括分别从第一栅极结构和第二栅极结构去除第一伪栅极和第二伪栅极，从而在第一栅极结构中形成第一开口并且在第二栅极结构中形成第二开口。第一开口和第二开口可以称为栅极开口或栅极沟槽。
在框7处，方法1包括在第一开口中形成第一金属栅极以及在第二开口中形成第二金属栅极。第一金属栅极包括第一栅极电介质和第一栅电极，并且第二金属栅极包括第二栅极电介质和第二栅电极。第一栅极电介质的厚度大于第二栅极电介质的厚度。第一栅极电介质和第二栅极电介质的厚度配置为优化与第一多鳍结构和第二多鳍结构(诸如I/OFinFET和核心FinFET)相对应的器件的性能，同时还在设置在第一多鳍结构的相邻鳍上的第一栅极电介质之间和设置在第二多鳍结构的相邻鳍上的第二栅极电介质之间实现大致类似的间隔。例如，在一些实施方式中，第一厚度与第二厚度的比率为约1.3至约1.8。增加第一栅极电介质的厚度(这里，通过相对于第二栅极电介质的厚度增加约30％至约80％来实现约1.3至约1.8的比率)提供了较厚的栅极电介质，从而可以优化I/O FinFET的性能，同时在设置于I/O FinFET的相邻鳍上的第一栅极电介质之间实现的间隔与在设置于核心FinFET的相邻鳍上的第二栅极电介质之间实现的间隔大致相同。具有大致相同的间隔增加了在形成第一栅电极和第二栅电极时的灵活性，从而使得第二栅电极的形成与位于I/OFinFET的鳍之间的间隔解耦(decouple，又称分离开)，反之亦然。增加的灵活性允许用于第一栅电极和第二栅电极的更多数量的层、材料和/或配置，并且因此允许用于不同FinFET的宽范围的电压阈值。在比率小于1.3的情况下，由于这种实施方式中第一栅极电介质和第二栅极电介质的厚度之间的任何差异对于如本文所述的栅电极形成的负面影响是最小的或可以忽略的，所以本文所述的双鳍间距方法(例如，具有约1.05至约1.15的鳍间距比率)不是必需的。在比率大于1.8的情况下，本文描述的双鳍间距方法可能无法补偿第一栅极电介质和第二栅极电介质之间的这种大差异，从而使得可能需要其他解决方案。在框8处，方法1可以继续完成制造IC器件。例如，可以形成至第一金属栅极、第二金属栅极、第一外延源极/漏极部件和/或第二外延源极/漏极部件的各个接触件。在一些实施方式中，各个接触件是IC器件的多层互连结构的部分。对于方法1的额外实施例，可以在方法1之前、期间和之后提供额外的步骤，并且可以去除、替换或消除所描述的一些步骤。
图2A-图2C、图3A-图3C、图4A-图4C、图5A-图5C、图6A-图6C、图7A-图7C和图8A-图8E是根据本发明的各个方面的在方法(诸如图1的方法)的各个制造阶段处的IC器件10的部分或全部的示意图。IC器件10包括各种器件区，诸如核心区(通常称为逻辑区)、存储器区(诸如静态随机存取存储器(SRAM)区)、模拟区、外围区(通常称为I/O区)、伪区、其他合适的区域或它们的组合。在所述实施例中，IC器件10包括核心区12和I/O区14，其中的每个区可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。例如，核心区12配置为包括p型鳍式场效应晶体管(FinFET)13A和n型FinFET 13B，从而使得核心区12包括具有互补FinFET的FinFET器件。在进一步的实例中，I/O区14配置为包括p型FinFET 15A和n型FinFET 15B，从而使得I/O区14包括具有互补FinFET的FinFET器件。在一些实施方式中，IC器件10可为IC芯片的部分、芯片上系统(SoC)或其部分。为了简明，已经简化了图2A-图2C、图3A-图3C、图4A-图4C、图5A-图5C、图6A-图6C、图7A-图7C和图8A-图8E，以更好地理解本发明的发明构思。在IC器件10的其他实施例中，可以在IC器件10中添加额外的部件，并且可以替换、修改或消除下文描述的一些部件。
参考图2A-图2C，图2A是IC器件10的顶视图，图2B是沿着图2A的线B-B的IC器件10的示意性截面图，以及图2C是沿着图2A的线C-C的IC器件10的示意性截面图。在图2A-图2C中，IC器件10包括衬底(晶圆)16。在所述实施例中，衬底16包括硅。可选地或额外地，衬底16包括诸如锗的另一元素半导体；诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如硅锗(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可选地，衬底16是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造绝缘体上半导体衬底。在一些实施方式中，根据IC器件10的设计要求，衬底16包括一种或多种Ⅲ-Ⅴ族材料、一种或多种Ⅱ-Ⅳ族材料或它们的组合。
衬底16包括根据IC器件10的设计要求配置的诸如掺杂区18、掺杂区20、掺杂区22和掺杂区24的各种掺杂区。在一些实施方式中，衬底16包括掺杂有诸如硼(例如，BF2)、铟、其他p型掺杂剂或它们的组合的p型掺杂剂的p型掺杂区(例如，p型阱)。在一些实施方式中，衬底16包括掺杂有n型掺杂剂(诸如磷、砷、其他n型掺杂剂或它们的组合)的n型掺杂区(例如，n型阱)。在一些实施方式中，衬底16包括利用p型掺杂剂和n型掺杂剂的组合形成的掺杂区。在所述实施例中，掺杂区18配置为用于p型FinFET 13A，掺杂区20配置为用于n型FinFET13B，掺杂区22配置为用于p型FinFET 15A，并且掺杂区24配置为用于n型FinFET 15B。例如，掺杂区18和掺杂区22是n型阱，掺杂区20和掺杂区24是p型阱。可以直接在衬底16上和/或中形成各种掺杂区，例如提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区。
FinFET 13A包括鳍结构30A(具有鳍32A)，FinFET 13B包括鳍结构30B(具有鳍32B)，FinFET 15A包括鳍结构30C(具有鳍32C)，并且FinFET 15B包括鳍结构30D(具有鳍32D)。本发明预期其中鳍结构30A、鳍结构30B、鳍结构30C和/或鳍结构30D包括比图2A-图2C所示的更多或更少的鳍的实施例。鳍32A大致彼此平行地定向；鳍32B大致彼此平行地定向；鳍32C大致彼此平行地定向；并且鳍32D大致彼此平行地定向。鳍32A-32D均具有在x方向上限定的宽度、在y方向上限定的长度以及在z方向上限定的高度。此外，鳍32A-32D均具有沿它们在y方向的长度限定的至少一个沟道区(C)和至少一个源极/漏极区(S/D)，其中，在源极/漏极之间设置至少一个沟道区。沟道区包括限定在鳍32A–32D的侧壁部分之间的鳍32A–32D的顶部，其中，顶部和侧壁部分与栅极结构(如下所述)接合，从而使得在IC器件10的操作期间，电流可以在源极/漏极区之间流动。源极/漏极区还可以包括限定在鳍32A-32D的侧壁部分之间的鳍32A-32D的顶部。在一些实施方式中，鳍32A-32D是衬底16的部分(诸如衬底16的材料层的部分)。例如，在衬底16包括硅的情况下，鳍32A-32D包括硅。可选地，在一些实施方式中，在位于衬底16上方的诸如一个或多个半导体材料层的材料层中限定鳍32A-32D。例如，鳍32A-32D可以包括具有设置在衬底16上方的各个半导体层的半导体层堆叠件(诸如异质结构)。半导体层包括诸如硅、锗、硅锗、其他合适的材料或它们的组合的任何合适的半导体材料。根据IC器件10的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件交替硅层和硅锗层(例如，从底部至顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括具有交替的组成原子百分比的相同材料的半导体层，诸如具有第一原子百分比的组成的半导体层和具有第二原子百分比的组成的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部至顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a和c是硅的不同原子百分比以及b和d是锗的不同原子百分比)。在一些实施方式中，鳍32A、鳍32B、鳍32C和/或鳍32D根据IC器件10的相应FinFET和/或区域的设计要求包括相同或不同的材料和/或相同或不同的半导体层堆叠件。
使用任何合适的工艺在衬底16上方形成鳍32A-32D。在一些实施方式中，如图2A-图2C所示，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底16延伸的鳍32A-32D。例如，形成鳍32A-32D包括实施光刻工艺以在衬底16(或设置在衬底16上方的诸如异质结构的材料层)上方形成图案化的抗蚀剂层，并且实施蚀刻工艺以将限定在图案化的抗蚀剂层中的图案转印至衬底16(或设置在衬底16上方的诸如异质结构的材料层)。光刻工艺可以包括在衬底16上形成抗蚀剂层(例如，通过旋涂)，实施预曝光烘焙工艺，使用掩模实施曝光工艺，实施后曝光烘焙工艺，以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外线(UV)光、深UV(DUV)光或极UV(EUV)光))，其中，根据掩模的掩模图案和/或掩模类型(例如，二进制掩模、相移掩模或EUV掩模)，该掩模可以阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得将图像投影到与掩模图案对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，所以抗蚀剂层的曝光部分发生化学变化，并且在显影工艺期间，根据抗蚀剂层的特性和在显影工艺中所使用的显影液的特性而溶解抗蚀剂层的曝光(或未曝光)部分。在显影之后，图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除衬底16的部分(或设置在衬底16上方的材料层)。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从衬底16去除图案化的抗蚀剂层。可选地，通过多重图案化工艺形成鳍32A-32D，诸如，双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺)、自对准双重图案化(SADP)工艺、间隔件-是-电介质图案化(SIDP)工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE))工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。通常，双重图案化工艺和/或多重图案化工艺结合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施方式中，使用光刻工艺在衬底上方形成图案化的牺牲层，并且使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除图案化的牺牲层，并且间隔件可以用于图案化衬底以形成诸如鳍32A-32D的鳍。在一些实施方式中，在形成鳍32A-32D的同时实施定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以实现无掩模光刻、电子束写入、离子束写入和/或纳米压印技术。
在衬底16上方和/或中形成隔离部件34，以隔离IC器件10的各个区，诸如核心区12和I/O区14。隔离部件34进一步将有源器件区和/或无源器件区彼此分离并隔离，诸如FinFET 13A、FinFET 13B、FinFET 15A和FinFET15B。隔离部件34进一步将诸如鳍32A-32D的鳍彼此分离并隔离。在所述实施例中，隔离部件34围绕鳍32A-32D的底部部分，从而限定鳍32A-32D的上部鳍有源区36U(通常指的是鳍32A-32D的从隔离部件34的顶面延伸(突出)的部分)和鳍32A-32D的下部鳍有源区36L(通常指的是鳍32A-32D的从衬底16的顶面延伸(突出)至隔离部件34的顶面的部分)。隔离部件34包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组成)或它们的组合。隔离部件34可以包括不同结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过以下步骤来形成STI部件：在衬底16中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)。可以实施化学机械抛光(CMP)工艺以去除多余的绝缘材料和/或平坦化隔离部件34的顶面。在一些实施方式中，在形成鳍32A-32D之后，可以通过以下步骤来形成STI部件：在衬底16上方沉积绝缘材料(在一些实施方式中，使得绝缘材料层填充鳍32A-32D之间的间隙(沟槽))，并且回蚀刻绝缘材料层以形成隔离部件34。在一些实施方式中，隔离部件34包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的块状介电层，其中，块状介电层和衬垫介电层包括取决于设计要求的材料(例如，在包括热氧化物的衬垫介电层上方设置包括氮化硅的块状介电层)。在一些实施方式中，隔离部件34包括设置在掺杂的衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
在2A-图2C中，鳍32A-32D配置为优化鳍间隔，从而用于核心区12和I/O区14中的随后栅极形成。例如，在I/O鳍的沟道区中限定的I/O鳍间距(X1)大于在IC器件10的核心鳍的沟道区中限定的核心鳍间距(X2)。在所述实施例中，鳍结构30A的间距P1通常是指鳍32A的宽度w1与相邻鳍32A之间的间隔S1之和(换言之，P1＝w1+S1)，鳍结构30B的间距P2通常是指鳍32B的宽度w2和相邻鳍32B之间的间隔S2之和(换言之，P2＝w2+S2)，鳍结构30C的间距P3通常是指鳍32C的宽度w3和相邻鳍32C之间的间隔S3之和(换言之，P3＝w3+S3)，鳍结构30D的间距P4通常是指鳍32D的宽度w4和相邻鳍32D之间的间隔S4之和(换言之，P4＝w4+S4)。间距P3大于间距P1(P3>P1)，并且间距P4大于间距P2(P4>P2)，如下面进一步描述的，增加用于栅极形成的工艺裕度。特别地，增加I/O区14中沟道区的间距有助于形成优化I/O区14中的器件性能所需的较厚栅极电介质，同时允许足够的工艺裕度(例如，间隔)以用于形成包括多个层(包括功函数层)的栅电极，并且可以最小化核心区12中的间距以支持进一步的按比例缩小。在一些实施方式中，I/O鳍间距比核心鳍间距大了约5％至约15％。例如，I/O鳍间距与核心鳍间距的比率(通常称为鳍间距比)为约1.05至约1.15(换言之，1.05﹤X1/X2﹤1.15)，从而使得P3与P1的比率为1.05﹤P3/P1﹤1.15和/或P4与P2的比率为1.05﹤P4/P2﹤1.15。在一些实施方式中，I/O鳍间距(诸如P3和/或P4)小于或等于约30nm，并且核心鳍间距(诸如P1和/或P2)小于或等于约28nm。在一些实施方式中，I/O鳍间距(诸如P3和/或P4)小于或等于约28nm，并且核心鳍间距(诸如P1和/或P2)小于或等于约26nm。在一些实施方式中，可实施利用此处描述的鳍间距比率将I/O鳍间距和核心鳍间距配置为小于约30nm以满足先进IC技术节点的需求。在一些实施方式中，核心区12中的鳍具有大致相同的间距(例如，P1≈P2)，并且I/O区14中的鳍具有大致相同的间距(例如，P3≈P4)。在一些实施方式中，核心区12中的鳍具有大致相同的宽度(例如，w1≈w2)，并且I/O区14中的鳍具有大致相同的宽度(例如，w3≈w4)。在一些实施方式中，I/O区14中的鳍32C和/或鳍32D的宽度(此处为w3和w4)小于核心区12中的鳍32A和/或鳍32B的宽度(此处为w1和w2)。为了优化随后的栅极形成，应当注意，间距P1-P4、宽度w1-w4和间距S1-S4用于鳍结构30A-30D的沟道区。
本发明预期可能由IC器件10的处理和制造引起的鳍32A-32D的高度、宽度和/或长度的变化。在所述实施例中，鳍32A-32D沿其相应的高度具有锥形的宽度，其中，宽度w1-w4沿鳍32A-32D的高度减小。在所述实施例中，宽度w1-w4均表示鳍32A-32D的上部鳍有源区36U的相应顶部部分T的变化宽度的平均值。在这种实施方式中，宽度从指定上部鳍有源区36U的顶部T的边界至鳍32A-32D的顶面的宽度减小，从而使得宽度w1-w4均表示上部鳍有源区36U的顶部T沿其高度的逐渐减小宽度的平均值。在一些实施方式中，鳍32A-32D的上部鳍有源区36U的顶部T为约5nm。在一些实施方式中，宽度w1-w4均表示相应上部鳍有源区36U的变化宽度的平均值。在这种实施方式中，宽度从隔离部件34的顶面至鳍32A-32D的顶面减小，从而使得宽度w1-w4均表示上部鳍有源区36U沿其高度的减小宽度的平均值。在一些实施方式中，宽度w1-w4均表示整个相应鳍32A-32D的变化宽度的平均值。在这种实施方式中，宽度从衬底16的顶面至鳍32A-32D的顶面减小，从而使得宽度w1-w4均表示鳍32A-32D沿其高度的减小宽度的平均值。在一些实施方式中，根据沿鳍32A-32D的高度测量宽度w1-w4的位置，宽度w1-w4可沿鳍32A-32D从约5nm变化至约15nm。在一些实施方式中，鳍宽度根据鳍相对于其他鳍的位置和/或相对于IC器件10的其他部件的位置而变化。例如，中心鳍的宽度(在所述实施例中，鳍结构30A-30D均包括两个中心鳍)大于边缘鳍的宽度(这里，最左边的鳍和最右边的鳍包围鳍结构30A-30D的两个中心鳍)。在另一实例中，可选地，中心鳍的宽度小于边缘鳍的宽度。在进一步的这种实施方式中，边缘鳍和中心鳍的相应宽度可以以本文所述的任何方式表示边缘鳍和中心鳍的相应平均宽度。尽管鳍30A-30D描述为具有锥形宽度，但是在一些实施方式中，鳍30A-30D沿着它们相应的高度具有大致相同的宽度。
在一些实施方式中，在图案化的抗蚀剂层(或图案化的掩模层)中限定的图案包括具有用于限定鳍32A、32B的第一宽度的第一开口和具有用于限定鳍32C、32D的第二宽度的第二开口，其中，第一宽度大于第二宽度。在这种实施方式中，蚀刻工艺然后使用图案化的抗蚀剂层作为蚀刻掩模以去除衬底16的部分(或设置在衬底16上方的材料层)，从而使得制造具有如本文所述的间距P1-P4的鳍32A-32D。在一些实施方式中，限定在图案化的抗蚀剂层(或图案化的掩模层)中的图案包括用于限定鳍32A-32D的开口，其中，开口具有大致相同的宽度。在这种实施方式中，蚀刻工艺然后使用图案化的抗蚀剂层作为蚀刻掩模以去除衬底16的部分(或设置在衬底16上方的材料层)，从而使得鳍32A-32D具有相同的宽度。在进一步的这种实施方式中，然后实施修整(trim)工艺以修整鳍结构30C、30D，从而减小鳍32C、32D的宽度，从而使得鳍32C、32D的宽度小于鳍32A、32B的宽度。修整工艺实施用于减小鳍32C、32D的尺寸的任何合适的工艺。例如，在一些实施方式中，修整工艺包括蚀刻工艺，其中，该蚀刻工艺可以相对于IC器件10的其他部件选择性地蚀刻鳍32C、32D。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，湿蚀刻工艺实施蚀刻溶液，其中，该蚀刻溶液包括氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、四甲基氢氧化铵(TMAH)、其他合适的湿蚀刻溶液或它们的组合。例如，湿蚀刻溶液可以使用NH4OH:H2O2溶液、NH4OH:H2O2:H2O溶液(称为氢氧化氨-过氧化物混合物(APM))或H2SO4:H2O2溶液(称为硫酸-过氧化物混合物(SPM))。在一些实施方式中，干蚀刻工艺实施蚀刻气体，其中，该蚀刻气体包括含氟蚀刻剂气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体或它们的组合。在一些实施方式中，修整工艺实施氧化工艺。例如，修整工艺可将鳍32C、32D暴露于臭氧环境，由此氧化鳍32C、32D的部分，随后通过清洁工艺和/或蚀刻工艺去除该部分。
参考图3A-图3C，图3A是IC器件10的顶视图，图3B是沿着图3A的线B-B的IC器件10的示意性截面图，以及图3C是沿着图3A的线C-C的IC器件10的示意性截面图。在图3A-图3C中，在鳍32A-32D上方形成各个栅极结构，诸如，栅极结构50A、栅极结构50B、栅极结构50C和栅极结构50D)。栅极结构50A-50D沿x方向(例如，大致垂直于鳍32A-32D)延伸并横穿相应的鳍结构30A-30D，从而使得栅极结构50A-50D包裹相应鳍32A-32D的上部鳍有源区36U。在所述实施例中，栅极结构50A和栅极结构50B设置在鳍32A、32B的相应沟道区上方，并且栅极结构50C和栅极结构50D设置在鳍32C、32D的相应沟道区上方。栅极结构50A、50B包裹鳍32A、32B的相应沟道区，从而插入鳍32A、32B的相应源极/漏极区之间。栅极结构50A、50B接合鳍32A、32B的相应沟道区，从而使得在操作期间电流可在鳍32A、32B的相应源极/漏极区之间流动。栅极结构50C包裹鳍32C、32D的相应沟道区，从而插入鳍32C、32D的相应源极/漏极区之间。在进一步描述的实施例中，栅极结构50D包裹鳍32C、32D的部分，其中，该鳍32C、32D的部分被定位为使得鳍32C、32D的一个源极/漏极区设置在栅极结构50D和栅极结构50C之间。在一些实施方式中，栅极结构50A-50C为有源栅极结构，而栅极结构50D为伪栅极结构。“有源栅极结构”通常是指IC器件10的电功能栅极结构，而“伪栅极结构”通常是指IC器件10的非电功能栅极结构。在一些实施方式中，伪栅极结构模仿有源栅极结构的物理特性(诸如有源栅极结构的物理尺寸)，但是不能操作(换言之，不能使电流流动)。在一些实施方式中，栅极结构50D实现了大致均匀的处理环境，例如能够在鳍32C、32D的源极/漏极区中均匀的外延材料生长(例如，当形成外延源极/漏极部件时)，在鳍32C、32D的源极/漏极中均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)和/或均匀的大致平坦的表面(例如，通过减少(或防止)由CMP引起的凹进效应)。在一些实施方式中，IC器件10配置为使得栅极结构50D是有源栅极结构和/或栅极结构50A、栅极结构50B和/或栅极结构50C是伪栅极结构。
栅极结构50A-50D包括栅极堆叠件，其配置为根据IC器件10的设计要求实现期望的功能，从而使得栅极结构50A-50D包括相同或不同的层和/或材料。根据后栅工艺制造栅极结构50A-50D，从而使得栅极结构50A-50D具有如图3A-图3C所示的伪栅极52，并且随后用金属栅极进行替换。伪栅极52包括例如界面层(包括例如氧化硅)和伪栅电极(包括例如多晶硅)。在一些实施方式中，伪栅极52包括设置在伪栅电极与界面层之间的伪栅极电介质。伪栅极电介质包括诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合的介电材料。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)、其他合适的高k介电材料或它们的组合。伪栅极52可以包括例如覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合的许多其他层。通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成伪栅极52。例如，实施沉积工艺以在衬底16上方，特别是在鳍32A-32D和隔离部件34上方形成伪栅电极层。在一些实施方式中，实施沉积工艺以在形成伪栅电极层之前在鳍32A-32D上方形成伪栅极介电层，其中，在伪栅极介电层上方形成伪栅电极层。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。然后实施光刻图案化和蚀刻工艺以图案化伪栅电极层(并且在一些实施方式中，伪栅极介电层)以形成伪栅极52，从而如图所示，伪栅极52包裹鳍32A-32D。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法来辅助、实施或替换光刻曝光工艺。在另一可选的实施例中，光刻图案化工艺可以实施纳米压印技术。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
栅极结构50A-50D还包括设置为与伪栅极52相邻(例如，沿着伪栅极52的侧壁)的相应栅极间隔件54。栅极间隔件54可以通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所述实施例中，可以将包括硅和氮的介电层(诸如氮化硅层)沉积在衬底16上方，并且随后进行各向异性蚀刻以形成栅极间隔件54。在一些实施方式中，栅极间隔件54包括多层结构，诸如，包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件54包括形成为与栅极堆叠件相邻的多于一组间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这种实施方式中，各个隔离件组可以包括具有不同蚀刻速率的材料。例如，可以在衬底16上方沉积包括硅和氧的第一介电层，并且随后进行各向异性蚀刻以形成与栅极堆叠件相邻的第一间隔件组，并且可以在衬底16上方沉积包括硅和氮的第二介电层，并且随后进行各向异性地蚀刻以形成与第一间隔件组相邻的第二间隔件组。在形成栅极间隔件54之前/之后，可以实施注入、扩散和/或退火工艺以在鳍32A-32D的源极/漏极区中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件(两者都未在图3A-图3C中示出)。
参考图4A-图4C，图4A是IC器件10的顶视图，图4B是沿着图4A的线B-B的IC器件10的示意性截面图，以及图4C是沿着图4A的线C-C的IC器件10的示意性截面图。在图4A-图4C中，在鳍32A-32D的源极/漏极区中形成源极部件和漏极部件(称为源极/漏极部件)。例如，在鳍32A-32D上外延生长半导体材料，在鳍32A上形成外延源极/漏极部件60A，在鳍32B上形成外延源极/漏极部件60B，在鳍32C上形成外延源极/漏极部件60C，以及在鳍32D上形成外延源极/漏极部件60D。在所述实施例中，对鳍32A-32D的源极/漏极区实施鳍凹进工艺(例如，回蚀刻工艺)，从而从鳍32A-32D的下部鳍有源区36L生长外延源极/漏极部件60A-60D。在一些实施方式中，鳍32A-32D的源极/漏极区不经受鳍凹进工艺，从而外延源极/漏极部件60A-60D从鳍32A-32D的上部鳍有源区36U的至少部分生长并包裹鳍32A-32D的上部鳍有源区36U的至少部分。在进一步的所述实施例，外延源极/漏极部件60A-60D沿x方向(在一些实施方式中，大致垂直于鳍32A-32D)横向地延伸(生长)，从而外延源极/漏极部件60A-60D是跨越多于一个鳍的合并的外延源极/漏极部件(例如，外延源极/漏极部件60A跨越鳍32A，外延源极/漏极部件60B跨越鳍32B，外延源极/漏极部件60C跨越鳍32C，并且外延源极/漏极部件60D跨越鳍32D)。由于I/O区14中的鳍结构的间距大于核心区12中的鳍结构的间距，所以代替完全合并，可以部分地合并I/O区14中的外延源极/漏极部件。例如，在图4C中，完全合并外延源极/漏极部件60A、60B，从而使得外延源极/漏极部件60A跨越鳍32A，而在从相邻鳍32A生长的外延材料之间没有中断(或间隙)，并且外延源极/漏极部件60B跨越鳍32B，而在从相邻的鳍32B生长的外延材料之间没有中断(或间隙)。相反，在图4B中，部分地合并外延源极/漏极部件60C、60D，从而外延源极/漏极部件60C跨越鳍32C，而在从相邻鳍32C生长的外延材料之间具有中断(或间隙G)，并且外延源极/漏极部件60D跨越鳍32D，而在从相邻鳍32D生长的外延材料之间具有中断(或间隙G)。
外延工艺可以实施CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用气态和/或液态前体，其与衬底16和/或鳍32A-32D的组分相互作用。外延源极/漏极部件60A-60D掺杂有n型掺杂剂和/或p型掺杂剂。例如，对于FinFET 13A和FinFET 15A，外延源极/漏极部件60A和外延源极/漏极部件60C是包括硅和/或锗的外延层，其中，含硅锗的外延层掺杂有硼、碳、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在进一步的实例中，对于FinFET 13B和FinFET 15B，外延源极/漏极部件60B和外延源极/漏极部件60D是包括硅和/或碳的外延层，其中，含硅外延层或含硅碳外延层均掺杂有磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：P外延层、Si：C外延层或Si：C：P外延层)。应当注意，在图3A中，外延源极/漏极部件60A-60D描述为氧化物定义(OD)区，从而使得外延源极/漏极部件60A、60C可选地称为P+OD区，并且外延源极/漏极部件60B、60D可选地称为N+OD区。在一些实施方式中，外延源极/漏极部件60A-60D包括在沟道区中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过向外延工艺的源极材料添加杂质来掺杂外延源极/漏极部件60A-60D。在一些实施方式中，通过在沉积工艺之后的离子注入工艺来掺杂外延源极/漏极部件60A-60D。在一些实施方式中，实施退火工艺以激活IC器件10的外延源极/漏极部件60A-60D和/或诸如HDD区和/或LDD区(两者在图4A-图4C中均未示出)的其他源极/漏极部件中的掺杂剂。
参考图5A-图5C，图5A是IC器件10的顶视图，图5B是沿着图5A的线B-B的IC器件10的示意性截面图，以及图5C是沿着图5A的线C-C的IC器件10的示意性截面图。在图5A-图5C中，在衬底16上方，特别是在外延源极/漏极部件60A-60D、栅极结构50A-50D和鳍32A-32D上方形成层间介电(ILD)层70。在一些实施方式中，ILD层70是多层互连(MLI)部件的部分，其中，MLI部件电连接IC器件10的各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，从而使得各个器件和/或组件可以按照IC器件10的设计要求所指定的方式进行操作。ILD层70包括介电材料，其中，介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在一些实施方式中，ILD层70可以包括具有多种介电材料的多层结构。在一些实施方式中，接触蚀刻停止层(CESL)设置在ILD层70与外延源极/漏极部件60A-60D、鳍32A-32D和/或栅极结构50A-50D之间。CESL包括与ILD层70不同的材料，诸如与ILD层70的介电材料不同的介电材料。在所述实施例中，其中，ILD层70包括低k介电材料，CESL包括硅和氮(例如，氮化硅或氮氧化硅)。例如通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合)在衬底16上方形成ILD层70和/或CESL。在一些实施方式中，通过可流动CVD(FCVD)工艺形成ILD层70和/或CESL，该工艺包括例如在衬底16上方沉积可流动材料(诸如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外辐射处理)来将可流动材料转变成固态材料。在沉积ILD层70和/或CESL之后，实施CMP工艺和/或其他平坦化工艺，从而到达(暴露)栅极结构50A-50D的顶部。在所述实施例中，实施CMP工艺和/或平坦化工艺直到到达(暴露)伪栅极52。
参考图6A-图6C，图6A是IC器件10的顶视图，图6B是沿着图6A的线B-B的IC器件10的示意性截面图，以及图6C是沿着图6A的线C-C的IC器件10的示意性截面图。在图6A-图6C中，去除栅极结构50A-50D的伪栅极52以在栅极结构50A中形成沟槽(开口)80A，在栅极结构50B中形成沟槽80B，在栅极结构50C中形成沟槽80C以及在栅极结构50D中形成沟槽80D。沟槽80A-80D暴露鳍32A-32D的上部鳍有源区36U。在一些实施方式中，去除伪栅极52的部分，从而沟槽80A-80D暴露伪栅极52的界面层和/或栅极电介质(并且，在一些实施方式中，伪栅极电介质)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，蚀刻工艺选择性地去除伪栅极52而不(或最小地)去除IC器件10的ILD层70、栅极间隔件54、隔离部件34、鳍32A-32D和/或其他部件。在一些实施方式中，调整选择性蚀刻工艺，从而使得伪栅电极层(包括，例如，多晶硅)相对于IC器件10的伪栅极52的界面层和/或伪栅极电介质、栅极间隔件54、ILD层70和/或其他部件具有足够的蚀刻速率。在一些实施方式中，用金属栅极替换栅极结构50A-50D中的至少一个的伪栅极52，同时保留栅极结构50A-50D中的至少一个的伪栅极52(换言之，未被替换)，从而使得可以不是在所有栅极结构50A-50D中形成沟槽。
参考图7A-图7C，图7A是IC器件10的顶视图，图7B是沿着图7A的线B-B的IC器件10的示意性截面图，以及图7C是沿着图7A的线C-C的IC器件10的示意性截面图。在图7A-图7C中，在沟槽80A-80D中形成金属栅极。在所述实施例中，在栅极结构50A、50B的沟槽80A、80B中形成金属栅极82A，并且在栅极结构50C、50D的沟槽80C、80D中形成金属栅极82B。金属栅极82A、82B配置为根据IC器件10的设计要求实现期望的功能，从而使得栅极结构50A-50G包括相同或不同的层和/或材料。在所述实施例中，金属栅极82A包括栅极电介质84A和栅电极86A，并且金属栅极82B包括栅极电介质84B和栅电极86B。由于栅极结构50A、50B跨越p型FinFET 13A和n型FinFET 13B，所以本发明预期栅极结构50A、50B可以在与p型FinFET 13A和n型FinFET 13B相对应的区域中包括不同的层。例如，设置在与FinFET 13A相对应的掺杂区18上方的栅极电介质84A和/或栅电极86A的层的数量、配置和/或材料可以不同于设置在与FinFET 13B相对应的掺杂区20上方栅极电介质84A和/或栅电极86A的层的数量、配置和/或材料。由于栅极结构50C、50D跨越p型FinFET 15A和n型FinFET 15B，所以本发明还预期栅极结构50C、50D可以在与p型FinFET 15A和n型FinFET 15B相对应的区域中包括不同的层。例如，设置在与FinFET 15A相对应的掺杂区22上方的栅极电介质84B和/或栅电极86B的层的数量、配置和/或材料可以不同于设置在与FinFET 15B相对应的掺杂区24上方栅极电介质84B和/或栅电极86B的层的数量、配置和/或材料。
栅极电介质84A包裹鳍32A和鳍32B的上部鳍有源区36U，并且栅极电介质84B包裹鳍32C和鳍32D的上部鳍有源区36U。在所述实施例中，在鳍32A、32B和隔离部件34上方共形地设置栅极电介质84A，从而使得栅极电介质84A具有大致均匀的厚度T1。在进一步的所述实施例中，在鳍32C、32D和隔离部件34上方共形地设置栅极电介质84B，从而使得栅极电介质84B具有大致均匀的厚度T2。为了支持I/O高压操作，I/O FinFET的栅极电介质的厚度大于核心FinFET的栅极电介质的厚度。例如，在进一步描述的实施例中，栅极电介质84B的T2大于栅极电介质84A的T1(T2>T1)。在一些实施方式中，T2比T1大了约30％。在一些实施方式中，T2与T1的比率大于约1.3(换言之，T2/T1≥1.3)。在所述实施例中，T2与T1的比率为约1.3至约1.8(换言之，1.8≥T2/T1≥1.3)。核心区12和I/O区14的间距(这里，P1-P4)和栅极电介质厚度(这里，T1和T2)配置为在设置在核心区12中的相邻鳍上的栅极电介质之间实现的间隔(这里，间隔S5和/或间隔S6)与在设置在I/O区14中的相邻鳍上的栅极电介质之间的间隔(这里，间隔S7和/或间隔S8)大致相同。例如，在所述实施例中，设置在相邻鳍32A上的栅极电介质84A之间的间隔S5与设置在相邻鳍32C上的栅极电介质84B之间的间隔S7大致相同(换言之，S5≈S7)，设置在相邻鳍32B上的栅极电介质84A之间的间隔S6与设置在相邻鳍32D上的栅极电介质84B之间的间隔S8大致相同(换言之，S6≈S8)。
在传统IC器件中，在核心区和I/O区包括具有大致相同的鳍间距的鳍结构的情况下，不同的栅极电介质厚度导致I/O鳍之间的间隔小于核心鳍之间的间隔，从而限制栅电极形成。例如，由于核心区和I/O区中的栅电极通常同时形成并且包括许多相同的层，因此I/O鳍之间的较窄间距限制了用于核心区和I/O区中的栅电极的层的数量、材料和/或配置，从而限制了可用于核心区和I/O区中的FinFET的阈值电压的范围。相反，如本文所述，相对于核心区12，增加I/O区14中的鳍间距，通过允许I/O区14所需的较厚栅极电介质来优化栅极形成，而不限制核心区12和/或I/O区14中随后形成的栅电极的间距。例如，因为在栅极电介质形成之后，I/O鳍和核心鳍之间的间隔大致相同，所以核心鳍12的栅电极形成不受I/O鳍之间的间隔限制(换言之，核心区中的栅电极形成与I/O间隔解耦)，从而与传统IC器件相比，增加了在核心区12中形成栅电极的灵活性。此外，与传统的IC器件相比，增加I/O鳍之间的间隔还增加了在I/O区14中形成栅电极的灵活性。增加的灵活性允许核心区12和I/O区14中的栅电极的更多数量的层、材料和/或配置，并且因此，允许用于IC器件10的不同FinFET的宽范围的电压阈值，其中，每个FinFET通常针对特定操作(例如，高速应用、低功率应用和/或其他应用)进行优化。这在不影响核心区12的性能、I/O区14的性能和/或栅极制造工艺(例如，保持期望的小的鳍至鳍间距以支持IC不断地按比例缩小)的情况下实现。不同的实施例可以具有不同的优势，并且没有特定优势是任意实施例都必需的。
栅极电介质84A、84B包括诸如氧化硅、高k介电材料，其他合适的介电材料或它们的组合的介电材料。在所述实施例中，栅极电介质84A、84B包括一个或多个高k介电层，其中，高k介电层包括例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适组成或它们的组合。在一些实施方式中，一个或多个高k介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数(例如，大于氧化硅(k≈3.9)的介电常数)的介电材料。在一些实施方式中，高k介电材料具有大于或等于约九(k≥9)的介电常数。在一些实施方式中，栅极电介质84A、84B还包括设置在高k介电层与相应的鳍32A-32D和隔离部件34之间的界面层(包括诸如氧化硅的介电材料)。在一些实施方式中，栅极电介质84A、84B包括氮掺杂的含氧介电层和设置在氮掺杂的含氧介电层上方的高k介电层。在一些实施方式中，高k介电层的厚度与氮掺杂的含氧介电层的厚度的比率小于1。在一些实施方式中，栅极电介质84B的氮掺杂的含氧介电层的厚度与栅极电介质84A的氮掺杂的含氧介电层的厚度的比率大于或等于约2。在一些实施方式中，栅极电介质84B的高k介电层的厚度与栅极电介质84A的高k介电层的厚度的比率大于或等于约1。在一些实施方式中，栅极电介质84A、84B配置为根据IC器件10的设计要求调整FinFET 13A、FinFET 13B、FinFET 15A和/或FinFET 15B的功函数。通过诸如ALD、CVD、PVD和/或其他合适的工艺的各种工艺形成栅极电介质84A、84B。
分别在栅极电介质84A、84B上方设置栅电极86A、86B。栅电极86A、86B包括导电材料。在一些实施方式中，栅电极86A、86B包括多个层，诸如一个或多个覆盖层、功函数层、粘合/阻挡层和/或金属填充(或块状)层。覆盖层可以包括防止或消除栅极电介质84A、84B与栅极结构50A-50D的其他层(特别地，包括金属的栅极层)之间的组分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合的金属和氮。功函数层可以包括调整为具有期望的功函数(诸如n型功函数或者p型功函数)的导电材料，诸如n型功函数材料和/或p型功函数材料。P型功函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函数材料或它们的组合。N型功函数材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数材料或它们的组合。粘合/阻挡层可以包括促进相邻层(诸如功函数层和金属填充层)之间的粘合的材料，和/或阻挡和/或减少栅极层(诸如功函数层和金属填充层)之间的扩散的材料。例如，粘合/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如TiN)或它们的组合。金属填充层可以包括诸如Al、W和/或Cu的合适的导电材料。在一些实施方式中，在栅电极86A、86B的至少部分上方设置硬掩模层(包括例如氮化硅或碳化硅)。通过诸如ALD、CVD、PVD和/或其他合适的工艺的各种沉积工艺形成栅电极86A、86B。因为间隔S5-S8大致相同，所以栅电极86A的形成不受栅电极86B的形成的限制，从而有助于调整栅电极86A的灵活性，以实现FinFET 13A和/或FinFET 13B的最佳性能。此外，如本文所述增加间距S7、S8进一步有助于调整栅电极86B的灵活性，以实现FinFET 15A和/或FinFET 15B的最佳性能。因此，当形成栅电极86A、86B时，可以实现共同的工艺窗口。可以实施CMP工艺以去除栅电极86A、86B的各个层的任何多余材料，从而平坦化栅极结构50A-50D。
参考图8A-图8E，图8A是IC器件10的顶视图，图8B是沿着图8A的线B-B的IC器件10的示意性截面图，图8C是沿着图8A的线C-C的IC器件10的示意性截面图，图8D是沿着图8A的线D-D的IC器件10的示意性截面图，并且图8E是沿着图8A的线E-E的IC器件10的示意性截面图。在图8A-图8E中，IC器件10可以经历进一步处理以完成制造。在一些实施方式中，形成各种接触件以促进IC器件10的操作。例如，在衬底16上方形成MLI部件。MLI部件电连接至IC器件10的各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，从而各个器件和/或组件可以按照IC器件10的设计要求所指定的方式进行操作。MLI部件包括配置为形成各个互连结构的介电层和导电层(例如，金属层)的组合。导电层配置为形成垂直互连部件(诸如器件层级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常连接MLI部件的不同层(或不同平面)中的水平互连部件。在IC器件10的操作期间，互连部件配置为在IC器件10的器件(这里，FinFET 13A、FinFET 13B、FinFET 15A和FinFET 15B)和/或组件之间的发送信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给IC器件10的器件和/或组件。本发明根据IC器件10的设计要求预期包括任何数量和/或配置的介电层和/或导电层的MLI部件。
MLI部件可以包括形成在衬底16上方的额外的ILD层。在所述实施例中，在ILD层70和栅极结构50A-50D上方设置ILD层90作为MLI部件的部分。ILD层90类似于ILD层70。在一些实施方式中，ILD层90是MLI部件的第一层级ILD(例如，ILD-1)。在一些实施方式中，在ILD层90与ILD层70之间设置与本文中所述的CESL类似的CESL。在进一步描述的实施例中，在MLI部件的ILD层中设置器件层级接触件92A-92J、通孔(未示出)和导线(未示出)(统称为MLI部件的金属层，诸如金属一(M1)层)以形成互连结构。器件层级接触件92A-92J、通孔和导线包括诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合的任何合适的导电材料。可以组合各种导电材料以为器件层级接触件92A-92J、通孔和/或导线提供具有各个层(诸如一个或多个阻挡层、粘合层、衬垫层、块状层、其他合适的层或它们的组合)。在一些实施方式中，器件层级接触件92A-92J包括Ti、TiN和/或Co；通孔包括Ti、TiN和/或W；并且导线包括Cu、Co和/或Ru。通过图案化MLI部件的ILD层70、ILD层90和/或其他ILD层来形成器件层级接触件92A-92J、通孔和导线。图案化ILD层可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层中形成开口(沟槽)(诸如接触开口、通孔开口和/或线开口)。在一些实施方式中，光刻工艺包括在相应ILD层上方形成抗蚀剂层，将抗蚀剂层曝光于图案化的辐射，并显影曝光的抗蚀剂层，从而形成可用作掩蔽元件的图案化的抗蚀剂层，从而在相应的ILD层中蚀刻开口。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。之后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。之后，可以通过诸如CMP工艺的平坦化工艺去除任何多余的导电材料，由此平坦化ILD层(例如，ILD层90)、器件层级接触件92A-92J、通孔和/或导线的顶面。
器件层级接触件92A-92J(也称为局部互连件或局部接触件)将IC器件部件(诸如FinFET 13A、FinFET 13B、FinFET 15A和FinFET 15B的部件)电连接和/或物理连接至MLI部件。例如，器件层级接触件92A–92J是金属至器件(MD)接触件，其通常指至IC器件10的导电区(诸如源极/漏极区)的接触件。在所述实施例中，器件层级接触件92A-92C设置在相应的外延源极/漏极部件60A上，从而使得器件层级接触件92A-92C将FinFET 13A的源极/漏极区物理地(或直接地)连接至MLI部件(例如，连接至相应的通孔)；器件层级接触件92D-92F设置在相应的外延源极/漏极部件60B上，从而使得器件层级接触件92D-92F将FinFET 13B的源极/漏极区物理地(或直接地)连接至MLI部件(例如，连接至相应的通孔)；器件层级接触件92G、92H设置在相应的外延源极/漏极部件60C上，从而使得器件层级接触件92G、92H将FinFET 15A的源极/漏极区物理地(或直接地)连接至MLI部件(例如，连接至相应的通孔)；并且器件层级接触件92I、92J设置在相应的外延源极/漏极部件60D上，从而使得器件层级接触件92I、92J将FinFET 15B的源极/漏极区物理地(或直接地)连接至MLI部件(例如，至相应的通孔)。在一些实施方式中，器件层级接触件92A-92J中的一个或多个是伪接触件，其具有与器件层级接触件类似的物理性能以实现大致均匀的处理环境。器件层级接触件92A-92J延伸穿过ILD层90和/或ILD层70，但是本发明预期器件层级接触件92A-92J延伸穿过MLI部件的更多或更少ILD层和/或CESL的实施例。在一些实施方式中，MLI部件包括将栅极结构50A-50D中的一个或多个电连接和/或物理连接至MLI部件的器件层级接触件。在这种实施方式中，器件层级接触件设置在相应的栅极结构50A-50D上，从而使得器件层级接触件将栅极结构50A-50D物理地(或直接地)连接至MLI部件(例如，连接至相应的通孔)。这种器件层级接触件因此称为栅极接触件(CG)或金属至多晶硅(MP)接触件，其通常是指至栅极结构(诸如多晶硅栅极结构或金属栅极结构)的接触件。在一些实施方式中，MLI部件包括将栅极结构50A-50D中的一个或多个电连接和/或物理连接至MLI部件的通孔。在这种实施方式中，通孔设置在相应的栅极结构50A-50D上，从而使得通孔将相应的栅极结构50A-50D物理地(或直接地)连接至MLI部件(例如，连接至相应的导线)。本发明预期器件层级接触件、通孔和/或导线的任何配置。
本发明提供了许多不同的实施例。一种示例性集成电路器件包括：第一多鳍结构，具有设置在第一源极区和第一漏极区之间的第一沟道区；以及第二多鳍结构，具有设置在第二源极区和第二漏极区之间的第二沟道区。第一栅极结构横穿第一多鳍结构，从而使得第一栅极结构设置在第一沟道区上方。第二栅极结构横穿第二多鳍结构，从而使得第二栅极结构设置在第二沟道区上方。第一栅极结构包括具有第一厚度的第一栅极电介质，第二栅极结构包括具有第二厚度的第二栅极电介质，并且第一厚度大于第二厚度。第一多鳍结构在第一沟道区中具有第一间距，第二多鳍结构在第二沟道区中具有第二间距，并且第一间距大于第二间距。在一些实施方式中，第一间距与第二间距的比率为约1.05至约1.15。在一些实施方式中，第一厚度与第二厚度的比率为约1.3至约1.8。在一些实施方式中，第一多鳍结构的鳍宽度小于第二多鳍结构的鳍宽度。在一些实施方式中，第一间距小于约30nm且第二间距小于约28nm。在一些实施方式中，设置在第一多鳍结构的相邻鳍上的第一栅极电介质之间的第一间隔与设置在第二多鳍结构的相邻鳍上的第二栅极电介质之间的第二间隔大致相同。在一些实施方式中，集成电路器件还包括I/O区和核心区，其中，第一多鳍结构和第一栅极结构是设置在I/O区中的晶体管的部分，并且第二多鳍结构和第二栅极结构是设置在核心区中的晶体管的部分。在一些实施方式中，集成电路器件还包括设置在第一源极区和第一漏极区上方的第一外延源极/漏极部件和设置在第二源极区和第二漏极区上方的第二外延源极/漏极部件，其中，第一外延源极/漏极部件部分地合并，并且第二外延源极/漏极部件完全合并。
在实施例中，所述第一间距与所述第二间距(X1：X2)的比率为1.05至1.15。
在实施例中，所述第一厚度与所述第二厚度的比率为1.3至1.8。
在实施例中，所述第一多鳍结构的鳍宽度小于所述第二多鳍结构的鳍宽度。
在实施例中，设置在所述第一多鳍结构的相邻鳍上的所述第一栅极电介质之间的第一间隔与设置在所述第二多鳍结构的相邻鳍上的所述第二栅极电介质之间的第二间隔相同。
在实施例中，集成电路器件还包括输入/输出(I/O)区和核心区，其中，所述第一多鳍结构和所述第一栅极结构是设置在所述输入/输出区中的晶体管的部分，并且所述第二多鳍结构和所述第二栅极结构是设置在所述核心区中的晶体管的部分。
在实施例中，集成电路器件还包括设置在所述第一源极区和所述第一漏极区上方的第一外延源极/漏极部件和设置在所述第二源极区和所述第二漏极区上方的第二外延源极/漏极部件，其中，部分地合并所述第一外延源极/漏极部件，并且完全合并所述第二外延源极/漏极部件。
在实施例中，所述第一间距小于30nm且所述第二间距小于28nm。
另一示例性集成电路器件包括第一鳍式场效应晶体管和第二鳍式场效应晶体管，其中，第一鳍式场效应晶体管包括横穿第一鳍的第一栅极结构，以及第二鳍式场效应晶体管包括横穿第二鳍的第二栅极结构。第一栅极结构包括第一栅极电介质和第一栅电极，其中，第一栅极电介质具有第一厚度。第二栅极结构包括第二栅极电介质和第二栅电极，其中，第二栅极电介质具有第二厚度。第一厚度大于第二厚度。设置在相邻的第一鳍上方的第一栅极电介质之间的间隔与设置在相邻的第二鳍上方的第二栅极电介质之间的间隔大致相同。在一些实施方式中，第一厚度比第二厚度大了约3％至约8％。在一些实施方式中，第一鳍的沟道区的第一间距比第二鳍的沟道区的第二间距大了约5％至约15％。在一些实施方式中，第一鳍的上部鳍有源区的顶部的宽度小于第二鳍的上部鳍有源区的顶部的宽度。在一些实施方式中，第一鳍和第二鳍的顶部为约5nm。在一些实施方式中，第一鳍式场效应晶体管包括设置在第一鳍上方的部分合并的外延源极/漏极部件，以及第二鳍式场效应晶体管包括设置在第二鳍上方的完全合并的外延源极/漏极部件。在一些实施方式中，在输入/输出区中设置第一鳍式场效应晶体管，并且在核心区中设置第二鳍式场效应晶体管。
在实施例中，所述第一厚度比所述第二厚度大3％至8％。
在实施例中，所述第一鳍的沟道区的第一间距比所述第二鳍的沟道区的第二间距大5％至15％。
在实施例中，所述第一鳍的上部鳍有源区的顶部的宽度小于所述第二鳍的上部鳍有源区的顶部的宽度。
在实施例中，所述第一鳍和所述第二鳍的顶部为5nm。
在实施例中，所述第一鳍式场效应晶体管包括设置在所述第一鳍上方的部分合并的外延源极/漏极部件；以及所述第二鳍式场效应晶体管包括设置在所述第二鳍上方的完全合并的外延源极/漏极部件。
在实施例中，在输入/输出区中设置所述第一鳍式场效应晶体管，并且在核心区中设置所述第二鳍式场效应晶体管。
一种示例性方法包括在第一沟道区中形成具有第一间距的第一多鳍结构并且在第二沟道区中形成具有第二间距的第二多鳍结构。第一间距大于第二间距。该方法还包括在第一多鳍结构的第一沟道区上方形成第一栅极结构。第一栅极结构包括具有第一厚度的第一栅极电介质。该方法还包括在第二多鳍结构的第二沟道区上方形成第二栅极结构。第二栅极结构包括具有第二厚度的第二栅极电介质，并且第一厚度大于第二厚度。在一些实施方式中，第一间距与第二间距的比率为约1.05至约1.15。在一些实施方式中，第一厚度与第二厚度的比率为约1.3至约1.8。在一些实施方式中，形成第一栅极结构包括用第一金属栅极替换第一伪栅极，其中，第一金属栅极包括第一栅极电介质和设置在第一栅极电介质上方的第一栅电极。在一些实施方式中，形成第二栅极结构包括用第二金属栅极替换第二伪栅极，其中，第二金属栅极包括第二栅极电介质并且设置在第二栅极电介质上方的第二栅电极。在一些实施方式中，在形成第一栅极电介质和第二栅极电介质之后，设置在第一多鳍结构的相邻鳍上的第一栅极电介质之间的间隔与设置在第二多鳍结构的相邻鳍上的第二栅极电介质之间的间隔大致相同。
在实施例中，所述第一间距与所述第二间距(X1：X2)的比率为1.05至1.15。
在实施例中，所述第一厚度与所述第二厚度的比率为1.3至1.8。
在实施例中，形成所述第一栅极结构包括用第一金属栅极替换第一伪栅极，其中，所述第一金属栅极包括所述第一栅极电介质和设置在所述第一栅极电介质上方的第一栅电极；以及形成所述第二栅极结构包括用第二金属栅极替换第二伪栅极，其中，所述第二金属栅极包括所述第二栅极电介质和设置在所述第二栅极电介质上方的第二栅电极。
在实施例中，在形成所述第一栅极电介质和所述第二栅极电介质之后，设置在所述第一多鳍结构的相邻鳍上的所述第一栅极电介质之间的间隔与设置在所述第二多鳍结构的相邻鳍上的所述第二栅极电介质之间的间隔相同。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
第一多鳍结构，具有设置在第一源极区和第一漏极区之间的第一沟道区；
第二多鳍结构，具有设置在第二源极区和第二漏极区之间的第二沟道区；
第一栅极结构，横穿所述第一多鳍结构，从而使得在所述第一沟道区上方设置所述第一栅极结构；
第二栅极结构，横穿所述第二多鳍结构，从而使得在所述第二沟道区上方设置所述第二栅极结构；
其中，所述第一栅极结构包括具有第一厚度的第一栅极电介质，所述第二栅极结构包括具有第二厚度的第二栅极电介质，并且所述第一厚度大于所述第二厚度；以及
其中，所述第一多鳍结构在所述第一沟道区中具有第一间距，所述第二多鳍结构在所述第二沟道区中具有第二间距，并且所述第一间距大于所述第二间距。
2.根据权利要求1所述的集成电路器件，其中，所述第一间距与所述第二间距(X1：X2)的比率为1.05至1.15。
3.根据权利要求1所述的集成电路器件，其中，所述第一厚度与所述第二厚度的比率为1.3至1.8。
4.根据权利要求1所述的集成电路器件，其中，所述第一多鳍结构的鳍宽度小于所述第二多鳍结构的鳍宽度。
5.根据权利要求1所述的集成电路器件，其中，设置在所述第一多鳍结构的相邻鳍上的所述第一栅极电介质之间的第一间隔与设置在所述第二多鳍结构的相邻鳍上的所述第二栅极电介质之间的第二间隔相同。
6.根据权利要求1所述的集成电路器件，还包括输入/输出(I/O)区和核心区，其中，所述第一多鳍结构和所述第一栅极结构是设置在所述输入/输出区中的晶体管的部分，并且所述第二多鳍结构和所述第二栅极结构是设置在所述核心区中的晶体管的部分。
7.根据权利要求1所述的集成电路器件，还包括设置在所述第一源极区和所述第一漏极区上方的第一外延源极/漏极部件和设置在所述第二源极区和所述第二漏极区上方的第二外延源极/漏极部件，其中，部分地合并所述第一外延源极/漏极部件，并且完全合并所述第二外延源极/漏极部件。
8.根据权利要求1所述的集成电路器件，其中，所述第一间距小于30nm且所述第二间距小于28nm。
9.一种集成电路器件，包括：
第一鳍式场效应晶体管，包括横穿多个第一鳍的第一栅极结构，其中，第一栅极结构包括第一栅极电介质和第一栅电极，并且其中，所述第一栅极电介质具有第一厚度；
第二鳍式场效应晶体管，包括横穿多个第二鳍的第二栅极结构，其中，第二栅极结构包括第二栅极电介质和第二栅电极，并且其中，所述第二栅极电介质具有第二厚度；以及
其中，所述第一厚度大于所述第二厚度，并且设置在相邻的第一鳍上的所述第一栅极电介质之间的间隔与设置在相邻的第二鳍上的所述第二栅极电介质之间的间隔相同。
10.一种形成集成电路器件的方法，包括：
在第一沟道区中形成具有第一间距的第一多鳍结构并且在第二沟道区中形成具有第二间距的第二多鳍结构，其中，所述第一间距大于所述第二间距；
在所述第一多鳍结构的第一沟道区上方形成第一栅极结构，其中，所述第一栅极结构包括具有第一厚度的第一栅极电介质；以及
在所述第二多鳍结构的第二沟道区上方形成第二栅极结构，其中，所述第二栅极结构包括具有第二厚度的第二栅极电介质，其中，所述第二厚度小于所述第一厚度。
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