CN113594157A - 多栅极器件及其形成方法 - Google Patents

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朱熙甯
江国诚
潘冠廷
林志昌
王志豪
陈仕承
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Abstract

本文公开了提供用于将多栅极器件的栅极彼此隔离的介电栅极隔离鳍的自对准栅极切割技术。示例性器件包括第一多栅极器件和第二多栅极器件，第一多栅极器件具有第一源极/漏极部件和围绕第一沟道层的第一金属栅极，第二多栅极器件具有第二源极/漏极部件和围绕第二沟道层的第二金属栅极。介电栅极隔离鳍将第一金属栅极和第二金属栅极分离。介电栅极隔离鳍包括具有第一介电常数的第一介电层和设置在第一介电层上方的具有第二介电常数的第二介电层。第二介电常数大于第一介电常数。第一金属栅极和第二金属栅极分别与第一沟道层和介电栅极隔离鳍以及第二沟道层和介电栅极隔离鳍物理接触。本申请的实施例还涉及多栅极器件及其形成方法。

Description

多栅极器件及其形成方法
技术领域
本申请的实施例涉及多栅极器件及其形成方法。
背景技术
电子工业对更小且更快的电子器件的需求不断增长，这些电子器件能够同时支持更多数量的日益复杂和精细的功能。为了满足这些需求，集成电路(IC)工业中存在低制造成本、高性能和低功耗IC的持续趋势。迄今为止，通过减小IC尺寸(例如，最小化IC部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并降低了相关成本。然而，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术中的类似进步。
近来，已经引入了多栅极器件以改善栅极控制。已经观察到多栅极器件可以增加栅极-沟道耦合、减小截止状态电流和/或减小短沟道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，其包括可以部分或全部围绕沟道区域延伸以在至少两个侧上提供对沟道区域的访问的栅极结构。GAA器件使IC技术的大幅度缩小、保持栅极控制并且减轻SCE，同时与传统的IC制造工艺无缝集成。但是，随着GAA器件持续缩小，通常采用非自对准栅极切割技术将不同GAA器件的栅极彼此隔离，诸如将第一GAA晶体管的第一栅极与第二GAA晶体管的第二栅极隔离，阻碍了改进IC技术节点所需的IC部件的密集封装。因此，尽管现有的GAA器件和用于制造这种器件的方法通常已经足以满足其预期目的，但是它们不是在所有方面都已完全令人满意。
发明内容
本申请的一些实施例提供了一种多栅极器件，包括：第一多栅极器件，具有：第一沟道层，设置在第一源极/漏极部件之间，和第一金属栅极，围绕所述第一沟道层；第二多栅极器件，具有：第二沟道层，设置在第二源极/漏极部件之间，和第二金属栅极，围绕所述第二沟道层；介电栅极隔离鳍，设置在所述第一金属栅极和所述第二金属栅极之间并且将所述第一金属栅极和所述第二金属栅极分离，其中，所述介电栅极隔离鳍包括：第一介电层，具有第一介电常数，和第二介电层，具有第二介电常数并且设置在所述第一介电层上方。其中，所述第二介电常数大于所述第一介电常数；以及其中，所述第一金属栅极设置在所述第一沟道层和所述介电栅极隔离鳍之间并且与所述第一沟道层和所述介电栅极隔离鳍物理接触，并且所述第二金属栅极设置在所述第二沟道层和所述介电栅极隔离鳍之间并且与所述第二沟道层和所述介电栅极隔离鳍物理接触。
本申请的另一些实施例提供了一种多栅极器件，包括：隔离部件，设置在衬底上方，其中，所述隔离部件设置在从所述衬底延伸的第一鳍部分和第二鳍部分之间；介电栅极隔离鳍，设置在所述隔离部件上方，其中，所述介电栅极隔离鳍包括介电部件，所述介电部件具有设置在低k介电层上方的氧化物层和设置在所述介电部件上方的高k介电层；第一多栅极器件，具有设置在所述第一鳍部分上方的第一沟道层、包裹所述第一沟道层的第一金属栅极以及第一源极/漏极部件，其中，所述第一金属栅极设置在所述第一沟道层和所述第一鳍部分之间；以及第二多栅极器件，具有设置在所述第二鳍部分上方的第二沟道层、包裹所述第二沟道层的第二金属栅极以及第二源极/漏极部件，其中，所述第二金属栅极设置在所述第二沟道层和所述第二鳍部分之间，并且所述介电栅极隔离鳍将所述第一多栅极器件的第一金属栅极与所述第二多栅极器件的第二金属栅极分离。
本申请的又一些实施例提供了一种形成多栅极器件的方法，包括：形成具有第一沟道层、第一金属栅极和第一源极/漏极部件的第一多栅极器件，其中，所述第一沟道层设置在所述第一源极/漏极部件之间，并且所述第一金属栅极围绕所述第一沟道层；形成具有第二沟道层、第二金属栅极和第二源极/漏极部件的第二多栅极器件，其中，所述第二沟道层设置在所述第二源极/漏极部件之间，并且所述第二金属栅极围绕所述第二沟道层；以及在所述第一金属栅极和所述第二金属栅极之间形成将所述第一金属栅极和所述第二金属栅极分离的介电栅极隔离鳍，其中，所述介电栅极隔离鳍包括：第一介电层，具有第一介电常数，和第二介电层，具有第二介电常数并且设置在所述第一介电层上方，其中，所述第二介电常数大于所述第一介电常数；以及其中，所述第一金属栅极设置在所述第一沟道层和所述介电栅极隔离鳍之间并与所述第一沟道层和所述介电栅极隔离鳍物理接触，并且所述第二金属栅极设置在所述第二沟道层和所述介电栅极隔离鳍之间并与所述第二沟道层和所述介电栅极隔离鳍物理接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。
图2至图26和图27A是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)的多栅极器件的部分或整体的局部立体图。
图27B和图27C是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)的图27A的多栅极器件的部分或整体的局部截面图。
图28是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)的多栅极器件的部分或整体的局部截面图。
具体实施方式
本发明总体上涉及集成电路器件，并且更具体地，涉及用于多栅极器件的栅极隔离技术。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，为了便于描述，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于表示本发明的一个部件与另一部件的关系。空间相对术语旨在包涵包括部件的器件的不同方位。此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖合理范围内的数值，该合理范围考虑到本领域普通技术人员理解的在制造过程中固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，厚度为“约5纳米”的材料层可以涵盖4.5纳米至5.5纳米的尺寸范围，其中，如本领域普通技术人员已知的，与沉积材料层相关的制造公差为+/-10％。更进一步地，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
示例性非自对准栅极切割技术可以包括在栅极堆叠件上方形成掩模层，其中该掩模层覆盖栅极堆叠件的第一部分和栅极堆叠件的第二部分，并经由形成在掩模层中的开口暴露栅极堆叠件的第三部分。栅极堆叠件的第三部分设置在栅极堆叠件的第一部分和栅极堆叠件的第二部分之间。然后执行蚀刻工艺，以去除栅堆叠件的暴露的第三部分(包括例如至少一个栅电极层和至少一个栅极介电层)，从而在栅极堆叠件的第一部分与栅极堆叠件的第二部分之间形成栅极开口并且将栅极堆叠件的第一部分与栅极堆叠件的第二部分分离。然后，在栅极开口中形成诸如介电层(例如，氮化硅层)的栅极隔离部件，以在栅极堆叠件的第一部分和栅极堆叠件的第二部分之间提供电隔离，该栅极堆叠件的第一部分可以设置在第一GAA器件的第一沟道层(即，第一有源器件区域)上方，并且栅极堆叠件的第二部分可以设置在第二GAA器件的第二沟道层(即，第二有源器件区域)上方。
有意地将有源器件区域(诸如，第一沟道层和第二沟道层)之间的间隔设计为大于补偿非自对准栅极切割技术期间出现的工艺变化所需的间隔。例如，蚀刻负载效应和/或其他负载效应可降低整个晶圆上的临界尺寸均匀性(CDU)，使得在某些位置，掩模层中的开口的宽度和/或栅极开口的宽度可以大于目标宽度，这可能导致第一沟道层、第二沟道层、栅极堆叠件的第一部分和/或栅极堆叠件的第二部分的意外曝光和/或损坏。在另一个示例中，由光刻工艺引起的重叠移位可能会导致掩模层中的开口向其预期位置左移位或右移位，这也可能导致第一沟道层、第二沟道层、栅极堆叠件的第一部分和/或栅极堆叠件的第二部分的意外曝光和/或损坏。有源器件区域之间需要增加的间隔以充分补偿这种工艺变化来防止有源器件区域的紧凑封装，从而降低了图案密度并且防止了先进IC技术节点中按比例缩放的存储器件所需的紧凑单元高度。
因此，本发明提出了用于GAA器件的自对准栅极切割(隔离)技术，与实现非自对准栅极切割技术时在有源器件区域之间所需的间隔相比，该技术允许在有源器件区域之间具有较小的间隔(并因此具有较小的单元高度)。所提出的自对准栅极切割技术在处理期间利用氧化物衬垫，该氧化物衬垫改善了内部间隔件的形成和/或悬浮沟道层的形成。在一些实施例中，利用氧化物衬垫使得在GAA制造期间更好地控制内部间隔件的轮廓。在一些实施例中，利用氧化物衬垫使得在GAA制造期间形成悬浮沟道层的两步工艺，已经观察到这改善了悬浮沟道层的均匀性和/或扩大了其中形成围绕悬浮沟道层的金属栅极的栅极开口。在一些实施例中，所提出的自对准栅极切割技术提供了介电栅极隔离鳍，其将第一GAA器件(特别是第一GAA器件的第一金属栅极)与第二GAA器件(特别是第二GAA器件的第二金属)分离。在一些实施例中，介电栅极隔离鳍包括设置在氧化物层和低k介电层上方的高k介电层。高k介电层沿着第一金属栅极的侧壁的上部和第二金属栅极的侧壁的上部设置。低k介电层沿着第一金属栅极的侧壁的下部和第二金属栅极的侧壁的下部设置。在一些实施例中，介电栅极隔离鳍设置在隔离部件(诸如浅沟槽隔离(STI)部件)上。在一些实施例中，介电栅极隔离鳍的宽度小于隔离部件的宽度。所提出的自对准栅极切割技术还在第一GAA器件的栅极间隔件下方和第二GAA器件的栅极间隔件下方提供了沿着第一GAA器件的第一沟道层的一部分的侧壁和第一GAA器件的第一内部间隔件的侧壁的第一氧化物衬垫和沿着第二GAA器件的第二沟道层的一部分和第二GAA器件的第二内部间隔件的侧壁的第二氧化物衬垫。第三内部间隔件设置在第一氧化物衬垫和介电栅极隔离鳍的低k介电层之间，并且第四内部间隔件设置在第二氧化物衬垫和介电栅极隔离鳍的低k介电层之间。在一些实施例中，第一GAA器件的栅极间隔件和第二GAA器件的栅极间隔件包裹介电栅极隔离鳍的高k介电层的一部分。在一些实施例中，至第一金属栅极和第二金属栅极的栅极接触件包裹介电栅极隔离鳍的高k介电层的一部分。本文在以下页面和/或附图中描述了针对GAA器件和所得的GAA器件提出的自对准栅极切割技术的细节。
图1是根据本发明的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造p型多栅极晶体管和/或n型多栅极晶体管。在框110处，方法100包括形成具有第一沟道层、第一金属栅极和第一源极/漏极部件的第一多栅极器件，其中第一沟道层设置在第一源极/漏极部件之间，并且第一金属栅极围绕第一沟道层。在框115处，方法100包括形成具有第二沟道层、第二金属栅极和第二源极/漏极部件的第二多栅极器件，其中第二沟道层设置在第二源极/漏极部件之间，并且第二金属栅极围绕第二沟道层。在框120处，方法100包括在第一金属栅极和第二金属栅极之间形成将第一金属栅极和第二金属栅极分离的介电栅极隔离鳍。介电栅极隔离鳍包括设置在第一介电层上方的具有第一介电常数的第一介电层和具有第二介电常数的第二介电层。第二介电常数大于第一介电常数。在一些实施例中，第一金属栅极设置在第一沟道层和介电栅极隔离鳍之间并与第一沟道层和介电栅极隔离鳍物理接触，并且第二金属栅极设置在第二沟道层和介电栅极隔离鳍之间并与第二沟道层和介电栅极隔离鳍物理接触。在一些实施例中，第一介电层包括含硅介电材料，并且第二介电层包括含金属和氧材料。在一些实施例中，第一介电常数小于约七，并且第二介电常数大于约七。在一些实施例中，方法100包括形成第一多栅极器件和第二多栅极器件的各个内部间隔件，诸如将第一沟道层和第二沟道层与介电栅极隔离鳍分离的第一内部间隔件，以及分别将第一沟道层和第二沟道层与衬底和/或第一多栅极器件和/或第二多栅极器件的其他沟道层分离的第二内部间隔件。在一些实施例中，方法100包括形成将第一内部间隔件与第一沟道层和第二沟道层分离的介电衬垫。在一些实施例中，介电衬垫可以进一步将第二内部间隔件与第一内部间隔件分离。本发明考虑了附加处理。可以在方法100之前、期间和之后提供其他步骤，并且对于方法100的其他实施例，可以移动、替换或消除所描述的某些步骤。以下讨论说明了可以根据方法100制造的基于多栅极的集成电路器件的各个实施例。
图2至图26和图27A是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法100相关联的那些)的多栅极器件200的部分或整体的局部立体图。图27B和图27C是是根据本发明的各个方面的图27A中的多栅极器件200的部分或整体的局部截面图。如本文所述，多栅极器件200包括被处理以形成至少一个晶体管的第一晶体管区域202A和被处理以形成至少一个晶体管的第二晶体管区域202B。在一些实施例中，在第一晶体管区域202A和第二晶体管区域202B两者中形成p型晶体管，其中第一晶体管区域202A中的p型晶体管是诸如第一互补金属氧化物半导体(CMOS)晶体管的第一互补晶体管的一部分，并且第二晶体管区域202B中的p型晶体管区域是诸如第二CMOS晶体管的第二互补晶体管的一部分。在一些实施例中，在第一晶体管区域202A和第二晶体管区域202B两者中形成n型晶体管，其中第一晶体管区域202A中的n型晶体管是诸如第一CMOS晶体管的第一互补晶体管的一部分，并且第二晶体管区域202B中的n型晶体管是诸如第二CMOS晶体管的第二互补晶体管的一部分。在一些实施例中，在第一晶体管区域202A中形成n型晶体管(因此可以称为n型晶体管区域)，并且在第二晶体管区域202B中形成p型晶体管(因此可以称为p型晶体管区域)。在一些实施例中，第一晶体管区域202A和第二晶体管区域202B是诸如核心区域(通常称为逻辑区域)、存储器区域(诸如静态随机存取存储器(SRAM)区域)、模拟区域、外围区域(通常称为I/O区域)、伪区域、其他合适的区域或它们的组合的器件区域的一部分。器件区域可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、CMOS晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。多栅极器件200可以被包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，多栅极器件200是IC芯片、片上系统(SoC)或其一部分的一部分。为了清楚起见，已经简化了图2至图26以及图27A至图27C，以更好地理解本发明的发明构思。可以在多栅极器件200中添加其他部件，并且在多栅极器件200的其他实施例中可以替换、修改或消除以下描述的某些部件。
转至图2，执行鳍制造工艺以形成从衬底(晶圆)206延伸的鳍。例如，鳍208A和鳍208B(也称为鳍结构、鳍元件等)在鳍制造工艺之后从衬底206延伸。鳍208A和鳍208B的每个包括衬底部分(即衬底206的鳍部分206’(也称为衬底延伸部、衬底鳍部分、蚀刻的衬底部分等))、设置在衬底部分上方的半导体层堆叠部分(即，包括半导体层215和半导体层220的半导体层堆叠件210)，以及设置在半导体层堆叠部分上方的图案化层部分(即，包括焊盘层226和掩模层227的图案化层225)。鳍208A和鳍208B各自沿y方向基本彼此平行地延伸，具有在y方向上定义的长度、在x方向上定义的宽度和在z方向上定义的高度。
在一些实施例中，执行光刻和/或蚀刻工艺以图案化半导体层堆叠件以形成鳍208A、208B。光刻工艺可以包括：在半导体层堆叠件210上形成抗蚀剂层(例如，通过旋涂)，执行预曝光烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺中，将抗蚀剂层暴露于辐射能(诸如紫外线(UV)光、深UV(DUV)光或极UV(EUV)光)，其中，掩模阻挡、传输和/或反射至抗蚀剂层的辐射，这取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，从而将与掩模图案对应的图像投射至抗蚀剂层上。由于抗蚀剂层对辐射能敏感，因此在显影工艺期间，根据抗蚀剂层的特性和在显影工艺中使用的显影溶液的特性，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分溶解。在显影之后，图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除半导体层堆叠件210的部分。在一些实施例中，图案化的抗蚀剂层形成在设置在半导体层堆叠件210上方的掩模层上方，第一蚀刻工艺去除掩模层的部分以形成图案化层225(即，图案化的硬掩模层)，并且第二蚀刻工艺使用图案化层225作为蚀刻掩模来去除半导体层堆叠件210的部分。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(RIE)工艺。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺或其他合适的工艺来去除图案化的抗蚀剂层。可选地，鳍208A、208B通过多重图案化工艺形成，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔介电(spacer-is-dielectric)(SID)SADP工艺、其他双重图案化工艺或其组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或其组合。这样的工艺还可以提供具有图案化层225、半导体层堆叠件210和鳍部分206’的鳍208A、208B，如图2所示。在一些实施例中，在图案化半导体层堆叠件210的同时实施定向自组装(DSA)技术。此外，在一些实施例中，曝光工艺可以实施无掩模光刻、电子束(e-beam)写入和/或离子束写入，以用于图案化抗蚀剂层。
在所示的实施例中，衬底206包括硅。可选地或附加地，衬底206包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。可选地，衬底206是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。衬底206可以包括各种掺杂区域。例如，衬底206(包括鳍部分206’)可以在第一晶体管区域202A和第二晶体管区域202B中包括p型掺杂区域(称为p阱)，例如，其中在第一晶体管区域202A和第二晶体管区域中形成n型晶体管。在另一示例中，衬底206(包括鳍部206’)可以在第一晶体管区域202A和第二晶体管区域202B中包括n型掺杂区域(称为n阱)，例如，其中在第一晶体管区域202A和第二晶体管区域中形成p型晶体管。在又一个示例中，衬底206(包括鳍部分206’)可以包括第一晶体管区域202A中的p阱和第二晶体管区域202B中的n阱，例如，其中在第一晶体管区域202A中形成n型晶体管，并且在第二晶体管区域202B中形成p型晶体管。n阱掺杂有n型掺杂剂，诸如磷、砷、其他n型掺杂剂或它们的组合。p阱掺杂有p型掺杂剂，诸如硼、铟、其他p型掺杂剂或它们的组合。在一些实施例中，衬底206包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各种掺杂区域可直接形成在衬底206上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或其组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域。
每个半导体层堆叠件210设置在衬底206的相应鳍部分206’上方，并且包括以交错或交替配置从衬底的顶面垂直(例如，沿z方向)堆叠的半导体层215和半导体层220。在一些实施例中，以所描绘的交错和交替配置外延生长半导体层215和半导体层220。例如，在衬底206上外延生长第一个半导体层215，在第一个半导体层220上外延生长第一个半导体层220，在第一个半导体层220上外延生长第二个半导体层215等，直至半导体层堆叠件210具有期望数量的半导体层215和半导体层220。在这样的实施例中，半导体层215和半导体层220可以被称为外延层。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现半导体层215和半导体层220的外延生长。半导体层215的组成不同于半导体层220的组成，以在后续处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层215对蚀刻剂具有第一蚀刻速率，并且半导体层220对蚀刻剂具有第二蚀刻速率，其中第二蚀刻速率不同于第一蚀刻速率。在一些实施例中，半导体层215具有第一氧化速率，并且半导体层220具有第二氧化速率，其中第二氧化速率不同于第一氧化速率。在所示的实施例中，半导体层215和半导体层220包括不同的材料，组成原子百分比、组成重量百分比、厚度和/或特性，以在蚀刻工艺(诸如实施为在多栅极器件200的沟道区域中形成悬浮沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层215包括硅锗并且半导体层220包括硅的情况下，半导体层220的硅蚀刻速率小于半导体层215的硅锗蚀刻速率。半导体层215和半导体层220包括相同的材料，但是具有不同的组成原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层215和半导体层220可包括硅锗，其中半导体层215具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层220具有第二不同的硅原子百分比和/或第二不同的锗原子百分比。本发明考虑了半导体层215和半导体层220包括提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特性的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的任何半导体材料。
如以下进一步描述，半导体层220或其部分形成多栅极器件200的沟道区域。在所示的实施例中，每个半导体层堆叠件210包括三个半导体层215和三个半导体层220，被配置为形成设置在衬底206上方的三个半导体层对，每个半导体层对具有相应的半导体层215和相应的半导体层220。在进行后续处理之后，这种配置将产生具有三个沟道的多栅极器件200。然而，本发明考虑了其中半导体层堆叠件210例如包括更多或更少的半导体层的实施例，这取决于多栅极器件200所需的沟道数量和/或多栅极器件200的设计要求。例如，半导体层堆叠件210可以包括两个至十个半导体层215和两个至十个半导体层220。在进一步所示的实施例中，半导体层215具有厚度t1，并且半导体层220具有厚度t2，其中厚度t1和厚度t2是基于多栅极器件200的制造和/或器件性能考虑来选择的。例如，厚度t1可以配置为限定多栅极器件200的相邻沟道之间(例如，半导体层220之间)的期望距离(或间隙)，厚度t2可以配置为实现多栅极器件200的沟道的期望厚度，并且厚度t1和厚度t2可以被配置为实现多栅极器件200的期望性能。在一些实施例中，半导体层220包括n型和/或p型掺杂剂，这取决于它们相应的晶体管区域。例如，第一晶体管区域202A中的半导体层220可以包括p型掺杂剂，并且第二晶体管区域202B中的半导体层220可以包括n型掺杂剂。
鳍208A设置在沟槽230A和沟槽230B之间，并且鳍208B设置在沟槽230A和沟槽230B之间。在鳍208A和鳍208B之间限定沟槽230A。例如，沟槽230A具有由鳍208A限定的侧壁、由鳍208B限定的侧壁以及由在侧壁之间延伸的衬底206限定的底部。转至图3，在多栅极器件200上方形成衬垫层232，使得衬垫层232部分填充沟槽230A-230C。例如，在鳍208A、208B和衬底206上方形成介电衬垫235，并且在介电衬垫235上方形成硅衬垫240，其中介电衬垫235和硅衬垫240部分地填充沟槽230A-230C。介电衬垫235和硅衬垫240覆盖衬底206和鳍208A、208B，使得介电衬垫235和硅衬垫240覆盖沟槽230A-230C的侧壁和底部。在一些实施例中，执行原子层沉积(ALD)工艺以在多栅极器件200上方沉积具有厚度t3的介电衬垫235，并且执行ALD工艺以在介电衬垫235上方沉积具有厚度t4的硅衬垫240。在一些实施例中，厚度t3和厚度t4在多栅极器件200的各个表面上是基本均匀的。例如，沿着沟槽230A-230C的侧壁(即，在鳍208A、208B的侧壁上)的厚度t3和厚度t4分别与沿着沟槽230A-230C的底部(即，在衬底206的顶面上方)的厚度t3和厚度t4以及沿着鳍208A、208B的顶面的厚度t3和厚度t4基本相同。在一些实施例中，厚度t3为约0.5nm至约2.5nm，并且厚度t4为约1nm至约4.5nm。在一些实施例中，通过化学气相沉积(CVD)、物理气相沉积(PVD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、次大气压气相沉积(SAVCD)、其他合适的方法或其组合来形成介电衬垫235和/或硅衬垫240。在一些实施例中，介电衬垫235包括含氧介电材料，诸如包括与硅、碳和/或氮结合的氧的介电材料，并且因此可以被称为氧化物衬垫。例如，在一些实施例中，介电衬垫235包括氧化硅、氮氧化硅(SiON)和/或碳氮氧化硅(SiOCN)。例如，介电衬垫235包括硅和氧，诸如SiO2。在一些实施例中，介电衬垫235和/或硅衬垫240包括n型掺杂剂和/或p型掺杂剂。在一些实施例中，介电衬垫235和伪栅极电介质232包括相同的介电材料。在一些实施例中，介电衬垫235和伪栅极电介质232包括不同的介电材料。
转至图4，用氧化物材料250填充沟槽230A-230C的剩余部分。例如，执行沉积工艺和平坦化工艺以在硅衬垫240上方形成氧化物材料250，并填充沟槽230A-230C的任何剩余部分。在一些实施例中，氧化物材料250通过可流动CVD(FCVD)工艺沉积，该工艺包括例如在多栅极器件200上方沉积可流动氧化物材料(例如，液态)，并通过退火工艺将可流动氧化物材料转化为固体氧化物材料。可流动氧化物材料可以流入沟槽230A-230C中并共形于多栅极器件200的暴露表面，从而能够无空隙地填充沟槽230A-230C。例如，FCVD工艺将含硅前体和氧化剂(统称为反应物)引入沉积室，其中含硅前体和氧化剂反应并冷凝到多栅极器件200的暴露表面(例如，硅衬垫240)上以形成可流动氧化物材料。在一些实施例中，可流动氧化物材料是可流动的含硅和氧材料。在一些实施例中，含硅前体是基于硅氮烷的前体(例如，聚硅氮烷、甲硅烷基胺、二三甲硅烷基胺、二甲基硅烷、三甲基硅烷、四甲基硅烷、二乙基硅烷、其他合适的含硅前体或它们的组合)，并且氧化剂包括氧气(例如，O2、O3、过氧化氢(H2O2)、H2O、其他合适的含氧成分或它们的组合)。在一些实施例中，含硅前体，诸如基于硅氮烯的前体，以液态或蒸气态被引入到沉积室中。在一些实施例中，氧化剂被等离子体激发到离子化状态，使得氧化剂以等离子体状态被引入沉积室。在一些实施例中，在引入沉积室之前或之后，将含硅前体和/或氧化剂与载气(包括例如氢、氦、氩、氮、氙、氪、氖、其他合适的成分或它们的组合)混合。在所示的实施例中，退火工艺将可流动的硅和氧材料转换成含硅和氧层，诸如氧化硅层。氧化物材料250因此可以被称为氧化硅层。在一些实施例中，退火工艺是热退火，其将多栅极器件200加热到可以促进可流动氧化物材料转换成固体氧化物材料的温度。在一些实施例中，退火工艺使可流动氧化物材料暴露于UV辐射。在一些实施例中，通过高高宽比沉积(HARP)工艺来沉积氧化物材料250。HARP工艺可以实现TEOS前体和O3前体。在一些实施例中，通过HDPCVD沉积氧化物材料250。HDPCVD可以实施SiH4前体和O2前体。本发明内容考虑了实施其他沉积工艺和/或前体以沉积氧化物材料250。
沉积工艺过填充沟槽230A-230C，使得氧化物材料250的厚度大于鳍208A、208B的高度。在沉积工艺之后，对氧化物材料250执行诸如化学机械抛光(CMP)工艺的平坦化工艺，从而减小氧化物材料250的厚度。在所示的实施例中，硅衬垫240用作平坦化(例如，CMP)停止层，使得平坦化工艺执行为直至到达并暴露设置在鳍208A、208B的顶面上方的硅衬垫240。因此，在平坦化工艺之后，氧化物材料的厚度基本等于鳍208A、208B的高度、设置在鳍208A、208B的顶面上方的介电衬垫235的厚度t3和设置在鳍208A、208B的顶面上方的硅衬垫240的厚度t4之和。因此，平坦化工艺去除了设置在鳍208A-208D的顶面上方的任何氧化物材料250。在一些实施例中，在平坦化工艺之后，氧化物材料250和硅衬垫240的顶面基本上是平坦的。在一些实施例中，随后执行退火工艺以进一步固化和/或致密化氧化物材料250。
转至图5，使氧化物材料250凹进(例如，通过蚀刻工艺)以形成隔离部件255，使得鳍208A、208B从氧化物材料250之间延伸(突出)。例如，氧化物材料250围绕鳍208A、208B的底部，从而限定鳍208A、208B的上部鳍有源区域258U(通常是指鳍208A、208B的从氧化物材料250的顶面延伸的一部分)和鳍208A、208B的下部鳍有源区域258L(通常是指鳍208A、208B的由氧化物材料250围绕的一部分，其从衬底206的顶面延伸到氧化物材料250的顶面)。在使氧化物材料250凹进后，沟槽230A-230C的下部填充有氧化物材料250、硅衬垫240和介电衬垫235，而沟槽230A-230C的上部则部分地填充有硅衬垫240和介电衬垫235。隔离部件255由填充沟槽230A-230C的下部的氧化物材料250、硅衬垫240和介电衬垫235形成。隔离部件255因此包括氧化物材料250、硅衬垫240和介电衬垫235，其中氧化物材料250设置在硅衬垫240上，并且硅衬垫240设置在介电衬垫235上，介电衬垫235设置在下部鳍有源区域258L的侧壁上。隔离部件255的氧化物材料250可以称为隔离部件255的氧化物层、体电介质和/或体介电层。隔离部件255将多栅极器件200的有源器件区域和/或无源器件区域彼此电隔离。例如，隔离部件255将第一晶体管区域202A与第二晶体管区域202B、将第一晶体管区域202A与多栅极器件200的其他有源器件区域和/或无源器件区域以及第二晶体管区域202B与多栅极器件200的其他有源器件区域和/或无源器件区域分离并电隔离。隔离部件255的各种尺寸和/或特性可以在与图2至图5相关联的处理期间配置，以实现浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、硅的局部氧化(LOCOS)结构、其他合适的隔离结构或其组合。在所示的实施例中，隔离部件255是STI。在一些实施例中，蚀刻工艺使氧化物材料250凹进直至达到上部鳍有源区域258U的期望(目标)高度。在所示的实施例中，蚀刻工艺进行直至到达鳍208A、208B的鳍部分206’，使得半导体层堆叠件210限定了上部鳍有源区域258U。在一些实施例中，如图所示，在蚀刻工艺之后，鳍部分206’的顶面与氧化物材料250的顶面基本是平面的。在一些实施例中，鳍部分206’通过蚀刻工艺被部分地暴露，使得在蚀刻工艺之后，鳍部分206’的顶面相对于衬底206的顶面高于氧化物材料250的顶面。在一些实施例中，通过蚀刻工艺来部分地而不是完全地暴露半导体堆叠件210，使得在蚀刻工艺之后，鳍部分206’的顶面相对于衬底206的顶面低于氧化物材料250的顶面。
蚀刻工艺被配置为相对于硅衬垫240选择性地去除氧化物材料250。换句话说，蚀刻工艺实质上去除氧化物材料250，但是不去除或基本上不去除硅衬垫240。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比硅(即，硅衬垫240)更高的速率蚀刻氧化硅(即，氧化物材料250)(即，蚀刻剂相对于氧化硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施含氟蚀刻气体，诸如NF3，以实现相对于硅(即，硅衬垫240)的氧化硅(即，氧化物材料250)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，该湿蚀刻剂溶液包括H2SO4(硫酸)、H2O2(过氧化氢)、NH4OH(氢氧化铵)、HCl(盐酸)、HF(氢氟酸)、DHF(稀释的HF)、HNO3(硝酸)、H3PO4(磷酸)、H2O(水)(可以是去离子水(DIW)或臭氧化去离子水(DIWO3))、臭氧(O3)、其他合适的化学物质或它们的组合。可以调整蚀刻工艺的各个参数，以实现对氧化物材料250的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖设置在鳍208A、208B的顶面上方的硅衬垫240，但是其中具有暴露氧化物材料250的开口。
转至图6，在鳍208A、208B上方形成硅锗牺牲层258。在所示的实施例中，硅锗牺牲层258形成在鳍208A、208B的上部鳍有源区域258U的顶面和侧壁上，使得硅锗牺牲层包裹鳍208A、208B的上部鳍有源区域258U。在进一步所示的实施例中，沟槽230A-230C的上部部分地填充有硅锗牺牲层258。硅锗牺牲层258的厚度t5大于硅衬垫240的厚度t4。在一些实施例中，厚度t5约3.5nm至约12nm。在一些实施例中，厚度t5小于厚度t4，这取决于用于用硅锗牺牲层258替换硅衬垫240的暴露部分的工艺步骤和/或条件。可以根据多栅极器件200的期望的内部间隔件厚度来选择厚度t5。在一些实施例中，厚度t5基本上等于半导体层215的厚度t1，使得随后形成为替换硅锗层258的部分的第一内部间隔件的第一厚度与随后形成为替换半导体层215的部分的第二内部间隔件的第二厚度基本相同。在一些实施例中，厚度t5大于半导体层215的厚度t1，使得随后形成为替换硅锗层258的部分的第一内部间隔件的第一厚度大于随后形成为替换半导体层215的部分的第二内部间隔件的第二厚度。在一些实施例中，将硅衬垫240的暴露部分转换成硅锗牺牲层258。例如，执行沉积工艺，该沉积工艺在硅衬垫240的暴露部分(即，半导体表面)上方选择性地生长硅锗层，而不在氧化物材料250的暴露部分(例如，介电表面)上生长硅锗层，并且执行退火工艺，将锗从硅锗层驱动(扩散)到硅衬垫240的暴露部分中，使得硅衬垫240的暴露部分变成硅锗层的一部分。在一些实施例中，沉积工艺是使用CVD沉积技术(例如，LPCVD、VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合的外延工艺。外延工艺可以使用气态和/或液态前体(例如，硅烷前体和锗前体)，其与硅衬垫240的成分相互作用。替换或除了执行退火工艺之外，可以将硅锗层暴露于氧化环境(例如氧气)中，来自硅锗层的硅与氧反应形成薄的外部氧化硅层，并且来自硅锗层的锗扩散进入硅衬垫240暴露部分的硅中并与之反应，使得硅衬垫240的暴露部分变成硅锗层的一部分。这样的工艺可以被称为硅锗缩合工艺。可以实施适当的清洁工艺和/或蚀刻工艺以去除薄的氧化硅层。硅锗牺牲层258也可以称为硅锗包覆层、硅锗头盔和/或硅锗保护层。
在图6中，设置在硅衬垫240(其被转换成硅锗牺牲层258)和鳍208A、208B之间的介电衬垫235最小化了厚度变化并改善包裹鳍208A、208B的硅锗牺牲层258的共形性。例如，在没有介电衬垫235的情况下，当将硅衬垫240转换成硅锗牺牲层258时，可以消耗半导体层堆叠件210的一部分(例如，半导体层220和/或半导体层215的一部分)和图案化层225的一部分。这可以使得硅锗牺牲层258具有非共形厚度轮廓，其中厚度t5沿着鳍208A、208B的侧壁变化。例如，沿着图案化层225的侧壁的厚度t5可以小于沿着半导体层堆叠件210的侧壁的厚度t5。在一些实施例中，沿着图案化层225和半导体层堆叠件210之间的界面区域的厚度t5可以小于沿着图案层225的侧壁的厚度t5以及沿着半导体层堆叠件210的侧壁的厚度t5，从而在界面处的硅锗牺牲层258中产生倾角。在进一步这样的实例中，沿着半导体层215的侧壁的厚度t5可以不同于沿着半导体层220的侧壁的厚度t5。相反地，在鳍208A、208B和硅衬垫240之间插入介电衬垫235防止了鳍208A、208B的一部分(即，半导体层堆叠件210和/或图案化层225)被转换成硅锗牺牲层258的一部分。这可以使得硅锗牺牲层258具有共形的厚度轮廓，其中厚度t5沿着鳍208A、208B的侧壁不变或最小地变化。例如，沿着图案化层225的侧壁的厚度t5可以与沿着半导体层堆叠件210的侧壁的厚度t5大致相同。在一些实施例中，沿着图案化层225和半导体层堆叠件210之间的界面区域的厚度t5与沿着图案化层225的侧壁的厚度t5和沿着半导体层堆叠件210的侧壁的厚度t5大致相同，从而消除了界面处的硅锗牺牲层258中的倾角。在进一步这样的实例中，沿着半导体层215的侧壁的厚度t5可以与沿着半导体层220的侧壁的厚度t5大致相同。在一些实施例中，如图所示，硅锗牺牲层258的厚度t5的任何变化可以小于或等于约4％，并且在所示实施例中，小于或等于约3％。具有共形轮廓的硅锗牺牲层258提供了更好的内部间隔件形成控制。例如，随后形成的内部间隔件具有更均匀的共形厚度，该内部间隔件在下文描述并代替硅锗牺牲层258的一部分。
转至图7和图8，沟槽230A-230C的上部的剩余部分填充有介电部件260，每个介电部件包括介电衬垫262和设置在介电衬垫262上方的氧化层264。在所示的实施例中，介电衬垫262包括介电常数小于约7.0(k<7.0)的介电材料。为了本发明的目的，这种介电材料被称为低k介电材料，并且介电衬垫262可以被称为低k介电衬垫。在一些实施例中，介电衬垫262包括具有约1.0至约7.0的介电常数的介电材料。在一些实施例中，介电衬垫262包括含硅的介电材料，诸如包括与氧、碳和/或氮结合的硅的介电材料。例如，介电衬垫262包括氧化硅、氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或其组合。在一些实施例中，介电衬垫262包括n型掺杂剂和/或p型掺杂剂。例如，介电衬垫262可以是硼掺杂的氮化物衬垫。在一些实施例中，介电衬垫262包括介电材料，该介电材料的介电常数小于二氧化硅(SiO2)的介电常数(k≈3.9)，诸如氟掺杂的氧化硅(通常称为氟硅酸盐玻璃(FSG))、碳掺杂的氧化硅(通常称为碳掺杂的FSG)、
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(加利福尼亚圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯(BCB)基介电材料、SiLK(陶氏化学，密德兰，密歇根州)、聚酰亚胺、其他低k介电材料或它们的组合。在一些实施例中，介电衬垫262包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)和/或硼掺杂的磷硅酸盐玻璃(BPSG)。在一些实施例中，氧化物层264类似于氧化物材料250，并且因此可以形成并包括如上文参考图5中的氧化物材料250所描述的材料。例如，氧化物层264包括硅和氧，并且被称为氧化硅层。
在一些实施例中，通过在多栅极器件200上沉积介电层262’在隔离部件255上方形成介电部件260，其中介电层262’部分地填充沟槽230A-230C的上部(图7)；在介电层262’上方沉积氧化物材料，该氧化物材料填充沟槽230A-230C的上部的剩余部分(图8)；以及执行平坦化工艺，诸如化学机械抛光(CMP)工艺，以去除设置在硅锗牺牲层258的顶面上方的任何氧化物材料和/或介电层262’(图8)。例如，硅锗牺牲层258用作平坦化(例如，CMP)停止层，使得平坦化工艺执行为直至到达并暴露硅锗牺牲层258。氧化物材料和介电层262’的剩余部分形成介电部件260的介电衬垫262和氧化物层264，如图8中所示。在这样的实施例中，平坦化工艺去除了设置在硅锗牺牲层258的顶面上方的介电层262’的部分，从而形成了部分地填充每个沟槽230A-230C的介电衬垫262。在一些实施例中，执行ALD工艺以形成介电层262’。在一些实施例中，执行LPCVD工艺以形成介电层262’。介电层262’在多栅极器件200上方的厚度为t6。在一些实施例中，厚度t6为约3nm至约6nm。在一些实施例中，厚度t6在多栅极器件200的各个表面上基本上是均匀的。例如，沿着沟槽230A-230C的上部的侧壁(即，在硅锗牺牲层258的顶部和侧壁表面上方)的厚度t6与沿着沟槽230A-230C的上部的底部的厚度t6(即，在隔离部件255的顶面上方)基本相同。在一些实施例中，介电层262’通过CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、APCVD、SAVCD、其他合适的沉积工艺或其组合形成。在一些实施例中，通过FCVD、HPCVD、HARP、CVD和/或其他合适的沉积工艺将氧化物材料沉积在介电层上方。在所示的实施例中，通过FCVD将氧化物材料沉积在介电层262’上方。在图8中，介电部件260和硅锗牺牲层258结合以填充沟槽230A-230C的整个上部，并且隔离部件255填充沟槽230A-230C的整个下部。
转至图9，从沟槽230A-230C中部分地去除介电部件260。例如，使介电部件260凹进以暴露覆盖图案层225(诸如图案层225的顶面和侧壁)的硅锗牺牲层258的部分。在使介电部件260凹进之后，介电部件260部分地填充沟槽230A-230C的上部(即，填充沟槽230A-230C的上部的下部)。在一些实施例中，蚀刻工艺使介电部件260凹进直至到达鳍208A、208B的半导体层堆叠件210。例如，在蚀刻工艺之后，半导体层堆叠件210的顶面(这里，半导体层堆叠件210的最顶部半导体层220的顶面)与介电部件260的顶面基本是平面的。在一些实施例中，硅锗层258的沿着半导体层堆叠件210的侧壁设置的部分通过蚀刻工艺被部分地暴露，使得在蚀刻工艺之后，介电部件260的顶面相对于衬底206的顶面低于半导体层堆叠件210的顶面。蚀刻工艺被配置为相对于硅锗牺牲层258选择性地去除介电衬垫262和氧化物层264。换句话说，蚀刻工艺实质上去除了介电衬垫262和氧化物层264，但是不去除或基本不去除硅锗牺牲层258。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比硅锗(即硅锗牺牲层258)更高的速率蚀刻含硅介电材料(即，介电衬垫262和氧化物层264)(即，相对于含硅介电材料，蚀刻剂具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施包括CF4和H2的蚀刻气体以实现相对于硅锗(即，硅锗牺牲层258)的含硅介电材料(即，介电衬垫262和氧化物层264)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，其包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或其组合。可以调整蚀刻工艺的各个参数，以实现对介电衬垫262和氧化层264的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤，例如，实施第一蚀刻剂以使氧化物层264凹进，并且实施第二蚀刻剂以使介电衬垫262凹进。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖硅锗牺牲层258，但其中具有暴露介电衬垫262和氧化物层264的开口。
转至图10，在介电部件260上方形成介电层266以填充沟槽230A-230C的上部的剩余部分，从而在隔离部件255上方形成介电鳍270A和介电鳍270B。每个介电鳍270A、270B包括设置在相应的介电部件260上方的相应的介电层266。在所示的实施例中，介电鳍270A将晶体管区域内的器件部件和/或晶体管部件彼此分离和/或隔离。例如，在第一晶体管区域202A包括第一CMOS晶体管并且第二晶体管区域202B包括第二CMOS晶体管的情况下，第一晶体管区域202A中的最左介电鳍270A可以将第一CMOS晶体管的p型晶体管的栅极与第一CMOS晶体管的n型晶体管的栅极分离和/或隔离，同时第二晶体管区域202B中最右介电鳍270A可以将第二CMOS晶体管的p型晶体管的栅极与第二CMOS晶体管的n型晶体管的栅极分离和/或隔离。介电鳍270B将不同的晶体管区域中的器件部件和/或晶体管部件彼此分离和隔离。例如，在第一晶体管区域202A包括第一晶体管并且第二晶体管区域202B包括第二晶体管的情况下，介电鳍270B可以将第一晶体管区域202A中的第一晶体管的栅极与第二晶体管区域202B中的第二晶体管的栅极分离和/或隔离。介电鳍270B跨越晶体管界面区域，该晶体管界面区域包括第一晶体管区域202A和第二晶体管区域202B之间的界面、第一晶体管区域202A的与该界面相邻的部分以及第二晶体管区域202B的与该界面相邻的部分。在所示的实施例中，硅锗牺牲层258和介电衬垫235设置在介电鳍270A、270B与鳍208A、208B之间，使得鳍208A、208B的侧壁不物理接触介电鳍270A、270B。此外，因为沟槽230A-230C被硅锗牺牲层258部分地填充，所以介电鳍270A、270B沿x方向的宽度w1小于隔离部件255沿x方向的宽度w2。
在一些实施例中，通过在多栅极器件200上方沉积介电材料来形成介电层266，其中，介电材料填充沟槽230A-230C的剩余上部，并执行平坦化工艺(诸如CMP工艺)以去除设置在鳍208A、208B的顶面上方的任何介电材料。例如，图案化层225可以用作平坦化停止层，使得平坦化工艺执行为直至到达并暴露鳍208A、208B的图案化层225。介电材料的剩余部分形成介电层266。在一些实施例中，介电材料通过ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、APCVD、SAVCD、其他合适的沉积工艺或其组合形成。介电层266包括介电常数大于介电衬垫262的介电材料的介电常数的介电材料。例如，介电层266包括介电常数大于或等于约7.0的介电材料(k≥7.0)。为了本发明的目的，这样的介电材料被称为高k介电材料，并且介电层266可以被称为高k介电层。在一些实施例中，介电层266包括介电常数为约7.0至约30.0的介电材料。在一些实施例中，介电层266包括具有例如约7.0至约30.0的介电常数的含金属和氧介电材料，诸如包括铪、铝和/或锆结合的氧的介电材料。在这样的实施例中，介电层266也可以被称为金属氧化物层。例如，介电层266包括氧化铪(例如，HfOx)、氧化铝(AlOx)、氧化锆(ZrOx)或其组合，其中x是介电层266的介电材料中的氧原子数量。在实施例中，介电层266包括n型掺杂剂和/或p型掺杂剂。在一些实施例中，介电层266包括HfO2、HfSiOx(例如，HfSiO或HfSiO4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3、(Ba,Sr)TiO3、HfO2-Al2O3、其他合适的高k介电材料或其组合。
转至图11，执行蚀刻工艺以从鳍208A、208B和硅锗牺牲层258的沿着图案层225的侧壁设置的部分去除图案层225，从而形成暴露鳍208A、208B的半导体层堆叠件210的开口275(限定在介电层266之间)。蚀刻工艺被配置为相对于半导体层堆叠件210的介电层266和半导体层220选择性地去除图案化层225和硅锗牺牲层258。换句话说，蚀刻工艺基本上去除了图案化层225和硅锗牺牲层258(特别是硅锗牺牲层258的沿着图案化层225的侧壁设置的部分)，但不去除或基本不去除介电层266和半导体层220。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比含金属和氧材料(即，介电层266)和硅(即，半导体层220)更高的速率蚀刻氮化硅(即，图案化层225)和硅锗(即，硅锗牺牲层258)(即，蚀刻剂相对于氮化硅和硅锗具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施含氟蚀刻气体以实现相对于含金属和氧介电材料(即，介电层266)和硅(即，半导体层220)的氮化硅(即，图案化层225)和硅锗(即，硅锗牺牲层258)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，其包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或其组合。可以调整蚀刻工艺的各个参数，以实现图案化层225和硅锗牺牲层258的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤，诸如选择性地蚀刻图案化层225的第一蚀刻步骤和选择性地蚀刻硅锗牺牲层258的第二蚀刻步骤(例如，实施不同蚀刻剂的第一蚀刻步骤和第二蚀刻步骤)。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖介电层266，但是其中具有暴露图案化层225并且在一些实施例中，硅锗牺牲层258的沿着图案化层225的侧壁设置的部分的开口。
转至图12，在鳍208A、208B和介电鳍270A、270B的部分上方形成伪栅极堆叠件280。伪栅堆叠件280填充开口275的部分。伪栅堆叠件280在不同于(例如，正交于)鳍208A、208B的纵向方向的方向上纵向延伸。例如，伪栅堆叠280沿着x方向基本上彼此平行地延伸，具有在x方向上定义的长度、在y方向上定义的宽度以及在z方向上定义的高度。伪栅堆叠件280设置在多栅极器件200的沟道区域(C)上方，并且设置在多栅极器件200的源极/漏极区域(S/D)之间。在X-Z平面中，伪栅堆叠件280设置在鳍208A、208B的顶面(特别是半导体层堆叠件210的顶面)、介电鳍270A、270B的介电层266的顶面以及介电鳍270A、270B的介电层266的侧壁表面上，使得伪栅极堆叠件280包裹了多栅极器件200的沟道区域中的介电鳍270A、270B的介电层266的部分。在Y-Z平面中，伪栅极堆叠件280设置在鳍208A、208B的相应沟道区域的顶面上方，使得伪栅极堆叠件280插入在鳍208A、208B的相应源极/漏极区域之间。每个伪栅堆叠件280包括伪栅极电介质282、伪栅电极284和硬掩模286(包括例如第一掩模层287和第二掩模层288)。伪栅极电介质282包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或其组合。在一些实施例中，伪栅极电介质282包括界面层(包括例如氧化硅)和设置在界面层上方的高k介电层。伪栅电极284包括合适的伪栅极材料，诸如多晶硅。在一些实施例中，伪栅堆叠件280包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层或其组合。伪栅极堆叠件280通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或其组合来形成。例如，执行第一沉积工艺以在多栅极器件200上方形成伪栅极介电层，执行第二沉积工艺以在伪栅极介电层上方形成伪栅电极层，以及执行第三沉积工艺以在伪栅电极层上方形成硬掩模层。沉积工艺包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或其组合。然后执行光刻图案化和蚀刻工艺以图案化硬掩模层、伪栅电极层和伪栅极介电层，以形成伪栅堆叠件280，其包括伪栅极电介质282、伪栅电极284和硬掩模286，如图12所示。光刻图案化工艺包括抗蚀剂涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如硬烘烤)、其他合适的光刻工艺或其组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或其组合。
转至图13，沿着伪栅极堆叠件280的侧壁形成栅极间隔件289，从而形成栅极结构290(其统称为伪栅极堆叠件280和栅极间隔件289)。在图13中，多栅极器件200的源极/漏极区域中的鳍208A、208B的部分(即，未被栅结构290覆盖的鳍208A、208B的源极/漏极区域)也至少部分地被去除以形成源极/漏极凹槽(沟槽)295。与形成栅极间隔件289和/或源极/漏极凹槽295相关的处理相对于介电层266的未暴露部分(例如，介电层266的位于多栅极器件200的沟道区域中的部分)减小了介电层266的暴露部分(例如，介电层266的位于多栅极器件200的源极/漏极区域中的部分)的厚度。例如，介电层266具有厚度t7，并且实施以形成栅极间隔件289和/或源极/漏极凹槽295的蚀刻工艺预期或未如预期地将介电层266的暴露部分的厚度从厚度t7减小至厚度t8。在一些实施例中，厚度t7为约10nm至约30nm，并且厚度t8为约0nm至约15nm。因此，介电层266的设置在栅极结构290下方的多栅极器件200的沟道区域中的部分(此处为伪栅极堆叠件280和栅极间隔件289)具有厚度t7，而介电层266的设置在多栅极器件200的源极/漏极区域中且未设置在栅极结构290下方的部分具有厚度t8。
栅极间隔件289邻近于相应的伪栅极堆叠件280(即，沿着其侧壁)设置。栅极间隔件289通过任何适当的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅和/或碳氮氧化硅)。例如，将含硅和氮介电层(诸如氮化硅层)沉积在多栅极器件200上方并被蚀刻(例如各向异性蚀刻)以形成栅极间隔件289。在一些实施例中，栅极间隔件289包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，邻近伪栅极堆叠件280形成多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施例中，各个组的间隔件可以包括具有不同蚀刻速率的材料。例如，沉积和蚀刻包括硅和氧的第一介电层(例如，氧化硅)以形成与伪栅极堆叠件280的侧壁相邻的第一间隔件组，以及沉积和蚀刻包括硅和氮的第二介电层(例如，氮化硅)以与第一间隔件组相邻的第二间隔件组。
在所示的实施例中，蚀刻工艺完全去除了多栅极器件200的源极/漏极区域中的半导体层堆叠件210，从而暴露了多栅极器件200的源极/漏极区域中的鳍部分206’。蚀刻工艺还完全去除了硅锗牺牲层258和介电衬垫235的沿着多栅极器件200的源极/漏极区域中的半导体层堆叠件210的侧壁设置的部分。在所示的实施例中，每个源极/漏极凹槽295因此具有由相应的第一个介电鳍270A限定的侧壁、由介电鳍270B限定的侧壁，以及由多栅极器件200的沟道区域中的半导体层堆叠件210的剩余部分和硅锗牺牲层258和介电衬垫235的沿着半导体层堆叠件210(其剩余部分设置在栅极结构290下方)的剩余部分设置的剩余部分限定的侧壁(或多个侧壁)。每个源极/漏极凹槽295还具有由相应的鳍部分206’和相应的隔离部件255限定的底部。在一些实施例中，蚀刻工艺去除了一些但不是全部的半导体层堆叠件210，使得源极/漏极凹进295具有由相应的半导体层215或半导体层220限定的底部。在一些实施例中，蚀刻工艺还去除了一些但不是全部的鳍部分206’，使得源极/漏极凹槽295在隔离部件255的顶面下方延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，蚀刻工艺是多步蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别和交替地去除半导体层215、半导体层220、硅锗层258和/或介电衬垫235。在一些实施例中，蚀刻工艺的参数被配置为选择性地蚀刻半导体层堆叠件210，而最少(至没有)蚀刻栅极结构290(即，伪栅堆叠件280和栅间隔件289)、介电鳍270A、270B和/或隔离部件260。在一些实施例中，执行光刻工艺(诸如本文描述的那些)，以形成覆盖栅极结构290和/或介电鳍270A、270B的图案化掩模层，并且蚀刻工艺使用该图案化掩模层作为蚀刻掩模。在这样的实施例中，在源极/漏极区域中介电层266的厚度没有减小，使得具有厚度t7的介电层266既是多栅极器件200的沟道区域又是源极/漏极区域。
转至图14和图15，内部间隔件300A和内部间隔件300B沿着伪栅堆叠件280下方的半导体层220和半导体层215的侧壁形成在栅极结构290下方(特别是在栅极间隔件289下方)。内部间隔件300A将半导体层220彼此分离，并且将最底部半导体层220与栅极间隔件289下方的鳍部分206’分离，而内部间隔件300B将介电衬垫235、半导体层220的侧壁和半导体层215的侧壁与栅极间隔件289下方的介电鳍270A、270B分离。在X-Z平面中，在栅极间隔件289下方，介电衬垫235沿着半导体层220和内部间隔件300A的第一侧壁以及半导体层220和内部间隔件300A的第二侧壁(其中，半导体层220和内部间隔件300A的顶面和底面在第一侧壁和第二侧壁之间延伸)延伸，并且与之物理接触，使得介电衬垫235将半导体层220和内部间隔件300A的第一侧壁和第二侧壁与内部间隔件300B分离。在图14中，执行第一蚀刻工艺，该蚀刻工艺选择性地蚀刻由源极/漏极沟槽295暴露的半导体层215，同时最少(至没有)蚀刻半导体层220、鳍部分206’、介电衬垫235、隔离部件255、介电鳍270A、270B和栅极结构290，从而在半导体层220之间以及鳍部分206’和半导体层220之间形成间隙300A’。第一蚀刻工艺还选择性地蚀刻由源极/漏极沟槽295暴露的硅锗牺牲层258，从而在介电衬垫235与介电鳍270A、270B之间形成间隙300B’。间隙300A’和间隙300B’设置在栅极间隔件289下方。因此，半导体层220悬浮在栅极间隔件289下方、通过间隙300A’彼此分离，并通过介电衬垫235和间隙300B’与介电鳍270A、270B分离。在一些实施例中，间隙300A’和/或间隙300B’至少部分地在伪栅极堆叠件280下方延伸。第一蚀刻工艺被配置为横向蚀刻(例如，沿y方向)半导体层215和硅锗层258，从而减小了半导体层215的沿y方向的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。
在图15中，然后沉积工艺在栅极结构290上方和限定源极/漏极凹槽295的部件(例如，半导体层215、半导体层220、鳍部分206’、介电鳍270A、270B、隔离部件255、硅锗层258和/或介电衬垫235)上方形成间隔件层，沉积工艺诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或其组合。间隔件层部分地(并且在一些实施例中完全)填充源极/漏极凹槽295。沉积工艺被配置为确保间隔件层填充间隙300A’和间隙300B’。然后执行第二蚀刻工艺，其选择性地蚀刻间隔件层以形成填充间隙300A’的内部间隔件300A和填充间隙300B’的内部间隔件300B，如图15所示，而最少(至没有)蚀刻半导体层220、鳍部分206’、介电衬垫235、隔离部件255、介电鳍270A、270B和栅极结构290。间隔件层(以及由此内部间隔件300A和内部间隔件300B)包括不同于半导体层220的材料、鳍部分206’的材料、隔离部件255的材料、介电鳍270A、270B的材料以及栅极结构290的材料的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅和/或碳氮氧化硅)。在一些实施例中，间隔件层包括低k介电材料，诸如本文所描述的那些。在一些实施例中，将掺杂剂(例如，p型掺杂剂、n型掺杂剂或其组合)引入介电材料中，使得间隔件层包括掺杂的介电材料。
内部间隔件300A具有沿z方向定义的厚度t9、沿x方向定义的宽度和沿y方向定义的深度。内部间隔件300B具有沿x方向定义的厚度t10、沿z方向定义的宽度和沿y方向定义的深度。在一些实施例中，厚度t9与厚度t1基本相同(即，半导体层215的厚度被栅极间隔件289下方的内部间隔件300A代替)，并且厚度t10与厚度t5基本相同(即，硅锗牺牲层258的厚度被栅极间隔件289下方的内部间隔件层300B代替)。在所示的实施例中，在制造半导体层215、硅锗牺牲层258和介电衬垫235期间控制工艺参数，以确保厚度t5与厚度t1基本相同，使得厚度t10与厚度t9基本相同。换句话说，内部间隔件300B和内部间隔件300B具有相同的厚度。在一些实施例中，控制半导体层215、硅锗牺牲层258和介电衬垫235的制造期间工艺参数，以确保厚度t5大于厚度t1，使得厚度t10大于厚度t9。换句话说，内部间隔件300B的厚度大于内部间隔件300A的厚度。介电衬垫235可以改善内部间隔件300B的均匀性和/或厚度的控制。例如，介电衬垫235在内部间隔件形成期间保护半导体层220的侧壁，防止沿x方向的半导体层220的任何蚀刻，该蚀刻会增加半导体层220与介电鳍270A、270B之间的间隔，从而引起厚度t10沿z方向的变化。介电衬垫235也改善了内部间隔件300A的轮廓，与形成为没有介电衬垫235的内部间隔件相比，为内部间隔件300A提供了正方形/矩形的轮廓(和/或更多正方形/矩形的轮廓)。例如，在多栅极器件200的一部分的沿x方向切穿内部间隔件300A、300B和隔离部件270A、270B的介电衬垫262的线截取的俯视图中，与没有介电衬垫235形成的内部间隔件相比，内部间隔件300A沿x方向具有更均匀的厚度，其中，内部间隔件的端部的厚度小于内部间隔件沿x方向的中间的厚度。沿着x方向的更均匀的厚度可以扩大与沟道形成相关联的工艺窗口(例如，当半导体层215被去除并用金属栅极替换时)，例如，被实施为防止或最小化对随后形成的源极/漏极部件的损坏的工艺窗口。在一些实施例中，具有正方形/矩形轮廓的内部间隔件可以在沟道形成期间扩大源极/漏极外延损伤工艺窗口并获得器件电容。在一些实施例中，如所描绘的，内部间隔件300A相对于半导体层220沿y方向略微凹进，使得内部间隔件300A不覆盖栅极间隔件298下方的半导体层220的整个顶面和/或底面，并且可以看到半导体层220的一个从内部间隔件300A的一个下方延伸。在一些实施例中，内部间隔件300A覆盖栅极间隔件298下方的半导体层220的整个顶面和/或底面。此外，如上所述，介电衬垫235改善了硅锗牺牲层258的厚度轮廓，该厚度轮廓由替换硅锗牺牲层258的内部间隔件300B呈现。在进一步示出的实施例中，内部间隔件300A水平定向(沿x方向具有宽度)，并且可以被称为沟道间隔件，并且内部间隔件300B垂直定向(沿z方向具有宽度)，并且可以称为垂直内部间隔件。在一些实施例中，内部间隔件300A的宽度与半导体层220的宽度基本相同，而内部间隔件300B的宽度约等于半导体层220的厚度之和和内部间隔件300A的厚度之和，使得内部间隔件300B跨越并沿着半导体层220和内部间隔件300A的侧壁延伸(例如，内部间隔件300B的宽度＝(t1×3)+(t9×3)，其中每个晶体管区域具有三个半导体层220和三个内部间隔件300A)。在一些实施例中，内部间隔件300A的深度与内部间隔件300B的深度大致相同。
转至图16，在源极/漏极凹槽295中形成外延源极/漏极部件。例如，从衬底206的鳍部206’和由源极/漏极凹槽295暴露的半导体层220外延生长半导体材料，从而在第一晶体管区域202A中的源极/漏极凹槽295中形成外延源极/漏极部件310A并且在第二晶体管区域202B中的源极/漏极凹槽295中的外延源极/漏极部件310B。在一些实施例中，因为在用于形成外延源极/漏极部件310A、310B的外延生长工艺期间半导体材料不会从介电表面生长，所以可以在外延源极/漏极部件310A、310B、介电鳍270A、270B和隔离部件255之间形成气隙312。在一些实施例中，如图所示，外延源极/漏极部件310A、310B没有完全填充源极/漏极凹槽295，使得外延源极/漏极部件310A、310B的顶面相对于衬底206的顶面低于介电层266的顶面。在一些实施例中，外延源极/漏极部件310A、310B完全填充源极/漏极凹槽295，使得外延源极/漏极部件310A、310B的顶面相对于衬底206的顶面与介电层266的顶面基本是平面的，或高于介电层266的顶面。外延工艺可以使用CVD沉积技术(例如，LPCVD、VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合。外延工艺可以使用气态和/或液态前体，其与鳍部分206’和/或半导体层220的成分相互作用。外延源极/漏极部件310A、310B掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型晶体管，外延源极/漏极部件310A、310B包括硅，该硅可以掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si:C外延源极/漏极部件，Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，对于p型晶体管，外延源极/漏极部件310A、310B包括硅锗或锗，其可以掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件310A和/或外延源极/漏极部件310B包括多于一个外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。在一些实施例中，外延源极/漏极部件310A、310B包括在n型晶体管和/或p型晶体管的相应沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间，通过将杂质添加到外延工艺的源材料中(即，原位)来掺杂外延源极/漏极部件310A、310B。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件310A、310B。在一些实施例中，执行退火工艺(例如，快速热退火和/或激光退火)以激活外延源极/漏极部件310A、310B和/或其他源极/漏极区域(例如，重掺杂源极/漏极区域和/或轻掺杂源极/漏极(LDD)区域)中的掺杂剂。在一些实施例中，外延源极/漏极部件310A、310B以单独的处理顺序形成，包括例如在第一晶体管区域202A中形成外延源极/漏极部件310A时掩蔽第二晶体管区域202B，以及在第二晶体管区域202B中形成外延源极/漏极部件310B时掩蔽第一晶体管区域202A。
转至图17，执行沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或其组合)以在多栅极器件200上方形成层间介电(ILD)层320，并且执行CMP工艺和/或其他平坦化工艺，直至到达(暴露)伪栅极堆叠件280的顶部(或顶面)。在一些实施例中，ILD层320通过FCVD、HARP、HDP或其组合形成。在一些实施例中，诸如所描绘的，平坦化工艺去除了伪栅堆叠件280的硬掩模层296，以暴露伪栅堆叠件280的下面的伪栅电极294，诸如多晶硅栅电极。ILD层320设置在多栅极器件200的源极/漏极区域中的外延源极/漏极部件310A、310B和介电鳍270A、270B上方。ILD层320还设置在相邻的栅结构290之间。ILD层320包括介电材料，该介电材料包括例如，氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BSG、BPSG、FSG、
Figure BDA0003049431040000311
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的介电材料，SiLK(陶氏化学，米德兰，密歇根州)、聚酰亚胺、其他合适的介电材料或它们的组合。在一些实施例中，ILD层320包括介电常数小于二氧化硅的介电常数(例如，k＜3.9)的介电材料。在一些实施例中，ILD层320包括介电常数小于约2.5的介电材料(即，极低k(ELK)介电材料)，诸如SiO2(例如，多孔二氧化硅)、碳化硅(SiC)和/或碳掺杂的氧化物(例如，基于SiCOH的材料(例如，具有Si–CH3键))，每种材料都调整/配置为以显示介电常数小于2.5。ILD层320可以包括具有多种介电材料的多层结构。在一些实施例中，接触蚀刻停止层(CESL)322设置在ILD层320与外延源极/漏极部件310A、310B、介电层266(介电鳍270A，270B的)和栅极间隔件289之间。CESL 322包括与ILD层320不同的材料，诸如与ILD层320的介电材料不同的介电材料。例如，在ILD层320包括包含硅和氧的介电材料，并且介电常数小于约二氧化硅的介电常数的情况下，CESL 322可以包括硅和氮，诸如氮化硅或氮氧化硅。
ILD层320和/或CESL 322填充剩余的源极/漏极凹槽295。在所示的实施例中，ILD层320和/或CESL 322设置在外延源极/漏极部件310A、310B的从介电鳍270A、270B延伸到外延源极/漏极部件310A、310B的顶面(小平面)的小平面上并与该小平面物理接触，而外延源极/漏极部件310A、310B的从介电鳍270A、270B延伸到外延源极/漏极部件310A、310B的底面(小平面)的小平面(即，设置在鳍部分206’上的表面)由于气隙312而没有物理接触任何介电材料。ILD层320和CESL 322是多层互连(MLI)部件330的一部分。在一些实施例中，ILD层320和CESL 322形成MLI部件330的最底层(例如，ILD 0)。MLI部件330电耦接各种器件(例如，多栅极器件200的p型晶体管和/或n型晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅电极和/或多栅极器件200的p型晶体管和/或n型晶体管的外延源极/漏极部件)，使得各种器件和/或组件可以按照多栅极器件200的设计要求指定的方式工作。MLI部件330包括被配置为形成各个互连结构的介电层和导电层(例如，金属层)的组合。导电层被配置为形成垂直互连部件，诸如器件级接触件和/或通孔，和/或水平互连部件，诸如导线。垂直互连部件通常在MLI部件330的不同层(或不同平面)中连接水平互连部件。在操作期间，互连部件被配置为在器件和/或多栅极器件200的组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配到多栅极器件200的器件和/或组件。
转至图18至图25，执行栅极替换工艺以用金属栅极堆叠件替换伪栅极堆叠件280，并且执行沟道释放工艺(见图22、图23)以在多栅极器件200的沟道区域中形成悬浮沟道层，金属栅堆叠件至少部分地围绕悬浮沟道层。为了便于描述和理解，图18至图25沿图18中的线G-G截取(切割)(并且因此称为金属栅极切割立体图)。转至图18，通过部分地去除伪栅极堆叠件280而在栅极结构290中形成栅极开口340。例如，执行蚀刻工艺，该蚀刻工艺使伪栅极294凹进，直至伪鳍270A、270B的介电层266暴露并从伪栅电极294的剩余部分之间延伸(突出)。在图18中，在使伪栅电极294凹进之后，伪栅电极294的最顶部表面相对于衬底206的顶面低于介电鳍270A、270B的介电层266的最顶部表面。在一些实施例中，多栅极器件200的伪栅电极294的最顶部表面与沟道区域中的介电层266的最顶部表面之间的高度差Δh1为约5nm至约20nm。蚀刻工艺被配置为相对于ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292选择性地去除伪栅电极294。换句话说，蚀刻工艺实质上去除了伪栅电极294，但是没有去除或基本不去除ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比诸如含硅介电材料的介电材料(即，ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292)更高的速率蚀刻多晶硅(即，伪栅电极294)(即，蚀刻剂相对于多晶硅具有高蚀刻选择性)。在一些实施例中，诸如所描绘的，蚀刻工艺不去除伪栅极电介质232，使得伪栅极电介质292保持覆盖介电层266的暴露部分。在一些实施例中，蚀刻工艺部分地或完全地去除伪栅极电介质292。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施包括HBr和/或Cl2的蚀刻气体，以相对于含硅介电材料(即，ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292)实现对多晶硅(即，伪栅电极294)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，该湿蚀刻剂溶液包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或它们的组合。例如，在一些实施例中，湿蚀刻工艺可以实施四甲基氢氧化铵(TMAH)蚀刻溶液，以实现相对于含硅介电材料(即ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292)对多晶硅(即，伪栅电极294)的选择性蚀刻。可以调整蚀刻工艺的各个参数，以实现对伪栅电极294的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖ILD层320、CESL 322和/或栅极间隔件289，但是其中具有暴露伪栅电极294的开口。
转至图19和图20，从多栅极器件200的沟道区域中的介电鳍270A去除介电层266。在图19中，执行光刻工艺，诸如本文描述的那些，以形成其中限定有开口352A和开口352B的图案化掩模层350。在一些实施例中，图案化掩模层350是图案化的抗蚀剂层。图案化掩模层350覆盖跨越晶体管界面区域的介电鳍，诸如介电鳍270B。例如，图案化掩模层350覆盖第一晶体管区域202A和第二晶体管区域202B之间的晶体管界面区域，该晶体管界面区域包括第一晶体管区域202A和第二晶体管区域202B之间的界面、第一晶体管区域202A的与该界面相邻的一部分，以及第二晶体管区域202B的与该界面相邻的一部分。在所示的实施例中，介电鳍270B跨越晶体管界面区域并且因此被图案化掩模层350覆盖。在一些实施例中，诸如所描述的，图案化掩模层350覆盖介电鳍270B的暴露的顶面和侧壁(包括栅极电介质232设置在其上方的部分)。在一些实施例中，图案化掩模层350仅覆盖介电鳍270B的暴露的顶面(包括栅极电介质232的设置在其上方的部分)。开口352A、352B暴露介电鳍，该介电鳍跨越晶体管区域内的不同器件部件和/或不同晶体管部件之间的界面区域，诸如介电鳍270A。例如，开口352A暴露第一晶体管区域202A中的最左介电鳍270A和第二晶体管区域202B中的最右介电鳍270A。开口352A进一步暴露第一晶体管区域202A中的栅极结构290的部分，并且开口352B进一步暴露第二晶体管区域202B中的栅极结构290的部分。
在图20中，然后执行蚀刻工艺以从介电鳍270A的设置在多栅极器件200的沟道区域中的部分中去除介电层266，使得介电鳍270A具有位于多栅极器件200的沟道区域中具有第一部分270A-1并且具有位于多栅极器件200的源极/漏极区域中的第二部分270A-2。第一部分270A-1仅包括介电部件260，而第二部分270A-2包括介电层266和介电部件260(即，介电衬垫262和氧化物层264)。在所示的实施例中，蚀刻工艺选择性地蚀刻介电层266，而最少(至没有)蚀刻栅极间隔件289、ILD层320和/或CESL322。换句话说，蚀刻工艺基本去除介电层266，但不去除或基本不去除栅极间隔件289、ILD层320和/或CESL 322。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比含硅介电材料(即，ILD层320、CESL 322和/或栅间隔件289)更高的速率蚀刻含金属和氧介电材料(即，介电层266)(即，蚀刻剂相对于含金属和氧介电材料具有高蚀刻选择性)。在一些实施例中，蚀刻剂在介电层266与栅极间隔件289、ILD层320和/或CESL 322之间具有第一蚀刻选择性，并且在介电层266与伪栅极电介质292和/或伪栅电极294之间具有第二蚀刻选择性，其中第一蚀刻选择性大于第二蚀刻选择性。在这样的实施例中，诸如在图20中所描绘的，蚀刻工艺不去除或基本不去除栅极间隔件289、ILD层320和/或CESL 322，而部分地去除伪栅极电介质292和/或伪栅电极294。例如，蚀刻工艺去除覆盖开口352A、352B中的介电层266的伪栅极电介质292的部分，并部分地去除覆盖多栅极器件200的沟道区域中的鳍208A、208B、硅锗层258和/或介电衬垫235的伪栅极电介质292和/或伪栅电极294的部分。在一些实施例中，蚀刻工艺部分地去除了图案化掩模层350。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施含氯蚀刻气体以实现相对于多晶硅(即，伪栅电极294)、其他介电材料(即，ILD层320、CESL 322和/或栅极间隔件289)和/或抗蚀剂材料(即，图案化掩模层350)的对含金属和氧介电材料(即，介电层266)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，其包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或其组合。可以调整蚀刻工艺的各个参数，以实现对介电层266的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤。此后，例如通过抗蚀剂剥离工艺、蚀刻工艺、其他合适的工艺或其组合，从多栅极器件200去除图案化掩模层350或其任何剩余部分。
在图21中，从栅极开口340去除伪栅电极294的剩余部分。例如，蚀刻工艺完全去除伪栅电极294以暴露半导体层堆叠件210。蚀刻工艺类似于用于部分地去除伪栅电极294的蚀刻工艺，以上参照图18描述的。例如，蚀刻工艺被配置为选择性地蚀刻伪栅电极194，而最少(至没有)蚀刻多栅极器件200的其他部件，诸如栅极间隔件289、介电鳍270A、270B、ILD层320、CESL 322和/或半导体层220。在所示的实施例中，蚀刻工艺进一步选择性地蚀刻伪栅电极294，而最少(至没有)蚀刻伪栅极电介质292，使得伪栅极电介质292保持覆盖半导体层堆叠件210和多栅极器件200的沟道区域中的介电鳍270B的介电层266。在一些实施例中，蚀刻工艺被配置为完全或部分地去除伪栅极电介质292。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。例如，在一些实施例中，干蚀刻工艺可以实施包括HBr和/或Cl2的蚀刻气体，以实现相对于含硅介电材料(即，ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292)的对多晶硅(即，伪栅电极294)的选择性蚀刻。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，其包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或其组合。例如，在一些实施例中，湿蚀刻工艺可以实施四甲基氢氧化铵(TMAH)蚀刻溶液，以实现相对于含硅介电材料(即ILD层320、ILD层320、CESL 322、栅极间隔件289和/或伪栅极电介质292)的对多晶硅(即伪栅电极294)的选择性蚀刻。可以调整蚀刻工艺的各个参数，以实现对伪栅电极294的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻工艺包括多个步骤。例如，蚀刻工艺可以交替使用蚀刻剂以分别去除伪栅电极294的各个层。在一些实施例中，执行诸如本文所描述的光刻工艺以在蚀刻工艺期间形成覆盖ILD层320、CESL 322、介电鳍270B、介电鳍270B和/或栅极间隔件289的图案化掩模层。在一些实施例中，用于去除图21中的伪栅电极294的剩余部分的蚀刻工艺可以与以上参照图18描述的用于部分地去除伪栅电极294的蚀刻工艺。例如，用于去除伪栅电极294的剩余部分的蚀刻工艺是湿多晶硅蚀刻，而以上参照图18描述的用于部分地去除伪栅电极294的蚀刻工艺是干多晶硅蚀刻，反之亦然。在一些实施例中，用于去除图21中的伪栅电极294的剩余部分的蚀刻工艺可以与以上参照图18描述的用于部分地去除伪栅电极294的蚀刻工艺相同。例如，根据工艺的考虑，两种蚀刻工艺都是干多晶硅蚀刻或湿多晶硅蚀刻。
在图22和图23中，执行两步沟道释放工艺以形成用于多栅极器件200的每个晶体管区域内的晶体管的沟道，诸如第一晶体管区域202A和第二晶体管区域202B。例如，两步沟道释放工艺包括用于去除硅锗牺牲层258的第一沟道蚀刻工艺和用于去除半导体层215的第二沟道蚀刻工艺。参照图22，通过第一沟道蚀刻工艺从多栅极器件200的沟道区域选择性地去除由栅极开口340暴露的硅锗牺牲层258，从而形成将半导体层堆叠件210的第一侧壁与介电鳍270A的第一部分270A-1分离的间隙360A，以及将半导体层堆叠件210的第二侧壁与介电鳍270B分离的间隙360B。第一沟道蚀刻工艺还从多栅极器件200的沟道区域中选择性地去除伪栅极电介质232的剩余部分，但是不从半导体层堆叠件210的第一侧壁和第二侧壁去除介电衬垫235。沿半导体层堆叠件210的第一侧壁设置的介电鳍270A的第一部分270A-1与介电衬垫235之间以及沿半导体层堆叠件210的第二侧壁设置的介电鳍270B与介电衬垫235之间的x方向限定间隔s1。间隔s1对应于沿间隙360A和间隙360B的x方向的宽度。在一些实施例中，间隔s1约等于硅锗层258的厚度t5，尽管本发明涵盖间隔s1大于或小于厚度t5的实施例。在一些实施例中，间隔s1为约4nm至约12nm。
在图23中，通过第二沟道蚀刻工艺从多栅极器件200的沟道区域中选择性地去除由栅极开口340暴露的半导体层堆叠件210的半导体层215，从而形成通过气隙362彼此分离的悬浮半导体层220’和/或鳍部分206’。第二沟道蚀刻工艺进一步从由栅极开口340暴露的半导体层堆叠件210的第一侧壁和第二侧壁选择性地去除介电衬垫235，从而沿x方向增加了间隙360A和间隙360B的宽度。例如，间隙360A、360B的间隔s1增加到间隔s2，其中间隔s2约等于硅锗层258的一个的厚度t5和介电衬垫235的一个的厚度t3之和(即，s2≈t5+t3)。这样，第一晶体管区域202A和第二晶体管区域202B每个都具有至少一个悬浮半导体层220’。例如，第一晶体管区域202A和第二晶体管区域202B每个都包括沿着z方向垂直堆叠的三个悬浮半导体层220’，这将提供三个沟道，在晶体管的工作期间，电流可以通过三个沟道在相应的外延源极/漏极部件(外延源极/漏极部件310A或外延源极/漏极部件310B)之间流动。悬浮半导体层220’因此在下文中被称为沟道层220’。沿z方向在沟道层220’之间限定间隔s3，并且沿x方向在沟道层220’与介电鳍270A、270B之间限定间隔s2。间隔s3对应于间隙362的宽度。在一些实施例中，间隔s3约等于半导体层215的厚度t1，尽管本发明涵盖间隔s3大于或小于厚度t1的实施例。在一些实施例中，每个沟道层220’具有纳米尺寸，并且可以被单独地或共同地称为“纳米结构”。例如，每个沟道层220’可以具有沿x方向的约10nm至约90nm的宽度、沿y方向的约8nm至约400nm的长度以及沿z方向的约4nm至约10nm的厚度。在一些实施例中，沟道层220’的厚度与厚度t2基本相同。本发明进一步考虑具有亚纳米尺寸的沟道层220’的实施例。在一些实施例中，沟道层220’具有圆柱状轮廓(例如，纳米线)、矩形轮廓(例如，纳米棒)、片状轮廓(例如，纳米片(即，XY平面中的尺寸大于在X-Z平面和Y-Z平面中的尺寸以形成片状结构))或任何其他合适的形状轮廓。
两步沟道释放工艺实现了分离的蚀刻步骤，以去除硅锗牺牲层258(图22)和半导体层215(图23)。已经观察到，这种工艺使沟道释放期间半导体层220的任何未如预期的蚀刻(以及因此的损失)最小化，从而改善沟道层220’的轮廓均匀性。例如，在两步沟道释放工艺之后，沟道层220’沿z方向上的厚度、沿x方向的宽度以及沿y方向的长度基本相同。介电衬垫235可以进一步改善沟道层220’的轮廓均匀性。例如，介电衬垫235在去除硅锗牺牲层258和半导体层215的工艺期间保护半导体层220的侧壁，防止和/或限制沿x方向的半导体层220的蚀刻，沿x方向的半导体层220的蚀刻将减小半导体层220沿x方向的宽度，从而导致沟道层220’之间的宽度差(例如，其中一个半导体层220沿x方向比另一个半导体层220蚀刻得更多)和/或沟道层220’的宽度小于多栅极器件200的晶体管所需的目标宽度。将介电衬垫235用于制造中还扩大了工艺窗口，诸如用于第二沟道蚀刻工艺的蚀刻工艺窗口和/或用于随后用金属栅极填充栅极开口340的金属间隙填充窗口。例如，去除介电衬垫235将间隔s1增加到间隔s2，与用于填充金属栅极的常规制造工艺相比，在沟道层220’和介电鳍270A、270B之间提供了更宽的间隔。沟道层220’与介电鳍270A、270B之间的较宽间隔可以减少和/或防止金属间隙填充问题，诸如在金属栅极内形成空隙。
第一沟道蚀刻工艺和第二沟道蚀刻工艺均被配置为分别选择性地蚀刻硅锗牺牲层258和半导体层215，而最少(至没有)蚀刻半导体层220、鳍部分206’、隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B、ILD层320和/或CESL 322。在一些实施例中，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比硅(即，半导体层220和鳍部分206’)和介电材料(即，隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B、ILD层320和/或CESL 322)更高的速率蚀刻硅锗(即，硅锗牺牲层258和半导体层215)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。在一些实施例中，第一沟道蚀刻工艺的蚀刻剂在硅锗牺牲层258和隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B、ILD层320和/或CESL 322之间具有第一蚀刻选择性，并且在硅锗牺牲层258与伪栅极电介质292之间具有第二蚀刻选择性，其中第一蚀刻选择性大于第二蚀刻选择性。在这样的实施例中，诸如在图22中所描绘的，第一沟道蚀刻工艺因此不去除或基本不去除隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B、ILD层320和/或CESL 322，但去除伪栅极电介质292。在一些实施例中，第二沟道蚀刻工艺的蚀刻剂在半导体层215和隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B，ILD层320和/或CESL 322之间具有第一蚀刻选择性，并且在半导体层215和介电衬垫235之间的第二蚀刻选择性，其中第一蚀刻选择性大于第二蚀刻选择性。在这样的实施例中，诸如在图23中所描绘的，第二沟道蚀刻工艺因此不去除或基本不去除隔离部件255、介电鳍270A、介电鳍270B、栅极间隔件289、内部间隔件300A、内部间隔件300B、ILD层320和/或CESL 322，但去除介电衬垫235。在一些实施例中，第一沟道蚀刻工艺和/或第二沟道蚀刻工艺部分但最小地蚀刻半导体层220、鳍部分206’和/或隔离部件255。例如，在图23中，第二沟道蚀刻工艺使鳍部分206’略微凹进，使得多栅极器件200的源极/漏极区域中的鳍部分206’的最顶部表面相对于衬底206的顶面低于多栅极器件200的源极/漏极区域中的鳍部分206’的最顶部表面。在进一步的实例中，在图23中，第二沟道蚀刻工艺还使隔离部件255的由栅极开口340暴露的部分略微凹进，诸如介电衬垫235和氧化物材料250的未由介电鳍270A、270B覆盖的部分。第二沟道蚀刻工艺不使氧化物材料250的设置在介电鳍270A、270B下方的部分凹进，使得隔离部件255在多栅极器件200的沟道区域中具有氧化物延伸部250’。在这样的实施例中，多栅极器件200的沟道区域中的鳍部分206’的最顶部表面相对于衬底206的顶面低于隔离部件255的氧化物延伸部250’的最顶部表面。在一些实施例中，隔离部件260(即，介电衬垫235和205)的凹进部分的最顶部表面与多栅极器件200的沟道区域中的鳍部分206’的最顶部表面基本是平面的。
第一沟道蚀刻工艺和第二沟道蚀刻工艺中的每个是干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可以实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。湿蚀刻工艺可以实施湿蚀刻剂溶液，其包括H2SO4、H2O2、NH4OH、HCl、HF、DHF、HNO3、H3PO4、H2O(可以是DIW或DIWO3)、O3、其他合适的化学物质或其组合。可以调整蚀刻工艺的各个参数，以实现硅锗牺牲层258和/或半导体层215的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，干蚀刻工艺(诸如RIE工艺)利用含氟气体(例如，SF6)来选择性地蚀刻半导体层215和硅锗牺牲层258。可以调整含氟气体与含氧气体(例如，O2)的比率、蚀刻温度和/或RF功率以选择性地蚀刻硅锗或硅。在一些实施例中，湿蚀刻工艺利用包括NH4OH和H2O的蚀刻溶液来选择性地蚀刻半导体层215和硅锗牺牲层258。在一些实施例中，使用HCl的化学汽相蚀刻工艺选择性地蚀刻半导体层215和硅锗牺牲层258。在一些实施例中，在执行第一沟道蚀刻工艺和/或第二沟道蚀刻工艺之前，可以实施氧化工艺以将半导体层215和硅锗牺牲层258转换成硅锗氧化物部件，其中第一沟道蚀刻工艺和/或第二沟道蚀刻工艺然后去除硅锗氧化物部件。在一些实施例中，蚀刻工艺包括多个步骤。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖ILD层320、CESL 322和/或栅极间隔件289，但是其中具有暴露多栅极器件200的沟道区域的开口。在一些实施例中，在去除硅锗牺牲层258、半导体层215和介电衬垫235之后，执行蚀刻工艺以修改沟道层220’的轮廓以获得期望的尺寸和/或期望的形状。
转至图24，在栅极开口340中形成金属栅极堆叠件370(也称为金属栅极和/或高k金属栅极)。金属栅极堆叠件370被配置为根据多栅极器件200的设计要求来实现期望的功能。金属栅极堆叠件370每个包括栅极电介质372(例如，栅极介电层)和栅电极374(例如，功函层和体导电层)。金属栅堆叠件370可以包括许多其他层，诸如覆盖层、界面层、扩散层、阻挡层、硬掩模层或其组合。在一些实施例中，形成金属栅极堆叠件370包括在多栅极器件200上方沉积栅极介电层，其中栅极介电层部分地填充栅极开口340，在栅极介电层上方沉积栅电极层，其中栅电极层填充栅极开口340的剩余部分，以及执行平坦化工艺以从多栅极200去除过量的栅极材料。例如，执行CMP工艺，直至到达(暴露)ILD层320的顶面，使得栅极结构290的顶面在CMP工艺之后与ILD层320的顶面基本上是平面的。栅极电介质372和栅电极374每个均不间断地从第一晶体管区域202A延伸到第二晶体管区域202B。由于金属栅堆叠件370跨越第一晶体管区域202A和第二晶体管区域202B，因此金属栅堆叠件370可以在与第一晶体管区域202A和第二晶体管区域202B相对应的区域中具有不同的层。例如，与第二晶体管区域202B相对应的栅极电介质372和/或栅电极374的层的数量、配置和/或材料可以不同于与第一晶体管区域202A相对应的栅极电介质372和/或栅电极374的层的数量、配置和/或材料。
栅极电介质372部分地填充栅极开口340并包裹相应的沟道层220’，使得栅极电介质372部分地填充间隙360和间隙362。在所示的实施例中，栅极电介质372覆盖沟道层220’的暴露表面，使得栅极电介质372沿着沟道层220’的顶面、底面和侧壁设置。例如，栅极电介质372围绕沟道层220’，使得每个沟道层220’由相应的栅极电介质372包裹和/或包围。在一些实施例中，栅极电介质372进一步设置在多栅极器件200的沟道区域中的鳍部分206’、隔离部件255、介电鳍270A的第一部分270A-1和介电鳍270B。在所示的实施例中，每个栅极开口340部分地填充有相应的栅极电介质372，该栅极电介质372设置在鳍部分206’、隔离部件255、介电鳍270A的第一部分270A-1和介电鳍270B上方，从第一晶体管区域202A不间断地延伸到第二晶体管区域202B。栅极电介质372包括高k介电层，该高k介电层包括高k介电材料，就金属栅堆叠件370而言，该高k介电材料是指介电常数大于二氧化硅的介电常数(k≈3.9)的介电材料。例如，高k介电层包括HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适用于金属栅堆叠件的高k介电材料或其组合。高k介电层通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。例如，ALD工艺沉积高k介电层。在一些实施例中，ALD工艺是共形沉积工艺，使得高k介电层的厚度在多栅极器件200的各个表面上方是基本均匀的(共形的)。在一些实施例中，栅极电介质372包括设置在高k介电层和沟道层220’之间的界面层。界面层包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。界面层通过本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合。例如，通过化学氧化工艺形成界面层，该化学氧化工艺将沟道层220’的暴露表面暴露于氢氟酸。在一些实施例中，通过热氧化工艺形成界面层，该热氧化工艺将沟道层220’的暴露表面暴露于氧气和/或空气环境中。在一些实施例中，在形成高k介电层之后形成界面层。例如，在一些实施例中，在形成高k介电层之后，可以在氧气和/或氮气环境(例如，一氧化二氮)中对多栅极器件200进行退火。
栅电极374形成在栅极电介质372上方，从而填充栅极开口340的剩余部分并包裹相应的沟道层220’，使得栅电极374填充间隙360和间隙362的剩余部分。在所示实施例中，栅电极374沿着沟道层220’的顶面、底面和侧壁设置。例如，栅电极374围绕沟道层220’。在一些实施例中，栅电极374进一步设置在多栅极器件200的沟道区域中的鳍部分206’、隔离部件255、介电鳍270A的第一部分270A-1和介电鳍270B上方。栅电极374包括导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、钴、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或其组合。在一些实施例中，栅电极374包括功函层和体导电层。功函层是调整为具有期望的功函数(例如，n型功函数或p型功函数)的导电层，并且导电体层是形成在功函层上方的导电层。在一些实施例中，功函层包括n型功函材料，诸如Ti、银、锰、锆、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的n型功函材料或其组合。在一些实施例中，功函层包括p型功函材料，诸如钌、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或其组合。体(或填充)导电层包括合适的导电材料，诸如Al、W、Ti、Ta、多晶硅、Cu、金属合金、其他合适的材料或其组合。栅电极284通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、镀、其他合适的工艺或其组合。
转至图25，执行自对准金属栅极切割工艺，其去除金属栅极堆叠件370的一部分以在第一晶体管区域202A中形成金属栅极370A并且在第二晶体管区域202B中形成金属栅极370B，其中介电鳍270B将金属栅极370A和金属栅极370B分离并隔离。例如，执行回蚀刻工艺以使栅电极374凹进，直至介电鳍270B的顶面没有栅电极374(即，栅电极374没有设置在介电鳍270B的顶面上方并且不在介电鳍270B的顶面上方延伸)。该回蚀刻工艺重新打开栅极开口340。在回蚀刻工艺之后，栅电极374不再不间断地从第一晶体管区域202A延伸到第二晶体管区域202B，从而在第一晶体管区域202A中形成栅电极374A并且在第二晶体管区域202B中形成栅电极374B，其中介电鳍270B将栅电极374A和栅电极374B彼此分离。此外，在回蚀刻工艺之后，栅电极374A、374B保留并在介电鳍270A(特别是介电鳍270A的第一部分270A-1)上方延伸。在所示的实施例中，相对于衬底206的顶面，栅电极374A、374B的顶面低于介电鳍270B的顶面并且高于介电鳍270A的顶面。例如，栅电极374A、374B的最顶部表面和介电鳍270B的最顶部表面(例如，介电层266的最顶部表面)之间的高度差Δh2为约5nm至约20nm。在一些实施例中，栅电极374A、374B的顶面与介电鳍270B的顶面基本是平面的。在一些实施例中，栅电极374A、374B的顶面与介电鳍270A的顶面基本是平面的。在进一步所示的实施例中，回蚀刻工艺不蚀刻或很少蚀刻栅极电介质372，使得栅极电介质372仍不间断地从第一晶体管区域202A延伸至第二晶体管区域202B，并进一步完全或部分地保留，这取决于沿着栅极间隔件289的侧壁的蚀刻量。因此，金属栅极370A包括相应栅极电介质372和相应栅电极374A的相应部分，并且金属栅极370B包括相应栅极电介质372和相应栅电极374B的相应部分。
金属栅极切割工艺被称为“自对准”，因为栅极隔离结构(此处为介电鳍270B)在金属栅极370A和金属栅极370B之间对准，而在形成金属栅极堆叠件370之后无需执行光刻工艺。栅极隔离结构的自对准放置可在多栅极器件200的不同器件(诸如晶体管)之间提供电隔离。栅极隔离结构的自对准放置可实现更高的封装密度，而不会对高密度IC中的紧密间隔器件的工作产生负面影响。例如，第一晶体管区域202A的有源区域(例如，鳍部分206’)与第二晶体管区域202B的有源区域(例如，鳍部分206’)之间的间隔S4可以小于当实施非自对准金属栅极切割技术以提供栅极隔离时，相邻晶体管区域的有源区域之间所需的间隔，该非自对准金属栅极切割技术通常需要光刻工艺来形成栅极隔离结构。在一些实施例中，间隔S4为约20nm至约50nm。有源区域之间的较小间隔是可能的，因为所提出的自对准金属栅极切割技术不会遭受与非自对准金属栅极切割技术相关的覆盖问题。因此，可以在有源区域之间实现较小的间隔，而不会具有未如预期的对沟道层220’、金属栅极370A和/或金属栅极370B造成损坏的风险，这种损坏可能是由非自对准金属栅极切割技术固有的工艺变化引起的。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是必需的。
回蚀刻工艺被配置为相对于栅极电介质232、栅极间隔件289、ILD层320、CESL 322和/或介电层266选择性地去除栅电极374。换句话说，回蚀刻工艺实质上去除了栅电极374，但是不去除或基本不去除栅极电介质232、栅间隔件层289、ILD层320、CESL 322和/或介电层266。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比介电材料(例如，栅极间隔件289、ILD层320、CESL 322、介电层266和/或栅极电介质232)更高的速率蚀刻金属材料(例如，栅电极374)(即，蚀刻剂相对于金属材料具有高蚀刻选择性)。回蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或其组合。在一些实施例中，回蚀刻工艺是湿蚀刻工艺，其实施湿蚀刻剂溶液，该溶液去除金属材料而基本上不去除介电材料。例如，湿蚀刻剂溶液包括NH4OH、H2O2和H2O。在一些实施例中，湿蚀刻剂溶液包括DHF、KOH、NH4OH、H2O2、NH3、HF、HNO3、H2SO4、H3PO4、HCl、CH3COOH、H2O(可以是DIW或DIWO3)、O3、其他合适的湿蚀刻剂溶液成分，或其组合。在一些实施例中，回蚀刻工艺是干蚀刻工艺，该干蚀刻工艺实施含氢蚀刻气体(例如，H2和/或CH4)、含氮蚀刻气体(例如，N2和/或NH3)、含氯蚀刻气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含氧蚀刻气体(例如，O2)、含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)、含溴蚀刻气体(例如，Br、HBr、CH3Br、CH2Br2和/或CHBr3)、含碘蚀刻气体、其他合适的蚀刻气体或它们的组合。在一些实施例中，干蚀刻工艺可以使用载气来输送蚀刻气体。载气包括氮气、氩气、氦气、氙气、其他合适的载气成分或它们的组合。可以调整蚀刻工艺的各个参数，以实现对栅电极274的选择性蚀刻，诸如蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气浓度与蚀刻气体浓度的比率、湿蚀刻溶液浓度、湿蚀刻溶液中的第一湿蚀刻成分浓度与第二湿蚀刻成分浓度的比率、RF源的功率、偏置电压、压力、蚀刻工艺的持续时间、蚀刻工艺期间工艺室中保持的温度、蚀刻工艺期间晶圆的温度、湿蚀刻溶液的温度、其他合适的蚀刻参数或其组合。在一些实施例中，回蚀刻工艺包括多个步骤(例如，蚀刻步骤被配置为蚀刻栅电极374的特定层)。
然后，制造可以继续进行以形成各个接触件，诸如栅极接触件和源极/漏极接触件，以促进多栅极器件200的晶体管的操作。转至图26，栅极接触件380形成至金属栅极370A、370B。栅极接触件380填充栅极开口340的剩余部分，使得栅极接触件380设置在栅极结构290的栅极间隔件289之间。栅极接触件380不间断地从第一晶体管区域202A延伸到第二晶体管区域202B。栅极接触件290因此在介电鳍270B的顶面上方延伸。在所示的实施例中，栅极电介质372将栅极接触件290与介电鳍270B分离。本发明内容考虑了其中栅极接触件290直接、物理地接触介电鳍270B(特别是介电层266)的实施例，例如，在图25的回蚀刻工艺期间从介电鳍270B的顶面去除栅极电介质372的实施例中。栅极接触件290包括接触晶种层382和设置在接触晶种层382上方的接触体层384。接触晶种层382沿x方向设置在ILD层320和/或CESL 322之间，并且沿y方向设置在栅极间隔件289之间。接触晶种层382也设置在栅电极374A、374B的相应顶面上并物理接触栅电极374A、374B的相应顶面。接触体层384具有沿x方向设置在介电鳍270B与ILD层320和/或CESL 322之间的第一部分以及沿x方向设置在第一部分上方且设置在ILD层320和/或CESL 322之间的第二部分。接触体层384也沿y方向设置在栅极间隔件289之间，并且物理接触接触晶种层382。接触体层384进一步不间断地从第一晶体管区域202A延伸到第二晶体管区域202B。接触晶种层382和接触体层384每个均包括钨、钌、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、其合金或它们的组合。在所示的实施例中，接触晶种层382和接触体层384包括钨、钌和/或钴。例如，接触晶种层382是钨晶种层，并且接触体层384是钨体层。
在一些实施例中，通过执行第一沉积工艺以在部分填充栅极开口340的栅电极374A、374B上方形成接触晶种材料并执行第二沉积工艺以在接触晶种材料上方形成接触体材料来形成栅极接触件290，其中，接触体材料填充栅极开口的剩余部分。第一沉积工艺和第二沉积工艺可以包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、电镀、化学镀、其他合适的沉积方法或其组合。在所示的实施例中，接触晶种层382通过选择性的、自底向上的沉积工艺(例如，选择性CVD)形成，并且接触体层384通过毯式沉积工艺(例如，覆盖CVD)形成。在这样的实施例中，接触晶种材料从栅电极374A、374B生长，并且从栅电极374A生长的接触晶种材料不与从栅电极374B生长的接触晶种材料合并或连接，使得金属栅极370A、370B中的每个具有形成在其上方的相应接触晶种层382。在进一步这样的实施例中，在毯式沉积工艺之后，将接触体层384设置在接触晶种层382和ILD层320、CESL322和/或栅极间隔件289的顶面上方。执行CMP工艺和/或其他平坦化工艺以例如从ILD层320的顶面上方去除过量的接触体材料，产生栅极接触件290(即，填充栅极开口340的接触晶种层382和接触体层384)。CMP工艺使栅极接触件290的顶面平坦化，使得ILD层320的顶面和栅极接触件290的顶面形成基本平坦的表面。在一些实施例中，栅极接触件290包括接触阻挡层，该接触阻挡层包括促进周围的介电材料(此处为栅极间隔件289、介电层266、栅极电介质232、ILD层320和/或CESL 322)与接触晶种层382和周围的介电材料和接触体层384之间的粘合的材料。接触阻挡层的材料可以进一步防止金属成分(例如，金属原子/离子)从栅极接触件290扩散到周围的介电材料中。在一些实施例中，接触阻挡层包括钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、钯、钯合金、被配置为促进和/或增强金属材料和介电材料之间的粘合和/或防止金属成分从金属材料扩散到介电材料的其他合适的成分，或其组合。例如，接触阻挡层包括钽、氮化钽、氮化钽铝、氮化钽硅、碳化钽、钛、氮化钛、氮化钛硅、氮化钛铝、碳化钛、钨、氮化钨、碳化钨、氮化钼、钴、氮化钴、钌、钯或其组合。
转至图27A至图27C，源极/漏极接触件390形成为外延源极/漏极部件310A、310B。为了便于描述和理解，图27A是在经历与图2至图26相关联的处理之后的多栅极器件200的立体图；图27B是在经历与图2至图26相关联的处理之后的沿着图27A中的线G-G的截面图(并且可以称为金属栅极切割截面图)；并且图27C是在经历与图2至图26相关联的处理之后的沿着图27A中的线S-S的截面图(并且可以称为间隔件切割截面图)。在图27A至图27C中，源极/漏极接触件390延伸穿过ILD层395、CESL 398、ILD层320和CESL 322至外延源极/漏极部件310A、310B。在一些实施例中，通过在多栅极器件200上方(特别是在栅极接触件380、CESL 322、ILD层320和栅极间隔件289上方)沉积CESL 398、在CESL 398上方沉积ILD层395，图案化ILD层和/或CESL(例如，ILD层395、320和/或CESL 398、322)以形成源极/漏极接触开口，并用导电材料填充源极/漏极接触开口来形成源极/漏极接触件390。图案化ILD层395、320和/或CESL398、322可以包括光刻工艺和/或蚀刻工艺。在一些实施例中，光刻工艺包括在ILD层395上方形成抗蚀剂层，将抗蚀剂层暴露于图案化的辐射，以及显影暴露的抗蚀剂层，从而形成图案化的抗蚀剂层，该图案化的抗蚀剂层可用作蚀刻延伸穿过ILD层395、CESL398、ILD层320和CESL 322，以暴露外延源极/漏极部件310A、310B的源极/漏极接触开口的掩蔽元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或其组合。此后，用一种或多种导电材料填充源极/漏极接触开口，诸如钨、钌、钴、铜、铝、铱、钯、铂、镍、其他低电阻率金属成分、它们的合金或其组合。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或其组合来沉积导电材料。在一些实施例中，源极/漏极接触件390包括体层(也称为导电插塞)。在一些实施例中，源极/漏极接触件390包括阻挡层、粘合层和/或设置在主体层与ILD层395、320和/或CESL 398、322之间的其他合适的层。在这样的实施例中，阻挡层和/或粘合层共形于源极/漏极接触开口，使得阻挡层和/或粘合层设置在ILD 395、320和/或CESL398、322上，并且体层设置在阻挡层和/或粘合层上。在一些实施例中，阻挡层、粘合层和/或其他合适的层包括钛、钛合金(例如，TiN)、钽、钽合金(例如，TaN)、其他合适的成分或它们的组合。之后，可以通过诸如CMP工艺的平坦化工艺去除任何过量的导电材料，从而平坦化ILD层395的顶面和源极/漏极接触件390的顶面。
因此，多栅极器件200包括第一晶体管区域202A中的第一晶体管和第二晶体管区域202B中的第二晶体管。第一晶体管具有金属栅极370A(每个金属栅极包括相应的栅极电介质372和栅电极374A的相应部分)，并且第二晶体管具有金属栅极370B(每个金属栅极370B包括相应的栅极电介质372和相应的栅电极374B的相应部分)。每个第一晶体管还包括相应的外延源极/漏极部件310A，并且每个第二晶体管还包括相应的外延源极/漏极部件310B。每个金属栅极370A包裹相应的沟道层220’，并设置在相应的外延源极/漏极部件310A之间。每个金属栅极370B包裹相应的沟道层220’，并且设置在相应的外延源极/漏极部件310B之间。在金属栅极切割截面图(图27B)中，在第一晶体管中，每个金属栅极370A设置在相应的沟道层220’的第一侧壁和介电鳍270A的相应的第一部分270A-1之间并与其物理接触，并且进一步设置在相应的沟道层220’的第二侧壁和介电鳍270B之间并且与其物理接触，而在第二晶体管中，每个金属栅极370B设置在相应沟道层220’的第一侧壁和介电鳍270B之间并与其物理接触，并且进一步设置在相应的沟道层220’的第二侧壁与介电鳍270A的相应的第一部分270A-1之间的并与其物理接触。金属栅极370A、370B也设置在相应的沟道层220’的顶面和底面上并与其物理接触，该顶面和底面在第一侧壁和第二侧壁之间延伸。金属栅极370A、370B因此完全围绕它们相应的沟道层220’，使得多栅极器件200的第一晶体管和第二晶体管可以被称为GAA晶体管。在所示的实施例中，金属栅极370A、370B覆盖它们相应的沟道层220’的四个侧面。本发明考虑了金属栅极370A、370B根据沟道层220’和/或多栅极器件200的配置覆盖其相应的沟道层220’的多于或少于四个侧面的实施例。
在栅极间隔件切割截面图(图27C)中，在第一晶体管中，介电衬垫235设置在相应的沟道层220’的第一侧壁和相应的内部间隔件300B之间并与其物理接触，并且进一步设置在相应的沟道层220’的第二侧壁和介电鳍270B之间并与其物理接触，而在第二晶体管中，介电衬垫235设置在相应的沟道层220’的第一侧壁和介电鳍270B之间并与其物理接触，并且进一步设置在相应的第二沟道层220’的第二侧壁和介电鳍270A的相应第一部分270A-1之间并与其物理接触。介电衬垫235因此将沟道层220’与内部间隔件300B分离，并且也将内部间隔件300A与内部间隔件300B分离。内部间隔件300B设置在介电衬垫235与介电鳍270的相应的第一部分270A-1之间并与其物理接触，并且进一步设置在介电衬垫235和介电鳍270B之间并与其物理接触。此外，内部间隔件300A设置在相应沟道层220’的顶面和底面之间并与其物理接触，并且还设置在鳍部分206’的顶面之间并与其物理接触。在所示的实施例中，栅极间隔件289设置在最顶部沟道层220’的顶面上并与其物理接触。
介电鳍270B将第一晶体管与第二晶体管分离和隔离。例如，第一晶体管的金属栅极370A通过介电鳍270B与第二晶体管的金属栅极370B分离和隔离。如上所述，使用自对准金属栅极切割技术制造可以被称为栅极隔离结构和/或介电栅极隔离鳍的介电鳍270B，其允许减小有源区域之间的间隔。介电鳍270B包括设置在介电部件260上方的介电层266(即，设置在介电衬垫262上方的氧化物层264)，其中介电层266的介电常数大于介电衬垫262的介电常数，这可以防止(或最小化)多栅极器件200的AC损失。在一些实施例中，在对第一晶体管区域202A和第二晶体管区域202B进行处理以分别形成第一CMOS晶体管和第二CMOS晶体管的情况下，自对准金属栅极切割技术将第一CMOS晶体管的金属栅极370A和第二CMOS晶体管的金属栅极370B分离。在一些实施例中，介电鳍270A将晶体管区域内的器件部件和/或晶体管部件彼此分离和/或隔离。例如，在第一晶体管区域202A包括第一CMOS晶体管并且第二晶体管区域202B包括第二CMOS晶体管的情况下，第一晶体管区域202A中的最左介电鳍270A可以将第一CMOS晶体管的p型晶体管的栅极和/或源极/漏极部件与第一CMOS晶体管的n型晶体管的栅极和/或源极/漏极部件分离和/或隔离，而第二晶体管区域202B中最右介电鳍270A可以将第二CMOS晶体管的p型晶体管的栅极和/或源极/漏极部件与第二CMOS晶体管的n型晶体管的栅极和/或源极/漏极部件分离和/或隔离。例如，图28是在经历与图2至图26和图27A至图27C相关联的处理之后的沿着图27A中的线G-G的截面图，其中，多栅极器件200包括在第一晶体管区域202A中的第一CMOS晶体管和在第二晶体管区域202B中的第二CMOS晶体管。在这样的实施例中，第一晶体管区域202A包括配置用于n型晶体管的n型晶体管区域202A-1和配置用于p型晶体管的p型晶体管区域202A-2，并且第二晶体管区域202B包括配置用于p型晶体管的p型晶体管区域202B-1和配置用于N型晶体管的n型晶体管区域202B-2。在这样的实施例中，介电鳍270B将第一CMOS晶体管的金属栅极370A与第二CMOS晶体管的金属栅极370B分离并隔离，以及将第一、第二CMOS晶体管的金属栅极370A、370B与其他器件隔离。在进一步这样的实施例中，介电鳍270A在第一晶体管区域202A和第二晶体管区域202B内将n型晶体管的金属栅极和/或源极/漏极部件与p型晶体管的金属栅极和/或源极/漏极部件分离。例如，介电鳍270A的第一部分270A-1将属于n型晶体管区域202A-1中的n型晶体管的金属栅极370A的部分与属于p型晶体管区域202A-2中的p型晶体管的金属栅极370A的部分分离，并且将属于p型晶体管区域202B-1中的p型晶体管的金属栅极370B的部分与属于n型晶体管区域202B-2中的n型晶体管的金属栅极370B的部分分离，而介电鳍270A的第二部分270A-2将属于n型晶体管区域202A-1中的n型晶体管的外延源极/漏极部件与属于p型晶体管区域202A-2中的p型晶体管的外延源极/漏极部件分离，并且将属于p型晶体管区域202B-1中的p型晶体管的外延源极/漏极部件与属于n型晶体管区域202B-2中的n型晶体管的外延源极/漏极部件分离。如上所述，本文所述的公开的自对准金属栅极切割技术不必考虑光刻工艺的变化，从而在所示的实施例中允许晶体管的有源区域之间的间隔较小，从而使单元高度较小，从而进一步增加晶体管的封装密度和IC图案密度。
从前面的描述中，可以看出，本发明中描述的多栅极器件提供了优于常规多栅极器件的若干优势。然而，应当理解，其他实施例可以提供附加的优势，并且在本文中不必公开所有优势，并且没有特定的优势对于所有实施例都是必需的。本发明提供了许多不同的实施例。示例性器件包括第一多栅极器件和第二多栅极器件。第一多栅极器件具有设置在第一源极/漏极部件之间的第一沟道层和围绕第一沟道层的第一金属栅极。第二多栅极器件具有设置在第二源极/漏极部件之间的第二沟道层和围绕第二沟道层的第二金属栅极。该器件还包括介电栅极隔离鳍，该介电栅极隔离鳍设置在第一金属栅极和第二金属栅极之间并且将第一金属栅极和第二金属栅极分离。在一些实施例中，介电栅极隔离鳍包括具有第一介电常数的第一介电层和设置在第一介电层上方的具有第二介电常数的第二介电层。第二介电常数大于第一介电常数。第一金属栅极设置在第一沟道层和介电栅极隔离鳍之间并且与第一沟道层和介电栅极隔离鳍物理接触。第二金属栅极设置在第二沟道层和介电栅极隔离鳍之间并且与第二沟道层和介电栅极隔离鳍物理接触。在一些实施例中，该器件还包括至第一金属栅极和第二金属栅极的栅极接触件。栅极接触件设置在介电栅极隔离鳍的顶面上方。在一些实施例中，第一介电常数小于约7，并且第二介电常数大于约7。
在一些实施例中，该器件还包括沿着第一金属栅极的第一侧壁和第二金属栅极的第二侧壁设置的栅极间隔件。在这样的实施例中，第一多栅极器件包括设置在第一沟道层和介电栅极隔离鳍之间的栅极间隔件下方的第一内部间隔件以及设置在栅极间隔件下方的第一介电衬垫，其中每个第一介电衬垫均设置在第一沟道层和相应的一个第一内部间隔件之间并且与第一沟道层和相应的一个第一内部间隔件物理接触。在这样的实施例中，第二多栅极器件包括设置在第二沟道层和介电栅极隔离鳍之间的栅极间隔件下方的第二内部间隔件以及设置在栅极间隔件下方的第二介电衬垫，其中每个第二介电衬垫均设置在第二沟道层和相应的一个第二内部间隔件之间并且与第二沟道层和相应的一个第二内部间隔件物理接触。在一些实施例中，介电栅极隔离鳍进一步设置在第一内部间隔件和第二内部间隔件之间，其中第一内部间隔件和第二内部间隔件物理接触介电栅极隔离鳍。在一些实施例中，第一多栅极器件包括第三内部间隔件，该第三内部间隔件设置在第一金属栅极与第一源极/漏极部件之间的栅极间隔件下方。第三内部间隔件还设置在第一沟道层的设置在栅极间隔件下方的部分下方。每个第一介电衬垫还被设置在相应的一个第三内部间隔件和相应的一个第一内部间隔件之间并且与相应的一个第三内部间隔件和相应的一个第一内部间隔件物理接触。在一些实施例中，第二多栅极器件包括第四内部间隔件，该第四内部间隔件设置在第二金属栅极与第二源极/漏极部件之间的栅极间隔件下方。第四内部间隔件还设置在第二沟道层的设置在栅极间隔件下方的部分下方。每个第二介电衬垫还设置在相应的一个第四内部间隔件和相应的一个第二内部间隔件之间并且与相应的一个第四内部间隔件和相应的一个第二内部间隔件物理接触。
在一些实施例中，第一内部间隔件和第二内部间隔件具有第一厚度，第三内部间隔件和第四内部间隔件具有第二厚度，并且第二厚度与第一厚度基本相同。在一些实施例中，第一内部间隔件和第二内部间隔件具有第一厚度，第三内部间隔件和第四内部间隔件具有第二厚度，并且第二厚度大于第一厚度。在一些实施例中，介电栅极隔离鳍还包括设置在第一介电层上方的第三介电层。第一介电层设置在第三介电层和第一金属栅极之间，第一介电层设置在第三介电层和第二金属栅极之间，并且第二介电层物理接触第一介电层和第三介电层。在这样的实施例中，第一金属栅极物理接触介电栅极隔离鳍的第二介电层和第一介电层，并且第二金属栅极物理接触介电栅极隔离鳍的第二介电层和第一介电层。
另一示例性器件包括设置在衬底上方的隔离部件和设置在隔离部件上方的介电栅极隔离鳍。隔离部件设置在从衬底延伸的第一鳍部分和第二鳍部分之间。介电栅极隔离鳍包括介电部件，该介电部件具有设置在低k介电层上方的氧化物层和设置在介电部件上方的高k介电层。该器件还包括第一多栅极器件，该第一多栅极器件具有设置在第一鳍部分上方的第一沟道层、包裹第一沟道层的第一金属栅极以及第一源极/漏极部件。第一金属栅极设置在第一沟道层和第一鳍部分之间。该器件还包括第二多栅极器件，该第二多栅极器件具有设置在第二鳍部分上方的第二沟道层、包裹第二沟道层的第二金属栅极以及第二源极/漏极部件。第二金属栅极设置在第二沟道层和第二鳍部分之间。介电栅极隔离鳍将第一多栅极器件的第一金属栅极与第二多栅极器件的第二金属栅极分离。在一些实施例中，低k介电层包括含硅介电材料，而高k介电层包括含金属和氧介电材料。在一些实施例中，相对于衬底的顶面，介电栅极隔离鳍的顶面高于第一金属栅极的顶面和第二金属栅极的顶面。在一些实施例中，介电栅极隔离鳍的第一宽度小于隔离部件的第二宽度。
在一些实施例中，第一金属栅极包括包裹第一沟道层的第一栅极电介质和第一栅电极，其中第一栅极电介质设置在第一栅电极和第一沟道层之间，并且第二金属栅极包括包裹第二沟道层的第二栅极电介质和第二栅电极，其中第二栅极电介质设置在第二栅电极和第二沟道层之间。在这样的实施例中，第一金属栅极和第二金属栅极可以共享第三栅极电介质，该第三栅极电介质从第一金属栅极延伸到第二金属栅极而没有中断。第三栅极电介质设置在第一栅电极与第一鳍部分、第一栅电极与介电栅极隔离鳍、第二栅电极与第二鳍部分以及第二栅电极与介电栅极隔离鳍之间。在一些实施例中，第三栅极电介质包裹介电栅极隔离鳍的高k介电层的一部分。在一些实施例中，介电栅极隔离鳍具有设置在第一金属栅极与第二金属栅极之间并且将第一金属栅极与第二金属栅极分离的第一部分和设置在第一源极/漏极部件与第二源极/漏极部件之间并且将第一源极/漏极部件与第二源极/漏极部件分离的第二部分。介电栅极隔离鳍的第一部分的相对于衬底的顶面的顶面高于介电栅极隔离鳍的第二部分的相对于衬底的顶面的顶面。
示例性方法包括形成具有第一沟道层、第一金属栅极和第一源极/漏极部件的第一多栅极器件，其中第一沟道层设置在第一源极/漏极部件之间，并且第一金属栅极围绕第一沟道层。该方法还包括形成具有第二沟道层、第二金属栅极和第二源极/漏极部件的第二多栅极器件，其中第二沟道层设置在第二源极/漏极部件之间，并且第二金属栅极围绕第二沟道层。该方法还包括在第一金属栅极和第二金属栅极之间形成将第一金属栅极和第二金属栅极分离的介电栅极隔离鳍。介电栅极隔离鳍包括具有第一介电常数的第一介电层和设置在第一介电层上方的具有第二介电常数的第二介电层。第二介电常数大于第一介电常数。第一金属栅极设置在第一沟道层和介电栅极隔离鳍之间并与第一沟道层和介电栅极隔离鳍物理接触，并且第二金属栅极设置在第二沟道层和介电栅极隔离鳍之间并与第二沟道层和介电栅极隔离鳍物理接触。在一些实施例中，该方法还包括在形成介电栅极隔离鳍之前形成隔离部件。介电栅极隔离鳍设置在隔离部件上方。在一些实施例中，该方法还包括在第一多栅极器件、第二多栅极器件和介电栅极隔离鳍上方形成层间介电层。在一些实施例中，该方法还包括执行栅极切割工艺，以提供将第一金属栅极与第二金属栅极分离的介电栅极隔离鳍，而不执行光刻工艺。
另一示例性器件包括第一多栅极器件和第二多栅极器件。第一多栅极器件具有设置在第一源极/漏极部件之间的第一沟道层和围绕第一沟道层的第一金属栅极。第二多栅极器件具有设置在第二源极/漏极部件之间的第二沟道层和围绕第二沟道层的第二金属栅极。该器件还包括介电栅极隔离鳍，该介电栅极隔离鳍设置在第一金属栅极和第二金属栅极之间并且将第一金属栅极和第二金属栅极分离。介电栅极隔离鳍包括沿着第一金属栅极的第一侧壁的第一下部和第二金属栅极的第二侧壁的第二下部设置的低k介电层。介电栅极隔离鳍进一步包括设置在低k介电层上方的高k介电层。高k介电层沿着第一金属栅极的第一侧壁的第一上部和第二金属栅极的第二侧壁的第二上部设置。在一些实施例中，该器件还包括隔离部件，该隔离部件设置在第一多栅极器件和第二多栅极器件之间并且将第一多栅极器件和第二多栅极器件分离。介电栅极隔离鳍设置在隔离部件上方。在一些实施例中，隔离部件包括氧化物衬垫、设置在氧化物衬垫上方的硅衬垫、以及设置在硅衬垫上方的氧化物层。在一些实施例中，介电栅极隔离鳍的第一部分设置在第一金属栅极和第二金属栅极之间并且将第一金属栅极和第二金属栅极分离，并且介电栅极隔离鳍的第二部分设置在第一源极/漏极部件和第二源极/漏极部件之间并且将第一源极/漏极部件和第二源极/漏极部件分离。在一些实施例中，介电栅极隔离鳍的第一部分的相对于衬底的顶面的顶面高于介电栅极隔离鳍的第二部分的相对于衬底的顶面的顶面。在一些实施例中，低k介电层具有第一介电常数，高k介电层具有第二介电常数，第一介电常数大于7，并且第二介电常数小于7。低k介电层包括设置在第二介电层上方的第一介电层。第一介电层设置在第一金属栅极的第一侧壁的第一下部与第二介电层之间。第一介电层设置在第二金属栅极的第二侧壁的第二下部与第二介电层之间。在一些实施例中，介电栅极隔离鳍的相对于衬底的顶面的顶面高于第一金属栅极和第二金属栅极的相对于衬底的顶面的顶面。
在一些实施例中，第一金属栅极围绕第一沟道层的第一部分，并且第二金属栅极围绕第二沟道层的第一部分。在这样的实施例中，第一多栅极器件可以进一步包括第一沟道层的第二部分、设置在第一源极/漏极部件和第一金属栅极之间的第一内部间隔件，以及沿着第一沟道层的第二部分的第三侧壁和第一内部间隔件的第四侧壁设置的第二内部间隔件。在这样的实施例中，第二多栅极器件可以进一步包括第二沟道层的第二部分、设置在第二源极/漏极部件和第二金属栅极之间的第三内部间隔件，以及沿着第二沟道层的第二部分的第五侧壁和第三内部间隔件的第六侧壁设置的第四内部间隔件。在这样的实施例中，该器件可以进一步包括栅极间隔件，其设置在第一沟道层的第二部分、第二沟道层的第二部分、第二内部间隔件和第四内部间隔件上方。在这样的实施例中，器件可以进一步包括第一氧化物层，该第一氧化物层设置在第二内部间隔件和第一沟道层的第二部分的第三侧壁之间以及第二内部间隔件和第一内部间隔件的第四侧壁之间。在这样的实施例中，该器件可以进一步包括第二氧化物层，该第二氧化物层设置在第四内部间隔件和第二沟道层的第二部分的第五侧壁之间以及设置在第四内部间隔件和第三内部间隔件的第六侧壁之间。在一些实施例中，第一内部间隔件的第一厚度小于或等于第二内部间隔件的第二厚度，并且第三内部间隔件的第三厚度小于或等于第四内部间隔件的第四厚度。在一些实施例中，介电栅极隔离鳍的低k介电层进一步设置在第二内部间隔件和第四内部间隔件之间，并且栅极间隔件包裹介电栅极隔离鳍的高k介电层的一部分。在一些实施例中，该器件还包括具有第一鳍部分和第二鳍部分的衬底。在这样的实施例中，第一内部间隔件设置在第一鳍部分和第一沟道层的第二部分之间，第三内部间隔件设置在第二鳍部分和第二沟道层的第二部分之间，第一金属栅极设置在第一鳍部分和第一沟道层的第一部分之间，并且第二金属栅极设置在第二鳍部分和第二沟道层的第二鳍部分之间。在一些实施例中，该器件还包括至第一金属栅极和第二金属栅极的栅极接触件，其中该栅极接触件设置在栅极间隔件之间。在一些实施例中，栅极接触件包裹介电栅极隔离鳍的高k介电层的一部分。
另一示例性方法包括形成具有第一沟道层、第一金属栅极和第一源极/漏极部件的第一多栅极器件，以及形成具有第二沟道层、第二金属栅极和第二源极/漏极部件的第二多栅极器件。第一沟道层设置在第一源极/漏极部件之间，并且第一金属栅极围绕第一沟道层。第二沟道层设置在第二源极/漏极部件之间，并且第二金属栅极围绕第二沟道层。该方法还包括在第一金属栅极和第二金属栅极之间形成将第一金属栅极和第二金属栅极分离的介电栅极隔离鳍。介电栅极隔离鳍包括沿着第一金属栅极的第一侧壁的第一下部和第二金属栅极的第二侧壁的第二下部设置的低k介电层。介电栅极隔离鳍进一步包括设置在低k介电层上方的高k介电层。高k介电层沿第一金属栅极的第一侧壁的第一上部和第二金属栅极的第二侧壁的第二上部设置。
另一示例性方法包括在衬底上方形成第一鳍结构和第二鳍结构。第一鳍结构设置在第一沟槽和第二沟槽之间，并且第二鳍结构设置在第二沟槽和第三沟槽之间。第一鳍结构和第二鳍结构均包括设置在第二半导体层上方的第一半导体层，其中第二半导体层不同于第一半导体层。该方法还包括在第一鳍结构和第二鳍结构上方形成第一氧化物层。第一氧化物层内衬第一沟槽、第二沟槽和第三沟槽。第一氧化物层部分地填充第一沟槽、第二沟槽和第三沟槽。该方法还包括在第一鳍结构和第二鳍结构上方形成硅层。硅层设置在第一氧化物层上方。硅层内衬第一沟槽、第二沟槽和第三沟槽。硅层部分地填充第一沟槽、第二沟槽和第三沟槽。
该方法还包括形成填充第一沟槽的下部的第一隔离部件、填充第二沟槽的下部的第二隔离部件和填充第三沟槽的下部的第三隔离部件。第二隔离部件设置在第一鳍结构的下部与第二鳍结构的下部之间。第一隔离部件、第二隔离部件和第三隔离部件中的每个都包括第二氧化物层、硅层的第一部分以及第一氧化物层的第一部分，硅层的第一部分分别内衬第一沟槽、第二沟槽和第三沟槽的下部，第一氧化物层的第一部分分别内衬第一沟槽、第二沟槽和第三沟槽的下部。该方法还包括在第一鳍结构的上部和第二鳍结构的上部上方形成硅锗层。硅锗层由硅层的第二部分形成，该硅层的第二部分内衬第一沟槽的上部、第二沟槽的上部和第三沟槽的上部。硅锗层内衬第一沟槽、第二沟槽和第三沟槽的上部的第一侧壁并且部分地填充第一沟槽、第二沟槽和第三沟槽的上部。
该方法还包括在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍。第一介电鳍填充第一沟槽的上部的剩余部分，介电栅极隔离鳍填充第二沟槽的上部的剩余部分，并且第二介电鳍填充第三沟槽的上部的剩余部分。第一介电鳍、介电栅极隔离鳍和第二介电鳍中的每个包括设置在低k介电层上方的第三氧化物层和设置在第三氧化物层上方的高k介电层。该方法还包括在从第一鳍结构和第二鳍结构的顶面去除硅锗层并去除第一鳍结构和第二鳍结构的掩模层之后，在第一鳍结构的第一沟道区域和第二鳍结构的第二沟道区域上方形成伪栅极结构。伪栅极结构包括伪栅极和栅极间隔件。伪栅极包裹第一介电鳍的高k介电层的第一部分、介电栅极隔离鳍的高k介电层的第一部分以及第二介电鳍的高k介电层的第一部分。第一鳍结构的第一沟道区域设置在第一鳍结构的第一源极/漏极区域之间，并且第二鳍结构的第二沟道区域设置在第二鳍结构的第二源极/漏极区域之间。该方法还包括蚀刻第一鳍结构的第一源极/漏极区域以形成第一源极/漏极凹槽，以及蚀刻第二鳍结构的第二源极/漏极区域以形成第二源极/漏极凹槽。蚀刻暴露栅极间隔件下方的第一鳍结构的第一沟道区域的第一上部部分、栅极间隔件下方的第二鳍结构的第二沟道区域的第一上部部分、沿着第一鳍结构的第一沟道层的第一上部部分的侧壁设置的硅锗层和第一氧化物层，以及沿着第二鳍结构的第二沟道区域的第一上部部分的侧壁设置的硅锗层和第一氧化物层。蚀刻工艺进一步使未由伪栅极结构覆盖的第一介电鳍的第二部分的高k介电层、未由伪栅极结构覆盖的介电栅极隔离鳍的第二部分的高k介电层，以及未由伪栅极结构覆盖的第二介电鳍的第二部分的高k介电层凹进。
该方法还包括通过从第一鳍结构的第一沟道区域的第一上部部分的侧壁以及第二鳍结构的第二沟道区域的第一上部部分的侧壁选择性地去除硅锗层来在栅极间隔件下方形成第一内部间隔件开口。该方法还包括通过从第一鳍结构的第一沟道区域的第一上部部分以及第二鳍结构的第二沟道区域的第一上部部分选择性地去除第二半导体层来在栅极间隔件下方形成第二内部间隔件开口。该方法还包括在栅极间隔件下方的第一内部间隔件开口中形成第一内部间隔件，以及在栅极间隔件下方的第二内部间隔件开口中形成第二内部间隔件。第二内部间隔件设置在衬底与第一鳍结构的第一沟道区域的第一上部部分的与第一半导体层之间，以及衬底与第二鳍结构的第二沟道区域的第一上部部分之间。第一内部间隔件设置在第二内部间隔件的侧壁和第一介电鳍、第二内部间隔件的侧壁和介电栅极隔离鳍，以及第二内部间隔件的侧壁和第二介电鳍之间。第一内部间隔件设置在第一鳍结构的第一沟道层的第一上部部分的第一半导体层的侧壁与第一介电鳍、介电栅极隔离鳍和第二介电鳍之间。第一内部间隔件设置在第二鳍结构的第二沟道层的第一上部部分的第一半导体层的侧壁与第一介电鳍、介电栅极隔离鳍和第二介电鳍之间。该方法进一步包括，在形成第一内部间隔件和第二内部间隔件之后，在第一鳍结构的第一源极/漏极凹槽中形成第一源极/漏极部件，并在第二鳍结构的第二源极/漏极凹槽中形成第二源极/漏极部件。该方法进一步包括在未由伪栅极结构覆盖的第一源极/漏极部件、第二源极/漏极部件以及第一介电鳍的第二部分、介电栅极隔离鳍和第二介电鳍上方形成层间介电(ILD)层。
该方法还包括部分地去除伪栅极以形成栅极开口，该栅极开口暴露第一介电鳍的第一部分的高k介电层、介电栅极隔离鳍的第一部分的高k介电层和第二介电鳍的第一部分的高k介电层。该方法进一步包括掩蔽介电栅极隔离鳍的第一部分的高k介电层，以及从第一介电鳍的第一部分去除高k介电层以及从第二介电鳍的第一部分去除高k介电层。该方法还包括在去除伪栅极的剩余部分以用于栅极开口以暴露第一鳍结构的第一沟道区域的第二上部部分和第二鳍结构的第二沟道区域的第二上部部分之后，从第一鳍结构的第一沟道区域的第二上部部分的侧壁和第二鳍结构的第二沟道区域的第二上部部分的侧壁选择性地去除硅层。该方法还包括从第一鳍结构的第一沟道区域的第二上部部分的侧壁和第二鳍结构的第二沟道区域的第二上部部分的侧壁选择性地去除第一氧化物层。该方法还包括从第一鳍结构的第一沟道区域的第二上部部分和第二鳍结构的第二沟道区域的第二上部部分选择性地去除第二半导体层，使得第一鳍结构的第一沟道区域的第二上部部分的第一沟道层悬浮以提供第一沟道层，并且第二鳍结构的第二沟道区域的第二上部部分的第一半导体层悬空以提供第二沟道层。该方法还包括形成部分填充栅极开口的第一金属栅极和第二金属栅极。第一金属栅极包裹第一沟道层，并且第二金属栅极包裹第二沟道层。第一金属栅极设置在第一沟道层与介电栅极隔离鳍之间，并且第二金属栅极设置在第二沟道层与介电栅极隔离鳍之间。
该方法还包括在栅极开口的剩余部分中形成栅极接触件。栅极接触件设置在第一金属栅极和第二金属栅极上方。该方法进一步包括形成延伸穿过ILD层至第一源极/漏极部件的第一源极/漏极接触件和形成延伸穿过ILD层至第二源极/漏极部件的第二源极/漏极接触件。在一些实施例中，形成部分填充栅极开口的第一金属栅极和第二金属栅极包括在第一沟道层上方沉积栅极介电层，并且部分填充栅极开口的第二沟道层包括在栅极介电层上方沉积栅电极层。栅电极层填充栅极开口的剩余部分，并且栅电极层在介电栅极隔离鳍的第一部分的高k介电层的顶面上方延伸。在这样的实施例中，形成部分填充栅极开口的第一金属栅极和第二金属栅极还包括使栅电极层凹进以暴露介电栅极隔离鳍的第一部分的高k介电层的顶面，从而形成包裹第一沟道层的第一栅电极和包裹第二沟道层的第二栅电极。第一栅电极通过介电栅极隔离鳍的第一部分与第二栅电极分离。
在一些实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍包括在硅锗层、第一隔离部件、第二隔离部件和第三隔离部件上方沉积低k介电材料。低k介电材料内衬并部分填充第一沟槽的上部、第二沟槽的上部和第三沟槽的上部。在这样的实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍可以进一步包括在低k介电材料上方沉积氧化物材料。氧化物材料填充第一沟槽的上部、第二沟槽的上部和第三沟槽的上部的剩余部分。在这样的实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍可以进一步包括执行第一平坦化工艺，该第一平坦化工艺从第一鳍结构和第二鳍结构的顶面上方去除氧化物材料和低k介电材料，从而暴露设置在第一鳍结构和第二鳍结构的顶面上方的硅锗层，并形成第一介电鳍、介电栅极隔离鳍和第三介电鳍的低k介电层第三氧化物层。在这样的实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍可以进一步包括回蚀刻第一介电鳍、介电栅极隔离鳍和第三介电鳍的低k介电层和第三氧化物层，从而形成第四沟槽、第五沟槽和第六沟槽。第四沟槽具有由硅锗层限定的侧壁和由第一介电鳍的低k介电层和第三氧化物层限定的底部，第五沟槽具有由硅锗层限定的侧壁和由介电栅极隔离鳍的低k介电层和第三氧化物层限定的底部，并且第六沟槽具有由硅锗层限定的侧壁和由第二介电鳍的低k介电层和第三氧化物层限定的底部。第一鳍结构设置在第四沟槽和第五沟槽之间，并且第二鳍结构设置在第五沟槽和第六沟槽之间。在这样的实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍可以进一步包括在第一鳍结构、第二鳍结构、低k介电层和第三氧化物层上方沉积高k介电材料。高k介电材料填充第四沟槽、第五沟槽和第六沟槽。在这样的实施例中，在第一隔离部件上方形成第一介电鳍，在第二隔离部件上方形成介电栅极隔离鳍，以及在第三隔离部件上方形成第二介电鳍可以进一步包括执行第二平坦化工艺，该第二平坦化工艺从第一鳍结构和第二鳍结构的顶面上方去除高k介电材料和硅锗层，从而暴露第一鳍结构和第二鳍结构的掩模层，并形成第一介电鳍、介电栅极隔离鳍和第三介电鳍的高k介电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种多栅极器件，包括：
第一多栅极器件，具有：
第一沟道层，设置在第一源极/漏极部件之间，和
第一金属栅极，围绕所述第一沟道层；
第二多栅极器件，具有：
第二沟道层，设置在第二源极/漏极部件之间，和
第二金属栅极，围绕所述第二沟道层；
介电栅极隔离鳍，设置在所述第一金属栅极和所述第二金属栅极之间并且将所述第一金属栅极和所述第二金属栅极分离，其中，所述介电栅极隔离鳍包括：
第一介电层，具有第一介电常数，和
第二介电层，具有第二介电常数并且设置在所述第一介电层上方。其中，所述第二介电常数大于所述第一介电常数；以及
其中，所述第一金属栅极设置在所述第一沟道层和所述介电栅极隔离鳍之间并且与所述第一沟道层和所述介电栅极隔离鳍物理接触，并且所述第二金属栅极设置在所述第二沟道层和所述介电栅极隔离鳍之间并且与所述第二沟道层和所述介电栅极隔离鳍物理接触。
2.根据权利要求1所述的多栅极器件，还包括，沿着所述第一金属栅极的第一侧壁和所述第二金属栅极的第二侧壁设置的栅极间隔件，其中：
所述第一多栅极器件包括设置在所述第一沟道层和所述介电栅极隔离鳍之间的所述栅极间隔件下方的第一内部间隔件以及设置在所述栅极间隔件下方的第一介电衬垫，其中每个所述第一介电衬垫均设置在所述第一沟道层和相应的一个所述第一内部间隔件之间并且与所述第一沟道层和相应的一个所述第一内部间隔件物理接触；以及
所述第二多栅极器件包括设置在所述第二沟道层和所述介电栅极隔离鳍之间的所述栅极间隔件下方的第二内部间隔件以及设置在所述栅极间隔件下方的第二介电衬垫，其中每个所述第二介电衬垫均设置在所述第二沟道层和相应的一个所述第二内部间隔件之间并且与所述第二沟道层和相应的一个所述第二内部间隔件物理接触。
3.根据权利要求2所述的多栅极器件，其中，所述介电栅极隔离鳍进一步设置在所述第一内部间隔件和所述第二内部间隔件之间，其中，所述第一内部间隔件和所述第二内部间隔件物理接触所述介电栅极隔离鳍。
4.根据权利要求2所述的多栅极器件，其中：
所述第一多栅极器件包括第三内部间隔件，所述第三内部间隔件设置在所述第一金属栅极与所述第一源极/漏极部件之间的所述栅极间隔件下方，其中，所述第三内部间隔件还设置在所述第一沟道层的设置在所述栅极间隔件下方的部分下方，并且每个所述第一介电衬垫还设置在相应的一个所述第三内部间隔件和相应的一个所述第一内部间隔件之间并且与相应的一个所述第三内部间隔件和相应的一个所述第一内部间隔件物理接触；以及
所述第二多栅极器件包括第四内部间隔件，所述第四内部间隔件设置在所述第二金属栅极与所述第二源极/漏极部件之间的所述栅极间隔件下方，其中，所述第四内部间隔件还设置在所述第二沟道层的设置在所述栅极间隔件下方的部分下方，并且每个所述第二介电衬垫还设置在相应的一个所述第四内部间隔件和相应的一个所述第二内部间隔件之间并且与相应的一个所述第四内部间隔件和相应的一个所述第二内部间隔件物理接触。
5.根据权利要求4所述的多栅极器件，其中，所述第一内部间隔件和所述第二内部间隔件具有第一厚度，所述第三内部间隔件和所述第四内部间隔件具有第二厚度，并且所述第二厚度与所述第一厚度基本相同。
6.根据权利要求4所述的多栅极器件，其中，所述第一内部间隔件和所述第二内部间隔件具有第一厚度，所述第三内部间隔件和所述第四内部间隔件具有第二厚度，并且所述第二厚度大于所述第一厚度。
7.根据权利要求1所述的多栅极器件，还包括至所述第一金属栅极和所述第二金属栅极的栅极接触件，其中，所述栅极接触件设置在所述介电栅极隔离鳍的顶面上方。
8.根据权利要求1所述的多栅极器件，其中，所述第一介电常数小于约7，并且所述第二介电常数大于约7。
9.一种多栅极器件，包括：
隔离部件，设置在衬底上方，其中，所述隔离部件设置在从所述衬底延伸的第一鳍部分和第二鳍部分之间；
介电栅极隔离鳍，设置在所述隔离部件上方，其中，所述介电栅极隔离鳍包括介电部件，所述介电部件具有设置在低k介电层上方的氧化物层和设置在所述介电部件上方的高k介电层；
第一多栅极器件，具有设置在所述第一鳍部分上方的第一沟道层、包裹所述第一沟道层的第一金属栅极以及第一源极/漏极部件，其中，所述第一金属栅极设置在所述第一沟道层和所述第一鳍部分之间；以及
第二多栅极器件，具有设置在所述第二鳍部分上方的第二沟道层、包裹所述第二沟道层的第二金属栅极以及第二源极/漏极部件，其中，所述第二金属栅极设置在所述第二沟道层和所述第二鳍部分之间，并且所述介电栅极隔离鳍将所述第一多栅极器件的第一金属栅极与所述第二多栅极器件的第二金属栅极分离。
10.一种形成多栅极器件的方法，包括：
形成具有第一沟道层、第一金属栅极和第一源极/漏极部件的第一多栅极器件，其中，所述第一沟道层设置在所述第一源极/漏极部件之间，并且所述第一金属栅极围绕所述第一沟道层；
形成具有第二沟道层、第二金属栅极和第二源极/漏极部件的第二多栅极器件，其中，所述第二沟道层设置在所述第二源极/漏极部件之间，并且所述第二金属栅极围绕所述第二沟道层；以及
在所述第一金属栅极和所述第二金属栅极之间形成将所述第一金属栅极和所述第二金属栅极分离的介电栅极隔离鳍，其中，所述介电栅极隔离鳍包括：
第一介电层，具有第一介电常数，和
第二介电层，具有第二介电常数并且设置在所述第一介电层上方，其中，所述第二介电常数大于所述第一介电常数；以及
其中，所述第一金属栅极设置在所述第一沟道层和所述介电栅极隔离鳍之间并与所述第一沟道层和所述介电栅极隔离鳍物理接触，并且所述第二金属栅极设置在所述第二沟道层和所述介电栅极隔离鳍之间并与所述第二沟道层和所述介电栅极隔离鳍物理接触。
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