KR100443224B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

선택 게이트 영역의 반도체 장치는 반도체층, 상기 반도체층 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 제1 전극층, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 소자 분리 절연막으로 이루어지는 소자 분리 영역 -상기 소자 분리 영역은 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨- , 상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 제2 절연막 -상기 제2 절연막은 상기 제1 전극층의 표면을 노출하는 개구부를 가짐- , 및 상기 제2 절연막 상 및 상기 제1 전극층의 노출된 상기 표면 상에 형성된 제2 전극층 -상기 제2 전극층은 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속됨- 을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 불휘발성 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 부유 게이트와 제어 게이트를 갖는 불휘발성의 메모리 트랜지스터, 이 메모리 트랜지스터에 근접하여 배치된 선택 트랜지스터, 및 주변 회로를, 동일 칩 상에 탑재한 반도체 장치의 게이트 구조에 관한 것이다.
부유 게이트와 제어 게이트를 갖는 메모리 트랜지스터, 메모리 트랜지스터에 근접하여 배치된 선택 트랜지스터 및 메모리 트랜지스터 및 선택 트랜지스터를 구동하는 주변 회로를, 동일 칩 상에 포함한 플래시 메모리가 있다. 대표적인 플래시 메모리로서는 NAND형 플래시 메모리라고 불리는 것이 있다. 이 NAND형 플래시 메모리는 여러개의 메모리 트랜지스터가 직렬로 접속되고, 양단부의 메모리 트랜지스터에 근접시켜 선택 트랜지스터가 배치되며, 메모리 트랜지스터나 선택 트랜지스터를 구동하는 주변 회로 트랜지스터가 탑재되어 있다. 또한, 메모리 트랜지스터를 설치한 영역을 메모리 셀 어레이 영역이라고 부르고, 선택 트랜지스터를 설치한 영역을 선택 게이트 영역이라고 부르며, 주변 회로 트랜지스터를 설치한 영역을 주변 회로 영역이라고 부른다.
이 플래시 메모리에서는, 예를 들면, 반도체층 상에 게이트 절연막이 형성되고, 이 게이트 절연막 상에 메모리 트랜지스터의 부유 게이트로 되는 폴리실리콘막이 피착되어, 그 후에 소자 분리 영역이 형성된다고 하는 방법이 이용된다. 이 경우, 선택 게이트 영역과 주변 회로 영역 중 적어도 일부분에는 메모리 셀 어레이 영역과 마찬가지로, 부유 게이트와 제어 게이트로 이루어지는 2층의 게이트 전극층이 존재한다. 이 때, 선택 트랜지스터와 주변 회로 트랜지스터는 부유 게이트를 인출하여 상층 배선과 전기적으로 접속할 필요가 있다. 이러한 반도체 장치의 종래예를 이하에 설명한다.
도 46a는 제1 종래 기술에 의한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역의 평면도를 나타낸다. 도 46b는 제1 종래 기술에 의한 반도체 장치의 주변 회로 영역의 평면도를 나타낸다. 도 47a는 도 46a, 도 46b에 나타내는 XXXXVIIA-XXXXVIIA선에 따른 반도체 장치의 단면도를 나타낸다. 도 47b는 도 46a에 나타내는 XXXXVIIB-XXXXVIIB선에 따른 반도체 장치의 단면도를 나타낸다. 이러한 제1 종래 기술은 특개평11-163304호 공보로 개시되어 있다.
도 46a, 도 46b, 도 47a, 도 47b에 도시한 바와 같이, 반도체층(11) 상에 제1 절연막(12)이 형성되고, 이 제1 절연막(12) 상에 폴리실리콘으로 이루어지는 제1 부유 게이트 전극층(13a)이 형성된다. 다음에, 소자 분리홈이 형성되고, 이 소자 분리홈이 절연막에 의해 매립된다. 이 절연막을 제1 부유 게이트 전극층(13a)의 표면이 노출할 때까지 평탄화함으로써, 소자 분리 영역(15)이 형성된다. 다음에, 제1 부유 게이트 전극층(13a) 및 소자 분리 영역(15) 상에 폴리실리콘으로 이루어지는 제2 부유 게이트 전극층(13b)이 형성되고, 이 제2 부유 게이트 전극층(13b)이 리소그래피 및 에칭에 의해 패터닝된다. 이에 따라, 메모리 셀 어레이 영역의 소자 분리 영역(15) 상에, 제2 부유 게이트 전극층(13b)을 분리하는 개구부(50)가 형성된다. 다음에, 제2 부유 게이트 전극층(13b) 및 소자 분리 영역(15) 상에 제2 절연막(16)이 형성되고, 이 제2 절연막(16) 상에 제어 게이트 전극층(18)이 형성된다. 이 제어 게이트 전극층(18), 제2 절연막(16) 및 제1, 제2 부유 게이트 전극층(13a, 13b)이 패터닝된 후, 반도체층(11)의 전면에 제3 절연막(19)이 형성된다. 이 제3 절연막(19) 내에 컨택트홀(20)이 형성된 후, 이 컨택트홀(20)에 접속하는 배선(21)이 형성된다. 그 결과, 메모리 셀 어레이 영역에서는 배선(21)과 제어게이트 전극층(18)이 컨택트홀(20)에서 접속되고, 선택 게이트 영역 및 주변 회로 영역에서는 배선(21)과 제1, 제2 부유 게이트 전극층(13a, 13b)이 컨택트홀(20)에서 접속된다.
상기 제1 종래 기술에 의한 반도체 장치는 제1, 제2 부유 게이트 전극층(13a, 13b)로 이루어지는 2층 구조의 부유 게이트를 갖는다. 이 부유 게이트에서, 제1 부유 게이트 전극층(13a)은 소자 분리 영역(15)과 자기 정합적으로 형성되지만, 제2 부유 게이트 전극층(13b)은 소자 분리 영역(15) 상에 인출된다. 그러나, 이러한 제1 종래 기술에서는 다음과 같은 문제가 있었다.
우선, 메모리 셀 어레이 영역에서는 도 47a에 도시한 바와 같이, 개구부(50)가 제2 절연막(16)으로 메워지지 않도록 개구부(50)의 폭 P를 설정할 필요와, 개구부(50)와 소자 영역(10)과의 리소그래피에서의 정합 여유량 Q를 확보할 필요가 있었다. 그러나, 개구부(50)의 패터닝에 있어서의 포토레지스트의 해상 한계로부터, 개구부(50)의 미세 조정은 곤란하였다. 이 때문에, 어느 정도 이상의 미세화가 곤란해져서, 메모리 셀의 미세화를 도모하는 것이 어려웠다.
한편, 주변 회로 영역에서는 컨택트홀(20)이 소자 분리 영역(15) 상에 형성되는 구조이기 때문에, 소자 영역에 손상이 생기는 것은 회피할 수 있다. 그러나, 제2 부유 게이트 전극층(13b)과 컨택트홀(20)과의 접속부에서 소자 영역까지의 거리가 길다. 따라서, 통상, 제2 부유 게이트 전극층(13b)은 고저항의 전극 재료(예를 들면 폴리실리콘)으로 형성되기 때문에, 저항에 의한 지연이 커져, 소자의 성능이 저하한다. 또한, 고저항의 제2 부유 게이트 전극층(13b)이 소자 분리 영역(15) 상에 인출되고 있으면, 소자 분리 영역(15)의 절연막을 통해 반도체층(11)과 부유 게이트가 용량 결합하기 때문에, RC 지연의 증대로 연결된다.
특히, NAND형 플래시 메모리의 선택 트랜지스터의 경우, 상술하는 RC 지연의증대가 큰 문제가 된다. 제2 부유 게이트 전극층(13b)에의 컨택트는 필요에 따라서, 메모리 셀 어레이 내에서 몇개의 셀마다 형성하지만, 이 컨택트 부분은 면적을 필요로 하여, 메모리 셀 어레이의 면적을 증대시킨다. 또한, 메모리 셀 어레이의 일부밖에 컨택트홀(20)을 형성할 수 없기 때문에, 컨택트홀(20)로부터 트랜지스터까지는 저항이 높은 폴리실리콘으로 이루어지는 제2 부유 게이트 전극층(13b)에서 접속된다. 따라서, 컨택트홀(20)로부터 먼 위치에 있는 트랜지스터까지의 RC 지연 시간의 문제가 현저하여 진다. 그리고, 선택 트랜지스터의 지연 시간의 증대는 메모리 셀의 판독 속도에 악영향을 끼쳐 버린다.
도 48a는 제2 종래 기술에 의한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역의 평면도를 나타낸다. 도 48b는 제2 종래 기술에 의한 반도체 장치의 주변 회로 영역의 평면도를 나타낸다. 도 49a는 도 48a, 도 48b에 나타내는 XXXXIXA-XXXXIXA선에 따른 반도체 장치의 단면도를 나타낸다. 도 49b는 도 48a에 나타내는 XXXXIXB-XXXXIXB선에 따른 반도체 장치의 단면도를 나타낸다. 이 제2 종래 기술은 제1 종래 기술에서 나타낸 바와 같은 메모리 셀부의 미세화가 곤란하다고 하는 문제를 회피한 것이다.
도 49a, 도 49b에 도시한 바와 같이, 반도체층(11) 상에 제1 절연막(12)이 형성되고, 이 제1 절연막(12) 상에 부유 게이트 전극층(13)이 형성된다. 다음에, 소자 분리홈이 형성되고, 이 소자 분리홈이 절연막에 의해 매립된다. 이 절연막을 부유 게이트 전극층(13)의 표면이 노출할 때까지 평탄화함으로써, 소자 분리 영역(15)이 형성된다. 다음에, 메모리 셀 어레이 영역 및 선택 게이트 영역에서의소자 분리 영역(15)의 상부가 제거되어, 메모리 셀 어레이 영역 및 선택 게이트 영역에서의 소자 분리 영역(15)의 상면이 부유 게이트 전극층(13)의 상면보다도 밑에 위치된다. 그 후, 부유 게이트 전극층(13) 및 소자 분리 영역(15) 상에 제2 절연막(16)이 형성되고, 주변 회로 영역 및 선택 게이트 영역에서의 제2 절연막(16)이 제거된다. 다음에, 제2 절연막(16), 부유 게이트 전극층(13) 및 소자 분리 영역(15) 상에 제어 게이트 전극층(18)이 형성되고, 이 제어 게이트 전극층(18), 제2 절연막(16) 및 부유 게이트 전극층(13)이 패터닝된다. 다음에, 반도체층(11)의 전면에 제3 절연막(19)이 형성되고, 이 제3 절연막(19) 내에 컨택트홀(20)이 형성된다. 다음에, 컨택트홀(20)에 접속하는 배선(21)이 형성된다.
상기 제2 종래 기술에 의한 반도체 장치에서는 제1 종래 기술에서 도시한 리소그래피의 정합 여유량 Q가 불필요해지기 때문에, 메모리 셀을 미세화할 수 있다. 또한, 선택 게이트 영역과 주변 회로 영역의 제2 절연막(16)을 제거한 후에 제어 게이트 전극층(18)을 피착하기 위해서, 소자 영역(10) 상에만 부유 게이트가 남도록 분단되더라도, 컨택트홀(20)의 위치의 제한을 없앨 수 있다. 그러나, 이러한 제2 종래 기술에서는 다음과 같은 문제가 있었다.
우선, 메모리 셀 어레이 영역에서의 게이트는 부유 게이트 전극층(13)과 제어게이트 전극층(18) 사이에 제2 절연막(16)이 개재하고 있는데 반하여, 선택 게이트 영역 및 주변 회로 영역에서의 게이트는 부유 게이트 전극층(13)과 제어 게이트 전극층(18) 사이에 제2 절연막(16)이 개재하지 않는다. 즉, 메모리 셀 어레이 영역에서의 게이트와 선택 게이트 영역 및 주변 회로 영역에서의 게이트와의 적층 구조가 다르다. 이 때문에, 게이트 가공시, 메모리 셀 어레이 영역과 선택 게이트 영역 및 주변 회로 영역에서 다른 에칭 조건으로 할 필요가 있다. 따라서, 메모리 셀 어레이 영역과 선택 게이트 영역 및 주변 회로 영역과의 게이트 가공을 동시에 행할 수 없다고 하는 문제가 있었다.
또한, 메모리 셀 어레이 영역과 선택 게이트 영역 및 주변 회로 영역과의 게이트 가공을 동시에 행할 수 없으면, 이 메모리 셀 어레이 영역과 선택 게이트 영역 및 주변 회로 영역과의 경계부에 전극층이 남거나, 또는 2회의 에칭으로 반도체층이 파여 버리는 것을 막기 위해서 충분한 여유 영역을 취할 필요가 있거나 한다. 이 때문에, 게이트 가공시, 적층 구조가 다른 메모리 셀 어레이 영역과 선택 게이트 영역 및 주변 회로 영역을 함께 정확하게 가공할 수 있기 위해서는 경계부에 각종 여유를 취할 필요가 있어, 칩 면적의 증대를 초래하여 버린다. 특히, 도 48a에 도시한 바와 같이, NAND형 플래시 메모리의 구조에서는 메모리 셀 어레이가 집적도를 높이기 위해서, 메모리 셀과 선택 트랜지스터의 간격 D를 될 수 있는 한 작게 하는 것이 필요하여, 경계부에 여유를 두면, 집적도가 현저히 저하한다.
이상과 같이, 상기 제1, 제2 종래 기술에 의한 반도체 장치에서, 메모리 셀 어레이 영역의 미세화를 도모하면서 선택 게이트 영역 및 주변 회로 영역에서의 저항 지연을 회피하는 것은 곤란하였다. 또한, 메모리 셀 어레이 영역과 선택 게이트 영역과 주변 회로 영역과의 게이트 가공을 동시에 행하는 것은 매우 곤란하였다.
본 발명의 제1 양상에 의한 반도체 장치는 반도체층, 상기 반도체층 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 제1 전극층, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 소자 분리 절연막으로 이루어지는 소자 분리 영역 -상기 소자 분리 영역은 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨- , 상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 제2 절연막 -상기 제2 절연막은 상기 제1 전극층의 표면을 노출하는 개구부를 가짐- , 및 상기 제2 절연막 상 및 상기 제1 전극층의 노출된 상기 표면 상에 형성된 제2 전극층 -상기 제2 전극층은 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속됨- 을 포함한다.
본 발명의 제2 양상에 의한 반도체 장치는 반도체층, 상기 반도체층 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 제1 전극층, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 소자 분리 절연막으로 이루어지는 소자 분리 영역 -상기 소자 분리 영역은 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨- , 상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 제2 절연막 - 상기 제2 절연막은 상기 제1 전극층의 표면을 노출하는 개구부를 가짐- , 상기 제2 절연막 상에 형성된 제2 전극층, 및 상기 제2 전극층 상 및 상기 제1 전극층의 노출된 상기 표면 상에 형성된 제3 전극층 -상기 제3 전극층은 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속됨- 을 포함한다.
본 발명의 제3 양상에 의한 반도체 장치의 제조 방법은 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법에 있어서, 반도체층 상에 제1 절연막을 형성하는 공정, 상기 제1 절연막 상에 제1 전극층을 형성하는 공정, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정 -상기 소자 분리 영역은 소자 영역을 분리함- , 상기 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막을 선택적으로 제거하여, 상기 제1 전극층의 표면을 노출하는 개구부를 형성하는 공정, 상기 제2 절연막 및 상기 제1 전극층의 노출된 상기 표면 상에 제2 전극층을 형성하는 공정, 및 상기 제1 전극층, 상기 제2 절연막 및 상기 제2 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제4 양상에 의한 반도체 장치의 제조 방법은 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법에 있어서, 반도체층 상에 제1 절연막을 형성하는 공정, 상기 제1 절연막 상에 제1 전극층을 형성하는 공정, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정 -상기 소자 분리 영역은 소자 영역을 분리함- , 상기 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막 상에 제2 전극층을 형성하는 공정, 상기 제2 전극층 및 상기 제2 절연막을 선택적으로 제거하여, 상기 제1 전극층의 표면을 노출하는 개구부를 형성하는 공정, 상기 제2 전극층 및 상기 제1 전극층의 노출된 상기 표면 상에 제3 전극층을형성하는 공정, 상기 제1 전극층, 상기 제2 절연막, 상기 제2 전극층 및 상기 제3 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제5 양상에 의한 반도체 장치의 제조 방법은 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법에 있어서, 반도체층 상에 제1 절연막을 형성하는 공정, 상기 제1 절연막 상에 제1 전극층을 형성하는 공정, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정 -상기 소자 분리 영역은 소자 영역을 분리함- , 상기 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막 상에 제2 전극층을 형성하는 공정, 상기 제2 전극층 상에 제1 마스크층을 형성하는 공정, 상기 제1 마스크층에 한 쌍의 대향하는 노출한 측면을 갖는 홈을 형성하는 공정 -상기 홈은 상기 제2 전극층의 표면의 일부를 노출함 -, 상기 홈의 노출한 상기 측면에 제2 마스크층으로 이루어지는 측벽을 형성하는 공정, 상기 제1, 제2 마스크층을 이용하여 상기 제2 전극층 및 상기 제2 절연막을 제거하여 개구부를 형성하는 공정 -상기 개구부는 상기 제1 전극층의 표면을 노출함- , 상기 제1, 제2 마스크층이 제거되는 공정, 상기 제2 전극층 및 상기 제1 전극층의 노출된 상기 표면 상에 제3 전극층을 형성하는 공정, 및 상기 제1 전극층, 상기 제2 절연막, 상기 제2 전극층 및 상기 제3 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정을 포함한다.
본 발명은 부유 게이트를 갖는 불휘발성의 메모리 트랜지스터와 메모리 셀에근접하여 배치된 선택 트랜지스터와 메모리 셀 어레이를 구동하는 주변 회로의 트랜지스터를, 동일 칩 상에 탑재한 반도체 장치의 게이트 구조에 관한 것이다. 본 발명은, 예를 들면 NAND형 플래시 메모리에 적용된다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역을 나타내는 평면도.
도 2는 도 1의 II-II선에 따른 반도체 장치의 단면도.
도 3a는 도 1의 IIIA-IIIA선에 따른 반도체 장치의 단면도.
도 3b는 도 1의 IIIB-IIIB선에 따른 반도체 장치의 단면도.
도 4는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 5는 도 4에 계속되는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 6은 5에 계속되는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 7은 도 6에 계속되는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 8은 도 7에 계속되는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 9는 도 8에 계속되는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 10은 본 발명의 제2 실시 형태에 관한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역을 나타내는 단면도.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 12는 도 11에 계속되는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 13은 도 12에 계속되는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 14는 도 13에 계속되는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 15는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 16은 도 15에 계속되는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 17은 도 16에 계속되는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 18은 도 17에 계속되는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 공정의 단면도.
도 19는 본 발명의 제4 실시 형태에 관한 반도체 장치의 주변 회로 영역을나타내는 평면도.
도 20은 도 19의 XX-XX선에 따른 반도체 장치의 단면도.
도 21은 본 발명의 제4 실시 형태에 관한 반도체 장치의 주변 회로 영역 및 메모리 셀 어레이 영역을 나타내는 단면도.
도 22는 본 발명의 제5 실시 형태에 관한 반도체 장치의 주변 회로 영역 및 메모리 셀 어레이 영역을 나타내는 단면도.
도 23은 본 발명의 제6 실시 형태에 관한 반도체 장치의 주변 회로 영역을 나타내는 평면도.
도 24는 도 23의 XXIV-XXIV선에 따른 반도체 장치의 단면도.
도 25는 본 발명의 제6 실시 형태에 관한 반도체 장치의 주변 회로 영역 및 메모리 셀 어레이 영역을 나타내는 단면도.
도 26의 (a)는 종래 기술에 의한 반도체 장치를 나타내는 평면도.
도 26의 (b)는 본 발명의 제6 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 27은 종래 기술에 의한 반도체 장치를 나타내는 단면도
도 28은 종래 기술에 의한 반도체 장치를 나타내는 단면도.
도 29의 (a)는 종래 기술에 의한 반도체 장치를 나타내는 평면도.
도 29의 (b)는 본 발명의 제6 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 30의 (a)는 종래 기술에 의한 반도체 장치를 나타내는 단면도.
도 30의 (b)는 본 발명의 제6 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 31은 본 발명의 제7 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 32는 도 31의 XXXII-XXXII선에 따른 반도체 장치의 단면도.
도 33은 본 발명의 제8 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 34는 도 33의 XXXIV-XXXIV선에 따른 반도체 장치의 단면도.
도 35는 본 발명의 제8 실시 형태에 관한 다른 반도체 장치를 나타내는 평면도.
도 36은 본 발명의 제9 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 37은 도 36의 XXXVII-XXXVII선에 따른 반도체 장치의 단면도.
도 38은 제9 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 39a는 제9 실시 형태에 관한 반도체 장치의 선택 게이트 트랜지스터 및 메모리 트랜지스터를 나타내는 평면도.
도 39b는 제9 실시 형태에 관한 반도체 장치의 주변 회로 트랜지스터를 나타내는 평면도.
도 40a는 종래 기술에 의한 반도체 장치를 나타내는 평면도.
도 40b, 도 40c는 제10 실시 형태에 관한 반도체 장치를 나타내는 평면도.
도 41a, 도 41b는 제11 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 42a, 도 42b, 도 42c, 도 43a, 도 43b는 종래 기술에 관한 반도체 장치를 나타내는 단면도.
도 44a는 제12 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 44b는 도 44a에 계속되는 제12 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 45는 본 발명의 각 실시 형태에 관한 다른 반도체 장치를 나타내는 단면도.
도 46a는 제1 종래 기술에 의한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역을 나타내는 평면도.
도 46b는 제1 종래 기술에 의한 반도체 장치의 주변 회로 영역을 나타내는 평면도.
도 47a는 도 46a 및 도 46b에 나타내는 XXXXVIIA-XXXXVIIA선에 따른 반도체 장치의 단면도.
도 47b는 도 46a에 나타내는 XXXXVIIB-XXXXIIB선에 따른 반도체 장치의 단면도.
도 48a는 제2 종래 기술에 의한 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역을 나타내는 평면도.
도 48b는 제2 종래 기술에 의한 반도체 장치의 주변 회로 영역을 나타내는 평면도.
도 49a는 도 48a 및 도 48b에 나타내는 XXXXIXA-XXXXIXA선에 따른 반도체 장치의 단면도.
도 49b는 도 48a에 나타내는 XXXXIXB-XXXXIXB 에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 소자 영역
11 : 반도체층
12 : 게이트 절연막
13 : 제1 전극층
15 : 소자 분리 영역
16 : 제2 절연막
17 : 개구부
18 : 제2 전극층
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다. 설명시, 모든 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다. 또한, 도면에 있어서, 메모리 셀 어레이 영역이란 메모리 트랜지스터를 설치한 영역을 나타내고, 선택 게이트 영역이란 선택 트랜지스터를 설치한 영역을 나타내며, 주변 회로 영역이란 주변 회로 트랜지스터를 설치한 영역을 나타낸다.
[제1 실시 형태]
제1 실시 형태는 메모리 트랜지스터와 선택 트랜지스터의 구조에 관한 것으로, 선택 트랜지스터를 구성하는 제1 및 제2 전극 층간의 절연막의 일부에 개구부를 설치하는 것이다.
도 1은 제1 실시 형태에 따른 반도체 장치의 메모리 셀 어레이 영역의 평면도를 나타낸다. 도 2는 도 1의 II-II선에 따른 반도체 장치의 단면도이다. 도 3a는 도 1의 IIIA-IIIA선에 따른 반도체 장치의 단면도이다. 도 3b는 도 1의 IIIB-IIIB선에 따른 반도체 장치의 단면도이다.
도 1에 도시한 바와 같이, 메모리 셀 어레이 영역에 여러개의 메모리 트랜지스터가 직렬로 접속되고, 메모리 셀 어레이 영역의 양단부의 메모리 트랜지스터에 근접시켜 선택 트랜지스터가 배치된다. 이 선택 트랜지스터는 제1 전극층 및 제2전극층과 이들 제1 전극층 및 제2 전극 층간에 형성된 절연막을 갖는다. 이 절연막은 제1 전극층 및 제2 전극층의 단부에만 형성되고, 제1 전극층 및 제2 전극층의 중앙부에는 개구부(17)가 형성된다. 이 개구부(17)는 여러개의 셀의 제1 전극층 및 소자 분리 영역 상을 횡단하는 긴 스트라이프 형상이다. 또한, 선택 트랜지스터의 게이트 길이 L은 메모리 트랜지스터의 게이트 길이보다 길다. 또한, 메모리 셀과 선택 트랜지스터와의 간격 D는 최소 가공 치수 정도이다.
도 2에 도시한 바와 같이, 메모리 셀 어레이 영역의 반도체 장치는 반도체층(11), 이 반도체층(11)의 소자 영역(10)을 분리하는 홈형의 소자 분리 영역(15), 소자 영역(10)에 제1 절연막(12)을 통해 형성된 제1 전극층(13), 이 제1 전극층(13) 및 소자 분리 영역(15) 상에 형성된 제2 절연막(16), 및 이 제2 절연막(16) 상에 형성된 제2 전극층(18)을 포함한다. 그리고, 제1 전극층(13)은 소자 영역(10)의 상측에 소자 분리 영역(15)과 자기 정합적으로 형성되어 있고, 제1 종래 기술과 같이 소자 분리 영역(15) 상으로 제1 전극층(13)이 인출되고 있지 않다. 따라서, 소자 분리 영역(15)의 표면은 제1 전극층(13)의 표면보다도 밑에 위치하고 있다. 또한, 메모리 셀 어레이 영역에서, 제1 전극층(13)은 부유 게이트로서 기능하고, 제2 전극층(18)은 제어 게이트로서 기능한다.
도 3a에 도시한 바와 같이, 선택 게이트 영역의 반도체 장치는 메모리 셀 어레이 영역과 마찬가지로, 소자 영역(10)에 제1 절연막(12)을 통해 형성된 제1 전극층(13)과, 이 제1 전극층(13) 및 소자 분리 영역(15) 상에 형성된 제2 절연막(16)과, 이 제2 절연막(16) 상에 형성된 제2 전극층(18)을 포함한다. 이 선택 트랜지스터에 있어서, 제2 절연막(16)이 부분적으로 개구부(17)가 형성되고, 이 개구부(17)에 있어서, 제2 전극층과 제1 전극층이 전기적으로 접속되어 있다.
또한, 도 3b에 도시한 바와 같이, 선택 게이트 영역에서, 소자 분리 영역(15) 상에도 개구부(17)의 패턴이 연장하기 때문에, 소자 분리 절연막 내에도 홈(17')이 형성된다. 이 홈(17')의 저면은, 소자 영역(10)보다 위에 위치한다.
또한, 제2 전극층(18)은 제1 전극층(13)보다도 저저항인 층이고, 예를 들면 고융점 금속층 또는 고융점 금속 실리사이드층인 것이 바람직하다. 또한, 제2 절연막(16)은, 예를 들면 ONO(Oxide Nitride Oxide)와 같은 실리콘 질화막을 포함하는 복합 절연막인 것이 바람직하다. 이것은 컨택트홀(20)의 형성에 있어서의 에칭의 손상이나 컨택트홀(20) 내에 형성되는 금속 배선용의 층이 게이트 절연막(12)에 악영향을 미치게 하는 것을, 실리콘 질화막이 유효하게 방지하기 때문이다.
도 4 내지 도 9는 제1 실시 형태에 따른 반도체 장치의 제조 공정의 단면도를 나타낸다. 여기서, 도 4, 도 5는 도 1의 II-II선에 따른 반도체 장치의 단면도이고, 도 6 내지 도 9는 도 1의 IIIA-IIIA선에 따른 반도체 장치의 단면도이다. 이하, 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 4에 도시한 바와 같이, 반도체층(11) 상에 제1 절연막(12)이 형성된다. 이 제1 절연막(12)은 플래시 메모리에서는 터널 산화막으로서 기능하는 것이고, 이 제1 절연막(12)의 막 두께는, 예를 들면 8 내지 10 nm 이다. 다음에, 제1 절연막(12) 상에 제1 전극층(13)이 형성된다. 이 제1 전극층(13)은 통상 인이 도핑된 폴리실리콘막이다. 다음에, 제1 전극층(13), 제1 절연막(12) 및반도체층(11) 내에 소자 분리용홈(14)이 형성되어, 이 소자 분리용홈(14) 내에 절연막이 형성된다. 이 절연막을 제1 전극층(13)의 표면이 노출할 때까지 평탄화함으로써, STI (Shallow Trench Isolation) 구조의 소자 분리 영역(15)이 형성된다.
다음에, 도 5에 도시한 바와 같이, 메모리 셀 어레이 영역에서의 소자 분리 영역(15)의 상부가 제거되어, 메모리 셀 어레이 영역에서의 소자 분리 영역(15)의 표면이 제1 전극층(13)의 표면보다도 밑에 위치된다. 그 후, 반도체층(11)의 전면에, 예를 들면 ONO막과 같은 제2 절연막(16)이 형성된다.
다음에, 도 6에 도시한 바와 같이, 제2 절연막(16) 상에, 예를 들면 포토레지스트로 이루어지는 마스크층(22)이 형성되어 패터닝된다.
다음에, 도 7에 도시한 바와 같이, 패터닝된 마스크층(22)을 이용하여, 리소그래피 및 에칭에 의해, 선택 트랜지스터 영역에서의 소자 영역(10) 상측의 제2 절연막(16)의 일부가 제거된다. 그 결과, 제1 전극층(13)의 표면의 일부가 노출되어, 개구부(17)가 형성된다.
다음에, 도 8에 도시한 바와 같이, 반도체층(11)의 전면에, 예를 들면 고융점 금속층 또는 고융점 금속 실리사이드층으로 이루어지는 제2 전극층(18)이 형성된다. 이에 따라 선택 트랜지스터부에서는 제1 전극층(13)과 제2 전극층(18)이 직접 접속된다.
다음에, 도 9에 도시한 바와 같이, 제2 전극층(18), 제2 절연막(16) 및 제1 전극층(13)이 게이트 패턴으로 가공된다. 구체적으로는, 우선, 리소그래피 공정에 의해 게이트 패턴을 형성한 후, 제2 전극층(18)을, 제2 절연막(16)을 스토퍼로 하여 가공한다. 다음에, 제2 절연막(16)을, 제1 전극층(13)을 스토퍼로 하여 가공한다. 마지막으로, 제1 전극층(13)을, 제1 절연막(12)을 스토퍼로 하여 가공한다. 이 방법에 의해, 2층 게이트 구조의 메모리 트랜지스터 및 선택 트랜지스터의 게이트 전극을 자기 정합적으로 가공할 수 있다.
다음에, 도 2에 도시한 바와 같이, 반도체층(11)의 전면에 층간 절연막용의 제3 절연막(19)이 형성되고, 이 제3 절연막(19) 내의 소자 분리 영역(15)의 상측에 제2 전극층(18)에 접속하는 컨택트홀(20)이 형성된다. 또한, 메모리 셀 어레이 영역에서의 컨택트홀(20)의 형성시, 예를 들면 주변 트랜지스터의 소스 및 드레인 영역이 형성되는 소자 영역등에의 컨택트홀도 동시에 형성된다. 그 후, 컨택트홀에 접속하는 상층 배선(21)이 형성된다.
상기 제1 실시 형태에 따르면, 제1 전극층(13)은 소자 분리 영역(15)과 자기 정합적으로 형성되기 때문에, 제1 종래 기술보다도 용이하게 제1 전극층(13)의 미세 가공이 가능하다. 따라서, 메모리 셀 어레이 영역의 미세화를 도모하는 것이 가능하다.
또한, 선택 게이트 영역에 있어서, 제1 전극층(13)에 신호를 제공하는 배선(21)과 제1 전극층(13)과의 접속은 제2 전극층(18)을 소자 분리 영역(15) 위까지 인출하여 제2 전극층(18)을 통해 행해진다. 즉, 고저항의 제1 전극층(13)을 소자 분리 영역(15) 위까지 인출할 필요가 없기 때문에, 제1 전극층(13)의 저항에 의한 지연의 문제를 회피할 수 있음과 동시에, 반도체층(11)과 제1 전극층(13)과의 용량 결합에 의한 RC 지연의 문제도 회피할 수 있다. 덧붙여, 제2 전극층(18)이고융점 금속층 또는 고융점 금속 실리사이드층이기 때문에, 저항 지연의 문제를 더욱 회피할 수 있고, 저저항의 한층 구조의 게이트 전극층에서 구성된 트랜지스터와 거의 동등한 동작 속도를 얻을 수 있다. 따라서, 지연 시간의 증가에 의해서 메모리 셀의 판독 속도에 악영향을 끼쳐 버린다고 하는 문제도 회피할 수 있다.
또한, 선택 트랜지스터의 게이트에서, 제2 전극층(18)의 중앙은 개구부(18)가 설치되어 있으므로, 제1 전극층(13)과 제2 전극층(18)과의 2층 구조로 되어 있지만, 게이트 가공이 행하여지는 제2 전극층(18)의 단부에서는 제1 전극층(13)과 제2 전극층(18) 사이에 제2 절연막(16)이 개재한 3층 구조로 되어 있다. 따라서, 게이트 가공이 행하여지는 영역에 관해서는 메모리 셀 어레이 영역과 선택 게이트 영역에서의 게이트의 적층 구조가 동일하게 되어 있다. 이 때문에, 메모리 셀 어레이 영역과 선택 게이트 영역과의 게이트 가공을 동시에 행하는 것이 가능해진다. 덧붙여, 선택 게이트 영역과 메모리 셀 어레이 영역 사이에서 다른 구조를 필요로 하지 않기 때문에, 메모리 셀과 선택 트랜지스터의 간격 D를 예를 들면 최소 가공 치수로 할 수 있다.
또한, 절연막(16)의 개구부(17)에 있어서, 게이트 길이 L 방향의 개구부(17)의 폭은 짧지만, 게이트 길이 L 방향에 대한 수직 방향의 개구부(17)의 길이는 길다. 이 때문에, 개구부(10)의 패터닝 시의 리소그래피 공정에 있어서, 해상을 하기쉽게 된다. 따라서, 선택 트랜지스터의 미세화에 따라 선택 트랜지스터의 게이트 길이 L이 짧아진 경우도, 미세한 개구부(17)를 형성할 수 있다.
이상과 같이, 제1 실시 형태에 따르면, 메모리 셀 사이즈를 축소할 수 있음과 동시에 선택 트랜지스터를 포함시킨 집적도를 향상할 수가 있어, 특히 NAND형 플래시 메모리의 메모리 셀 어레이의 크기를 축소할 수 있다.
[제2 실시 형태]
제2 실시 형태는 개구부의 형성시, 메모리 셀 어레이 영역에서의 제2 절연막의 신뢰성의 열화를 막기위해서, 제어 게이트가 2층 이상의 전극층으로 이루어지는 것을 특징으로 한다.
도 10은 제2 실시 형태에 따른 반도체 장치의 메모리 셀 어레이 영역 및 선택 게이트 영역의 단면도를 나타낸다. 도 10은 도 1의 II-II선에 따른 반도체 장치의 단면도이다. 도 10에 도시한 바와 같이, 제2 실시 형태에 따른 반도체 장치는 제어 게이트가 제2 및 제3 전극층(18a, 18b)으로 이루어지는 2층 구조로 되어 있다.
도 11 내지 도 14는 제2 실시 형태에 따른 반도체 장치의 제조 공정의 단면도를 나타낸다. 도 11 내지 도 14는 도 1의 IIIA-IIIA선에 따른 반도체 장치의 단면도이다. 이하, 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지의 공정은 설명을 생략하고, 다른 공정만 설명한다.
우선, 도 5에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 제1 전극층(13) 상에 제2 절연막(16)이 형성된다.
다음에, 도 11에 도시한 바와 같이, 개구부(17)의 형성 전에, 제2 절연막(16) 상에 제2 전극층(18a)이 형성된다.
다음에, 도 12에 도시한 바와 같이, 리소그래피 및 에칭에 의해, 선택 게이트 영역에서의 소자 영역(10) 상측의 제2 전극층(18a) 및 제2 절연막(16)이 선택적으로 제거된다. 그 결과, 제1 전극층(13)의 표면의 일부가 노출되어, 개구부(17)가 형성된다.
다음에, 도 13에 도시한 바와 같이, 반도체층(11)의 전면에 제3 전극층(18b)이 형성된다. 이에 따라, 선택 게이트 영역에서는 개구부(17)를 통해, 제2 및 제3 전극층(18a, 18b)이 제1 전극층(13)과 직접 접속된다.
다음에, 도 14에 도시한 바와 같이, 제3 전극층(18b), 제2 전극층(18a), 제2 절연막(16) 및 제1 전극층(13)이 게이트 패턴으로 가공된다. 이 후는 제1 실시 형태와 마찬가지의 공정에서, 제2 실시 형태에 따른 반도체 장치가 형성된다.
상기 제2 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지의 효과를 얻을 수 있고, 또한, 이하와 같은 효과가 얻어진다.
상기 제1 실시 형태에서는 개구부(17)를 형성하기 위한 리소그래피 공정(도 6에 나타내는 공정)에 있어서, 마스크층(22)이 되는 레지스트가 메모리 셀 어레이 영역의 제2 절연막(16) 상에 형성된다. 이 때문에, 레지스트와 제2 절연막(16)이 접촉하여, 제2 절연막(16)의 신뢰성이 열화하는 경우가 있다. 예를 들면, 레지스트에서 제2 절연막(16)으로 불순물 오염이 침입하는 경우나, 리소그래피 공정 중의 여러가지 단계에서 제2 절연막(16)의 절연성의 저하를 초래하는 경우 등이 있다. 그래서, 제2 실시 형태에 있어서는 개구부(17)의 형성 전에, 제2 절연막(16) 상에 제2 전극층(18a)을 형성한다. 이에 따라, 리소그래피 공정에 있어서, 제2전극층(18a)이 보호층으로서 기능하기 때문에, 상술하는 제2 절연막(16)에 대한 악영향의 문제를 해소할 수 있다.
[제3 실시 형태]
제3 실시 형태는 제1 실시 형태에서 진술한 개구부의 폭을 작게 하고 싶은 경우에 유효한 방법이다. 예를 들면, NAND형 플래시 메모리에서의 선택 트랜지스터의 게이트 길이는 0.2 ㎛ 전후까지의 미세화가 진행하고 있고, 그 중앙부에만 개구부를 설치하고자 하면, 예를 들면 O.1 ㎛ 폭의 패턴을 형성해야한다. 이러한 경우, 제3 실시 형태는 유효하다. 또한, 제3 실시 형태에 따른 반도체 장치는 제2 실시 형태와 마찬가지이기 때문에 설명은 생략한다.
도 15 내지 도 18은 제3 실시 형태에 따른 반도체 장치의 제조 공정의 단면도를 나타낸다. 도 15 내지 도 18은 도 1의 IIIA-IIIA선에 따른 반도체 장치의 단면도이다. 이하, 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 제1 및 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지의 공정은 설명을 생략하고, 다른 공정만 설명한다.
우선, 도 11에 도시한 바와 같이, 제2 실시 형태와 마찬가지로, 제2 절연막(16) 상에 제2 전극층(18a)이 형성된다.
다음에, 도 15에 도시한 바와 같이, CVD(Chemical Vapor Deposition)법에 의해, 제2 전극층(18a) 상에 예를 들면 산화막으로 이루어지는 제1 마스크층(22)이 피착된다. 다음에, 리소그래피에 의해, 제1 마스크층(22)이 패터닝되어, 소자 영역(10) 상에 제2 전극층(18a)의 표면의 일부를 노출하는 홈이 형성되는 다음에, 도16에 도시한 바와 같이, 제1 마스크층(22) 및 제2 전극층(18a) 상에, 예를 들면 산화막으로 이루어지는 제2 마스크층(23)이 피착된다. 그 후, 에치백을 행함으로써, 제1 마스크층(22) 상 및 제2 전극층(18a) 상의 제2 마스크층(23)이 제거된다. 그 결과, 홈의 측면에 제2 마스크층(23)으로 이루어지는 측벽이 형성된다.
다음에, 도 17에 도시한 바와 같이, 제1, 제2 마스크층(22, 23)을 마스크로 하여, 제2 전극층(18a) 및 제2 절연막(16)이 제거된다. 그 결과, 소자 영역(10) 상에 개구부(17)가 형성된다. 그 후, 제1, 제2 마스크층(22, 23)이 제거된다.
다음에, 도 18에 도시한 바와 같이, 제2 전극층(18a) 및 제1 전극층(13) 상에 제3 전극층(18b)이 형성된다. 이에 따라, 선택 게이트 영역에서는 개구부(17)를 통해, 제1 전극층(13)과 제2 및 제3 전극층(18a, 18b)이 직접 접속된다. 이후는 제1 실시 형태와 마찬가지의 공정에서, 제3 실시 형태에 따른 반도체 장치가 형성된다.
상기 제3 실시 형태에 따르면, 제1 및 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제어 게이트의 일부인 제2 전극층(18a) 및 제2 절연막(16)은 개구부(17)와 자기 정합적으로 형성된다. 이 때문에, 리소그래피의 가능 치수보다 좁은 개구부(17)를 형성할 수 있어, 제1 실시 형태보다도 제1 전극층(13)과 제2 및 제3 전극층(18a, 18b)을 좁은 스페이스에서 접속할 수 있다. 따라서, 제1 실시 형태보다도 선택 트랜지스터의 게이트 길이의 미세화를 도모하는 것이 가능해진다.
이와 같이, 제3 실시 형태는 선택 트랜지스터의 게이트 길이가 짧고, 리소그래피의 가능 치수로서는 게이트의 중앙에 개구부(17)를 형성할 수 없는 경우에 유효하다.
또한, 좁은 개구부(17)를 형성할 수 있는 제3 실시 형태의 변형예로서, 개구부(17)의 형성시에 이용하는 마스크층으로서 포토레지스트를 이용하여, 포토레지스트를 패터닝한 후, 열 처리에 의해 포토레지스트를 팽창시키고, 좁은 개구부(17)를 형성해도 좋다. 이에 따라, 리소그래피로 형성할 수 있는 개구부(17)의 폭보다 좁은 폭의 개구부(17)를 형성할 수 있다.
[제4 실시 형태]
제1 내지 제3 실시 형태는 플래시 메모리의 메모리 셀 어레이 영역과 선택 게이트 영역에 본 발명을 적용한 것이지만, 제4 실시 형태는 선택 게이트 영역과 마찬가지의 구조를 주변 회로 영역에도 적용하는 것을 특징으로 한다.
도 19는 제4 실시 형태에 있어서의 반도체 장치의 주변 회로 영역의 평면도를 나타낸다. 도 20은 도 19의 XX-XX선에 따른 반도체 장치의 단면도를 나타낸다.
도 19, 도 20에 도시한 바와 같이, 주변 회로 영역에서의 반도체 장치는 반도체층(11)과, 이 반도체층(11)의 소자 영역(10)을 분리하는 소자 분리 영역(15)과, 소자 영역(10)에 제1 절연막(12)을 통해 소자 분리 영역(15)과 자기 정합적으로 형성된 제1 전극층(13)과, 이 제1 전극층(13)의 표면의 일부를 노출한 개구부(17)를 갖는 제2 절연막(16)과, 이 제2 절연막(16) 상 및 개구부(17) 내에 형성된 제2 전극층(18)을 포함한다. 그리고, 개구부(17)를 통해 제1 전극층(13)과 제2 전극층(18)이 접속되어 있다.
도 21은 제4 실시 형태에 있어서의 반도체 장치의 메모리 셀 어레이 영역과 주변 회로 영역의 단면도를 나타낸다. 또한, 제4 실시 형태에 있어서, 메모리 셀 어레이 영역 및 선택 게이트 영역은 제1 실시 형태와 마찬가지의 구조이기 때문에 설명은 생략한다.
도 21에 도시한 바와 같이, 제4 실시 형태에 있어서의 컨택트홀(20)은 소자 분리 영역(15)의 상측에서 제2 전극층(18)에 접속되어 있다. 또한, 제1 전극층(13)과 이 제1 전극층(13)에 신호를 제공하는 배선(21)의 접속은 제2 전극층(18)을 소자 분리 영역(15) 위까지 인출하여 제2 전극층(18)을 통해 행해지고 있다.
상기 제4 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실시 형태에서는 저항이 높은 제1 전극층(13)이 소자 영역(10)의 바로 윗쪽에서 저저항의 제2 전극층(18)에 접속되어 있다. 이 때문에, 선택 트랜지스터와 마찬가지로, 종래 기술에 비해, 주변 회로의 RC 지연 시간을 짧게 할 수 있다.
또한, 선택 트랜지스터와 마찬가지로, 제1 전극층과 제2 전극층의 소자 영역(10) 상의 단부에는 개구부(17)는 존재하지 않는다. 이 때문에, 게이트의 가공 공정에서, 메모리 셀 어레이 영역 및 선택 게이트 영역 외에 주변 회로 영역도 동시에 가공을 행하는 것이 가능하다. 이와 같이, 모든 소자의 게이트를 동시에 가공할 수 있으면, 예를 들면 그 후의 컨택트홀 형성 공정에서 콘택트홀과 게이트전극이 필요한 리소그래피 공정에서의 정합 여유를 작게 할 수 있다.
[제5 실시 형태]
제5 실시 형태는 제4 실시 형태의 변형예이다. 이 제5 실시 형태는 주변 회로 영역에서의 제2 절연막을 전부 제거하고 있는 것을 특징으로 한다.
도 22는 제5 실시 형태에 따른 반도체 장치의 메모리 셀 어레이 영역 및 주변 회로 영역의 단면도를 나타낸다. 또한, 제4 실시 형태와 다른 구조에 대해서만 설명한다.
주변 회로에 요구되는 성능이나 동작 전압에 의해서는 주변 회로 트랜지스터의 게이트 길이를 매우 짧게 하지 않으면 안되는 경우가 있다. 이 경우, 제2 절연막(16)의 개구부(17)를 작게 할 필요가 생긴다. 그러나, 개구 치수가 매우 작아지면, 예를 들면 제3 실시 형태에 나타내는 방법을 이용하여도, 개구부(17)의 형성이 매우 어렵게 되는 경우가 있다.
그래서, 도 22에 도시한 바와 같이, 주변 회로 영역에서, 제1 전극층(13)과 제2 전극층(18) 사이의 제2 절연막(16)을 전부 제거한다. 또한, 메모리 셀 어레이 영역이나 선택 게이트 영역은 제1 실시 형태와 마찬가지의 구조이다.
즉, 제5 실시 형태에 따른 반도체 장치의 주변 회로 영역은 반도체층(11)과, 이 반도체층(11)의 소자 영역(10)을 분리하는 소자 분리 영역(15)과, 소자 영역(10)에 제1 절연막(12)을 통해 소자 분리 영역(15)과 자기 정합적으로 형성된 제1 전극층(13)과, 이 제1 전극층(13) 및 소자 분리 영역(15) 상에 형성된 제2 전극층(18)을 포함하고 있다.
상기 제5 실시 형태에 따르면, 제4 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제5 실시 형태는 트랜지스터의 게이트 길이가 매우 짧은 경우에 유효한 구조이다. 단, 주변 회로 트랜지스터는 메모리 트랜지스터 및 선택 트랜지스터와 게이트 구조가 다르기 때문에, 메모리 셀 어레이 영역 및 선택 게이트 영역과 주변 회로 영역이 따로따로 게이트 가공을 행하는 것으로 되어 공정 수는 증가한다. 그러나, 메모리 트랜지스터와 선택 트랜지스터의 게이트 단부는 동일한 구조이기 때문에, 메모리 셀 어레이 영역 및 선택 게이트 영역은 동시에 가공이 행해져, 가공 경계를 설치할 필요가 없다. 이 때문에, 다른 실시 형태와 마찬가지로, 메모리 셀 어레이의 총 면적의 축소에는 큰 효과가 있다.
또한, 선택 트랜지스터는 통상, 메모리 셀을 구동하기 위한 고전압에 견디기위해서, 리소그래피의 최소 가능 치수보다 길게 하여 설계되기 때문에, 예를 들면 제3 실시 형태에서 나타낸 방법 등에 의해, 미세한 개구부(17)의 형성은 충분히 가능하다.
[제6 실시 형태]
제6 실시 형태는 제2 절연막이 존재하는 소자 영역의 상측에 컨택트홀을 형성함으로써, 주변 트랜지스터의 면적을 축소하는 것을 특징으로 한다.
도 23은 제6 실시 형태에 있어서의 반도체 장치의 주변 회로 영역의 평면도를 나타낸다. 도 24는 도 23의 XXIV-XXIV선에 따른 반도체 장치의 단면도를 나타낸다. 도 25는 제6 실시 형태에 있어서의 반도체 장치의 메모리 셀 어레이 영역및 주변 회로 영역의 단면도를 나타낸다. 또한, 제6 실시 형태에 있어서, 메모리 셀 어레이 영역 및 선택 게이트 영역은 제1 실시 형태와 마찬가지의 구조이기 때문에 설명은 생략한다.
도 23, 도 24, 도 25에 도시한 바와 같이, 주변 회로 영역에서의 반도체 장치는 반도체층(11)과, 이 반도체층(11)의 소자 영역(10)을 분리하는 소자 분리 영역(15)과, 소자 영역(10)에 제1 절연막(12)을 통해 소자 분리 영역(15)과 자기 정합적으로 형성된 제1 전극층(13)과, 이 제1 전극층(13) 및 소자 분리 영역(15) 상에 형성되어, 제1 전극층(13)의 표면의 일부를 노출하는 개구부(17)를 갖는 제2 절연막(16)과, 이 제2 절연막(16) 및 개구부(17) 내에 형성된 제2 전극층(18)과, 제2 절연막(16)의 존재하는 소자 영역(10) 상측에 형성되어, 제2 전극층(18)에 접속된 컨택트홀(20)을 포함한다. 그리고, 개구부(17)를 통해 제1 전극층(13)과 제2 전극층(18)이 접속되어 있다.
상기 제6 실시 형태에 따르면, 제4 실시 형태와 마찬가지의 효과가 얻어지는 것뿐만아니라, 또한 이하에 나타내는 효과가 얻어진다.
통상, 컨택트홀(20)의 형성시, 배리어 메탈(Ti/TiN)막이나 Al-Cu막 등을 스퍼터링에 의해 형성하여, 컨택트홀(20)과 게이트를 접속한다. 그런데, Ti와 제2 전극층(18)의 다결정 Si가 반응하여 TiSi층이 형성된다. 이 때문에, 제2 절연막(16)이 없는 경우에는 TiSi층이 컨택트홀(20)과 제2 전극층(18)의 계면에서 제1 절연막(12)의 부근에까지 형성되어, 제1 절연막(12)이 파괴할 가능성이 있다. 따라서, 게이트에 접속시키는 컨택트홀(20)은 통상 소자 영역(10)의 상측에는 형성되지 않는다.
그러나, 제6 실시 형태와 같이, 제1, 제2 전극층(13, 18) 사이에 제2 절연막(16)을 잔존시킴에 따라, 이 제2 절연막(16)이 보호막이 되어, 상기 문제를 회피할 수 있다. 특히, 제2 절연막(16)으로서, 실리콘 질화막을 포함하는 복합 절연막을 이용하면 좋다.
이와 같이, 제6 실시 형태에 따르면, 제2 절연막(16)을 잔존시킴에 따라, 소자 영역(10)의 상측에 컨택트홀(20)을 형성할 수 있게 된다. 이에 따라, 다음과 같은 효과를 얻을 수 있다.
첫째로, 소자 영역(10) 상에 컨택트홀(20)이 형성되는 제6 실시 형태(도 26의 (b))는 소자 분리 영역(15) 상에서 컨택트홀(20)이 형성되는 종래 구조(도 26의 (a))에 비해, 주변 회로 영역을 축소할 수 있다.
둘째로, 제6 실시 형태에 따르면, 주변 회로 영역을 증대하지 않고, 소자 분리 영역(15)의 반전 전압을 높일 수 있다. 즉, NAND형 플래시 메모리와 같이 높은 전압을 사용하는 디바이스에서는 게이트 아래의 소자 분리 영역(15)의 반전 전압을 높게할 필요가 있다. 그 경우, 도 27에 도시한 바와 같이, 소자 분리 영역(15) 아래의 반도체층(11)의 불순물 확산층(11')의 농도를 높게하거나, 도 28에 도시한 바와 같이, 소자 분리 영역(15)의 막 두께를 두껍게 하는 등의 대책이 필요하였다. 그러나, 이들 대책은 가공의 난이도를 높이거나 접합 내압의 저하를 초래하기도 하기 때문에 바람직하지 않다. 또한, 다른 방법으로서, 도 29의 (a), 도 30의 (a)에 도시한 바와 같이, 소자 분리 영역(15) 상에서 게이트 전극을 분단하고, 인접하는트랜지스터끼리, 게이트 전극에서 접속하지 않고, 게이트 전극으로부터 한번 컨택트홀(20)을 통해 상층 배선(21)에서 접속한다. 그러나, 이 방법에서는 소자 분리 영역(15) 상에 컨택트홀(20)을 형성하는 영역이 필요해지기 때문에, 주변 회로 영역의 증대를 초래하여 버린다. 이러한 문제에 대하여, 제6 실시 형태에 따르면, 제1, 제2 전극층(13, 18) 사이의 일부에 절연막(16)을 설치하고, 소자 영역(15)의 상측에 컨택트홀(20)을 형성함으로써, 주변 회로 영역을 증대하지 않고, 소자 분리 영역(15)의 반전 전압을 높일 수 있다.
또한, 제6 실시 형태는 상기 제2 및 제3 실시 형태와 같이, 메모리 셀의 제어 게이트가 제2 전극층(18a)과 제3 전극층(18b)으로 이루어지는 2층 구조의 것에도 적용하는 것도 가능하다.
[제7 실시 형태]
제7 실시 형태는 복수의 주변 회로 트랜지스터에 있어서, 절연막의 개구부의 폭을 같게 하는 것을 특징으로 한다.
도 31은 제7 실시 형태에 따른 반도체 장치의 평면도를 나타낸다. 도 32는 도 31의 XXXII-XXXII선에 따른 반도체 장치의 단면도를 나타낸다. 이하, 제7 실시 형태의 특징 부분에 대해서만 설명한다.
도 31, 도 32에 도시한 바와 같이, 칩 상에 배치된 복수의 트랜지스터에 있어서, 제1 전극층(13) 상에 형성된 제2 절연막(16) 및 제2 전극층(18a)은 제1 전극층(13)의 표면의 일부를 노출하는 개구부(17)를 갖는다. 이 개구부(17)내 및 제2 절연막(16) 상에 제3 전극층(18b)이 형성되고, 이 제3 전극층(18b) 상에 제4 전극층(18c)이 형성된다. 이러한 제1 내지 제4 전극층(13, 18a, 18b, 18c)으로 이루어지는 게이트 전극을 갖는 트랜지스터에 있어서, 모든 개구부(17)의 폭 c는 같다.
상기 제7 실시 형태에 따르면, 제4 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제7 실시 형태는 칩 상의 게이트 전극에 있어서의 개구부(17)의 폭 c를 같게 한다. 이에 따라, 개구부(17)를 제3 전극층(18b)에서 매립한 경우, 제3 전극층(18b)의 단차 변동을 최소한으로 억제할 수 있다. 따라서, 제7 실시 형태는 제3 전극층(18b)을 평탄하게 피착하는 데 최적이다.
또한, 개구부(17)의 폭 c를 일정하게 하면, 개구부(17)의 형성시, 리소그래피에 의한 패터닝의 제어가 용이해진다.
또한, 트랜지스터마다 개구 폭이 다른 경우에 비해, 제7 실시 형태는 개구부(17)의 폭 c의 치수 변동을 억제할 수 있다.
[제8 실시 형태]
제8 실시 형태는 동일 게이트 전극 내에 복수의 개구부를 설치하고, 이들의 개구부의 폭을 같게 하는 것을 특징으로 한다.
도 33은 제8 실시 형태에 있어서의 반도체 장치의 평면도를 나타낸다. 도 34는 도 33의 XXXIV-XXXIV선에 따른 반도체 장치의 단면도를 나타낸다. 이하, 제8 실시 형태의 특징 부분에 대해서만 설명한다.
도 33, 도 34에 도시한 바와 같이, 트랜지스터의 게이트 전극에 있어서, 제1 전극층(13) 상에 형성된 제2 절연막(16) 및 제2 전극층(18a)은 제1 전극층(13)의표면의 일부를 노출하는 복수의 개구부(17)를 갖는다. 이 개구부(17)내 및 제2 절연막(16) 상에 제3 전극층(18b)이 형성되고, 이 제3 전극층(18b) 상에 제4 전극층(18c)이 형성된다. 이러한 동일 게이트 전극 내에 있어서의 복수의 개구부(17)의 폭 c는 같다.
상기 제8 실시 형태에 따르면, 개구부(17)의 폭 c가 같기 때문에, 제7 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 동일 게이트 전극 내에 개구부(17)를 여러개 형성함으로써, 제1 전극층(13)과 제3 전극층(18b)의 접속 면적을 크게 할 수 있다. 이 때문에, 제1 전극층(13)과 제3 전극층(18b)에 있어서의 2 층간의 접촉 저항을 저감할 수 있다.
또한, 동일 게이트 전극 내에 복수의 개구부(17)를 설치함에 있어서, 도 35에 도시한 바와 같이, 십자형에 개구부(17)를 교차하여 형성해도 좋다. 이와 같이, 개구부(17)를 직교시켜 설치하는 것에 의해서, 동일 게이트 전극 내에 보다 많은 개구부(17)를 형성할 수 있다. 이 때문에, 상술한 접속 면적을 더욱 크게 할 수 있고, 접촉 저항을 보다 저감할 수 있다.
[제9 실시 형태]
제9 실시 형태는 제8 실시 형태와 같이 동일 게이트 전극 내에 복수의 개구부를 설치하였을 때, 이들 개구부 사이의 거리를 같게 하는 것을 특징으로 한다.
도 36은 제9 실시 형태에 있어서의 반도체 장치의 평면도를 나타낸다. 도 37은 도 36의 XXXVII-XXXVII선에 따른 반도체 장치의 단면도를 나타낸다. 이하, 제9 실시 형태의 특징 부분에 대해서만 설명한다.
도 36, 도 37에 도시한 바와 같이, 트랜지스터의 게이트 전극에 있어서, 제1 전극층(13) 상에 형성된 제2 절연막(16) 및 제2 전극층(18a)은 제1 전극층(13)의 표면의 일부를 노출하는 복수의 개구부(17)를 갖는다. 이 개구부(17)내 및 제2 절연막(16) 상에 제3 전극층(18b)이 형성되고, 이 제3 전극층(18b) 상에 제4 전극층(18c)이 형성된다. 이러한 동일 게이트 전극 내에 있어서의 복수의 개구부(17)의 폭 c는 같고, 개구부(17) 사이의 거리 d도 같다.
상기 제9 실시 형태에 따르면, 개구부(17)를 여러개 설치하고, 이들 개구부(17)의 폭 c는 같다. 이 때문에, 제7, 제8 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 동일 게이트 전극 내에 여러개 형성된 개구부(17) 사이의 거리 d가 같다. 즉, 도 38에 도시한 바와 같이, 개구부(17)를 등간격으로 형성하는 것은 개구부(17)가 형성되기 위한 리소그래피의 공정에서, 노광부의 폭을 동일하게 형성하게 된다. 따라서, 인접하는 노광부에서의 광 근접 효과에 의한 레지스트(22')의 가공 변동을 최소한으로 억제할 수 있다.
또한, 제9 실시 형태에 따른 발명을 NAND형 플래시 메모리에 적용하는 것도 가능하다.
이 NAND형 플래시 메모리에서는 도 39a, 도 39b에 도시한 바와 같이, 선택 트랜지스터와 주변 회로의 트랜지스터에서, 게이트 길이가 다른 트랜지스터가 동일 칩에 혼재한다. 이러한 경우, 복수의 선택 트랜지스터에 각각 형성된 개구부(17) 사이의 간격 e1과 주변 회로 트랜지스터의 동일 게이트 전극 내에 여러개 형성된개구부(17) 사이의 간격 e2를 같게 한다. 이에 따라, 도 38에 나타내는 레지스트(22')의 가공 변동을 동일 칩내에서, 최소한으로 억제할 수 있다.
여기서, 일반적으로, 주변 회로 트랜지스터보다도 선택 트랜지스터쪽이 치수는 작다. 그래서, 소자의 미세화를 도모하기 위해서는 개구부(17)의 간격 e1, e2는 선택 트랜지스터에 있어서의 개구부(17)의 간격 e1을 기준으로 하여, 이 간격 e1에 맞추어 주변 회로 트랜지스터에 있어서의 개구부(17)의 간격 e2를 설정하면 좋다.
[제10 실시 형태]
제10 실시 형태는 채널 길이 방향에서, 개구부를 소자 영역 상에서 소자 분리 영역 상에까지 연장시키는 것을 특징으로 한다.
도 40a는 제4 실시 형태에 있어서의 반도체 장치의 단면도를 나타낸다. 도 40b, 도 40c는 제10 실시 형태에 있어서의 반도체 장치의 단면도를 나타낸다. 이하, 제10 실시 형태의 특징 부분에 대하여 설명한다.
예를 들면 제4 실시 형태에서는 도 40a에 도시한 바와 같이, 개구부(17)는 소자 영역(10) 내에 형성된다. 이것에 대하여, 제10 실시 형태에서는 도 40b에 도시한 바와 같이, 개구부(17)를 소자 영역(10)내에서 소자 영역(10)의 단부까지 연장시킨다. 또한, 도 40c에 도시한 바와 같이, 소자 분리 영역(15) 상에까지 연장시킨다. 여기서, 개구부(17)의 연장 방향은 게이트 전극의 채널 길이 f의 방향으로 한다.
상기 제10 실시 형태에 따르면, 상기 제4 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 채널 길이 f의 방향에 개구부(17)를 소자 영역(10) 상에서 소자 분리 영역(15) 상에까지 연장시킨다. 이에 따라, 채널 길이 f가 작은 트랜지스터이더라도, 상기 개구부(17)를 리소그래피의 가공 한계에 제한되지 않고 형성할 수 있다.
[제11 실시 형태]
제11 실시 형태는 개구부의 폭과 개구부를 매립하는 전극층의 피착 막 두께의 관계를 규정하는 것을 특징으로 한다.
도 41a, 도 41b는 제11 실시 형태에 있어서의 반도체 장치의 단면도를 나타낸다. 이하, 제11 실시 형태의 특징 부분에 대하여 설명한다.
도 41a, 도 41b에 도시한 바와 같이, 칩 상의 배치된 복수의 트랜지스터에 있어서, 제1 전극층(13) 상에 형성된 제2 절연막(16) 및 제2 전극층(18a)은 제1 전극층(13)의 표면의 일부를 노출하는 개구부(17)를 갖는다. 이 개구부(17)내 및 제2 절연막(16) 상에 제3 전극층(18b)이 형성된다. 이러한 각 트랜지스터에 있어서의 개구부(17)의 폭 c는 같다. 그리고,이 경우, 제3 전극층(18b)의 피착 시의 막 두께는 개구부(17)의 폭 c의 1/2 이상으로 한다. 또한, 개구부(17)의 폭 c는 제3 실시 형태에서 나타내는 방법 등을 이용하는 것으로, 작게 하는 것도 가능하다.
상기 제11 실시 형태에 따르면, 상기 제4 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제11 실시 형태는 각 트랜지스터의 개구부(17)의 폭 c를 같게 하여,제3 전극층(18b)의 피착 막 두께를 c/2 이상으로 한다. 이에 따라, 개구부(17)가 제3 전극층(18b)에서 확실하게 매립되고, 또한 제3 전극층(18b)의 상면을 평탄하게 피착할 수 있다.
또한, 개구부(17)의 폭 c를 작게 함으로써, 제3 전극층(18b)을 평탄하게 피착하기 위한 막 두께를 얇게 할 수 있기 때문에, 게이트 전극의 토탈의 높이를 낮게 할 수 있다. 이 때문에, 도 41b에 나타내는 게이트 전극 사이의 스페이스 S의 어스펙트비가 작아져, 상층 배선(도시하지 않음)과 게이트 전극을 절연하기 위한 제3 절연막(19)을 용이하게 매립할 수 있다.
이상과 같은 효과를 제11 실시 형태에 따르면 얻을 수 있기 때문에, 다음과 같은 문제점을 회피할 수 있다.
제1 문제점으로서, 도 42a에 도시한 바와 같이, 개구부(17)의 폭이 제3 전극층(18b)의 피착 막 두께 a의 2배 이상의 길이인 경우, 개구부(17) 내에 제3 전극층(18b)을 피착하면, 개구부(17) 상의 제3 전극층(18b)의 표면에 단차가 생긴다.
제2 문제점으로서, 도 42b에 도시한 바와 같이, 제3 전극층(18b) 상에 제4 전극층(예를 들면 WSi)(18c)을 형성하고, 이 제4 전극층(18c) 상에 레지스트(22')가 형성된다. 그리고, 게이트 전극이 형성되기 위해서, 리소그래피 기술을 이용하여 레지스트(22')를 패터닝할 때, 제3 전극층(18b)에 단차가 생기는 것으로, 이 단차로 포커스 어긋남을 일으켜, 레지스트(22')를 원하는 형상으로 형성할 수 없다. 그 결과, 게이트 전극의 가공뒤의 완성 형상이 부분적으로 다른 치수로 되어 버린다.
제3 문제점으로서, 도 42c에 도시한 바와 같이, 제3 전극층(18b) 상에 제4 전극층(18c)을 피착하는 경우, 제3 전극층(18b)을 피착했을 때에 생기는 단차에 의해서, 개구부(17) 상의 제3 전극층(18b)에, 단차부를 매립할 수 없는 영역(30)이 있을 수 있는 우려가 있다.
제4 문제점으로서, 도 43a에 도시한 바와 같이, 게이트 길이가 다른 모든 트랜지스터에 있어서 제3 전극층(18b)을 평탄하게 피착하기 위해서는 트랜지스터마다 개구부(17)의 폭에 변동이 있으면, 가장 큰 개구 폭을 갖는 개구부(17)를 매립할 수 있도록, 제3 전극층(18b)의 피착 막 두께를 최대 개구 폭의 1/2 이상으로 할 필요가 있다. 그 결과, 제3 전극층(18b)의 피착 막 두께가 두껍게 되어, 게이트 전극의 가공이 곤란하게 되어 버린다.
제5 문제점으로서, 제4 문제와 같이, 제3 전극층(18b)의 피착 막 두께가 두껍게 되는 것으로, 도 43b에 도시한 바와 같이, 메모리 셀 어레이 영역에서 고 어스펙트비를 갖는 게이트 전극 사이의 스페이스 S가 형성된다. 이 때문에, 상층 배선(도시하지 않음)과 소자 영역(10)을 절연하기 위한 층간 절연막(19)의 매립이 곤란해져서, 보이드(31)가 발생한다.
[제12 실시 형태]
제12 실시 형태는 제11 실시 형태와 같이 개구부의 폭과 개구부를 매립하는 전극층의 막 두께의 관계를 규정한 뒤에, 이 전극층의 표면을 평탄하게 하는 것을 특징으로 한다.
도 44a, 도 44b는 제12 실시 형태에 있어서의 반도체 장치의 단면도를 나타낸다. 이하, 제12 실시 형태의 특징 부분에 대하여 설명한다.
도 44a에 도시한 바와 같이, 제11 실시 형태와 마찬가지로, 개구부(17)의 폭 c를 일정하게 하여, 제3 전극층(18b)을 개구 폭 c의 1/2 이상의 두께로 피착한다. 그 후, 도 44b에 도시한 바와 같이, 이 제3 전극층(18b)의 표면을 CDE(Chemical Dry Etching) 또는 CMP(Chemical Mechanical Polish)로 평탄화한다.
상기 제12 실시 형태에 따르면, 상기 제11 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제3 전극층(18b)의 표면을 CDE나 CMP로 평탄하게 함으로써, 제3 전극층(18b)의 피착 시의 막 두께보다, 제3 전극층(18b)의 막 두께를 얇게 할 수 있다. 즉, 게이트 전극의 토탈의 막 두께를 얇게 할 수 있으므로, 제11 실시 형태보다도 제3 절연막(19)의 매립을 보다 용이하게 할 수 있다.
또한, 상기 제1 내지 제12 실시 형태에 있어서, 제1 전극층(13)은 간단히 하기 위해 일층 구조로 하고 있지만, 여러가지 변형예가 있더라도 상관없다. 예를 들면, 도 45에 도시한 바와 같이, 제1 전극층(13a, 13b)이 2층 구조로 되어 있거나, 2차원적인 요철부를 갖고 있더라도 상관없다. 또한, 상기 제1 내지 제12 실시 형태에 있어서, 제1 전극층(13)은 소자 영역(10)과 자기 정합적으로 형성된다고 설명하고 있지만, 도 45에 도시한 바와 같이, 제1 전극층(13)은 소자 분리 영역(15)의 방향에 소자 영역(10)보다 자기 정합적으로 돌출한 구조로 하여도 상관없다.
또 다른 특징 및 수정은 당업자에게 용이하게 발생할 것이다. 따라서, 본 발명은 그의 더 넓은 특징에 있어서 여기에 도시되고 기술된 각 실시예 및 특정한 상세에 한정되지 않는다. 따라서, 첨부된 특허 청구의 범위 및 그들의 등가에 의해 규정된 바와 같은 일반적 신규한 개념의 정신 또는 범주를 벗어나지 않고 여러가지 수정이 이루어질 수 있다.

Claims (61)

  1. 반도체층;
    상기 반도체층 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 제1 전극층;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성되고, 또한 상기 제1 전극층과 자기 정합적으로 형성되고, 소자 영역을 분리하고, 소자 분리 절연막으로 이루어지는 복수의 소자 분리 영역;
    상기 제1 전극층 상 및 상기 소자 분리 영역을 횡단하여 형성되고, 상기 제1 전극층의 표면을 노출하는 개구부를 갖는 제2 절연막; 및
    상기 제2 절연막 상 및 상기 제1 전극층의 노출된 상기 표면 상에 형성되고, 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속되는 제2 전극층
    을 포함하고,
    상기 제1 및 제2 전극층은 게이트 전극을 포함하고,
    상기 개구부는 상기 게이트 전극의 게이트 길이 방향(長方向)으로 제1 폭과, 상기 게이트 길이 방향과 수직한 방향으로, 상기 제1 폭보다 큰 제2 폭을 갖고, 상기 개구부는, 상기 제2 폭방향으로 상기 복수의 소자 분리 영역 상을 횡단하는 것을 특징으로 하는 반도체 장치.
  2. 반도체층;
    상기 반도체층 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 제1 전극층;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 소자 분리 절연막으로 이루어지는 소자 분리 영역 - 상기 소자 분리 영역은 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨 - ;
    상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 제2 절연막 -상기 제2 절연막은 상기 제1 전극층의 표면을 노출하는 개구부를 가짐- ;
    상기 제2 절연막 상에 형성된 제2 전극층; 및
    상기 제2 전극층 상 및 상기 제1 전극층의 노출된 상기 표면 상에 형성된 제3 전극층 - 상기 제3 전극층은 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속됨 -
    을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 전극은 NAND형 플래시 메모리의 선택 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1, 제2, 제3 전극층은 NAND형 플래시 메모리의 선택 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체층;
    상기 반도체층 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 형성된 상기 제1 전극층;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 상기 소자 분리 절연막으로 이루어지는 상기 소자 분리 영역 - 상기 소자 분리 영역은 상기 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨 - ;
    상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 상기 제2 절연막; 및
    상기 제2 절연막 상에 형성된 상기 제2 전극층
    을 포함하는, 메모리 셀 어레이 영역을 포함하는 반도체 장치로서,
    상기 메모리 셀 어레이 영역의 상기 소자 분리 영역의 표면은 상기 제1 전극층의 표면보다도 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 반도체층;
    상기 반도체층 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 형성된 상기 제1 전극층;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성된 상기 소자 분리 절연막으로 이루어지는 상기 소자 분리 영역 - 상기 소자 분리 영역은 소자 영역을 분리하고, 상기 소자 분리 영역은 상기 제1 전극층과 자기 정합적으로 형성됨 - ;
    상기 제1 전극층 및 상기 소자 분리 영역 상에 형성된 상기 제2 절연막;
    상기 제2 절연막 상에 형성된 상기 제2 전극층; 및
    상기 제2 전극층 상에 형성된 제3 전극층
    을 포함하는, 메모리 셀 어레이 영역을 포함하는 반도체 장치로서,
    상기 메모리 셀 어레이 영역의 상기 소자 분리 영역의 표면은 상기 제1 전극층의 표면보다도 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 메모리 셀 어레이 영역에서, 상기 제1 전극층은 부유 게이트로서 기능하고, 상기 제2 전극층은 제어 게이트로서 기능하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 메모리 셀 어레이 영역에서, 상기 제1 전극층은 부유 게이트로서 기능하고, 상기 제2 및 제3 전극층은 제어 게이트로서 기능하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1, 제2 전극층은 메모리 셀 어레이 영역의 주변에 형성되어 있는 주변 회로 영역에서의 게이트 전극인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1, 제2 전극층은 메모리 셀 어레이 영역의 주변에 형성되어 있는 주변 회로 영역에서의 게이트 전극이고, 상기 주변 회로 영역에서의 상기 제2 절연막은 전부 제거되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 소자 분리 영역의 상측에 위치하고, 상기 제2 전극층에 전기적으로 접속된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제2항에 있어서,
    상기 소자 분리 영역의 상측에 위치하고, 상기 제3 전극층에 전기적으로 접속된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 절연막이 존재하는 상기 소자 영역의 상측에 위치하여, 상기 제2 전극층에 전기적으로 접속된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제2 전극층에 접속 부재를 통해 전기적으로 접속된 배선을 더 포함하며,
    상기 배선과 상기 제1 전극층은 상기 제2 전극층을 상기 소자 영역으로부터 상기 소자 분리 영역 상까지 인출하여 상기 제2 전극층을 통해 접속되는 것을 특징으로 하는 반도체 장치.
  15. 제2항에 있어서,
    상기 제3 전극층에 접속 부재를 통해 전기적으로 접속된 배선을 더 포함하며,
    상기 배선과 상기 제1 전극층은 상기 제3 전극층을 상기 소자 영역으로부터 상기 소자 분리 영역 상까지 인출하여 상기 제3 전극층을 통해 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 제1, 제2 전극층으로 게이트 전극이 형성되고, 상기 게이트 전극이 칩 상에 여러개 배치되어 있는 반도체 장치로서,
    상기 게이트 전극에 있어서의 상기 개구부의 폭은 같은 것을 특징으로 하는 반도체 장치.
  17. 제2항에 있어서,
    상기 제1, 제2, 제3 전극층으로 게이트 전극이 형성되고, 상기 게이트 전극이 칩 상에 여러개 배치되어 있는 반도체 장치로서,
    상기 게이트 전극에 있어서의 상기 개구부의 폭은 같은 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서,
    상기 제1, 제2 전극층으로 게이트 전극이 형성되어 있는 반도체 장치로서,
    상기 게이트 전극 내에 상기 개구부가 여러개 설치되고, 이들 개구부의 폭은 같은 것을 특징으로 하는 반도체 장치.
  19. 제2항에 있어서,
    상기 제1, 제2, 제3 전극층으로 게이트 전극이 형성되어 있는 반도체 장치로서,
    상기 게이트 전극 내에 상기 개구부가 여러개 설치되고, 이들 개구부의 폭은 같은 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 개구부는 교차하는 것을 특징으로 하는 반도체 장치.
  21. 제19항에 있어서,
    상기 개구부는 교차하는 것을 특징으로 하는 반도체 장치.
  22. 제18항에 있어서,
    상기 개구부 사이의 거리는 같은 것을 특징으로 하는 반도체 장치.
  23. 제19항에 있어서,
    상기 개구부 사이의 거리는 같은 것을 특징으로 하는 반도체 장치.
  24. 제1항에 있어서,
    상기 제1 및 제2 전극층으로 이루어지는 NAND형 플래시 메모리의 복수의 선택 트랜지스터와, 상기 제1 및 제2 전극층으로 이루어지는 주변 회로 트랜지스터를 포함한 반도체 장치로서,
    상기 복수의 선택 트랜지스터에 있어서의 상기 제2 절연막은 각각 상기 개구부를 갖고,
    상기 주변 회로 트랜지스터에 있어서의 상기 제2 절연막은 복수의 상기 개구부를 갖고,
    상기 복수의 선택 트랜지스터의 상기 개구부 사이의 제1 간격과 상기 주변 회로 트랜지스터 내의 상기 복수의 개구부 사이의 제2 간격은 같은 것을 특징으로 하는 반도체 장치.
  25. 제2항에 있어서, 상기 제1, 제2 및 제3 전극층으로 이루어지는 NAND형 플래시 메모리의 복수의 선택 트랜지스터와 상기 제1, 제2 및 제3 전극층으로 이루어지는 주변 회로 트랜지스터를 포함한 반도체 장치로서,
    상기 복수의 선택 트랜지스터에 있어서의 상기 제2 절연막은 각각 상기 개구부를 갖고,
    상기 주변 회로 트랜지스터에 있어서의 상기 제2 절연막은 복수의 상기 개구부를 갖고,
    상기 복수의 선택 트랜지스터의 상기 개구부 사이의 제1 간격과 상기 주변 회로 트랜지스터 내의 상기 복수의 개구부 사이의 제2 간격은 같은 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서,
    상기 제2 간격은 상기 제1 간격을 기준으로 하여 규정되는 것을 특징으로 하는 반도체 장치.
  27. 제25항에 있어서,
    상기 제2 간격은 상기 제1 간격을 기준으로 하여 규정되는 것을 특징으로 하는 반도체 장치.
  28. 삭제
  29. 제2항에 있어서,
    상기 제1, 제2, 제3 전극층으로 게이트 전극이 형성되어, 이 게이트 전극에 상기 개구부가 설치된 반도체 장치로서,
    상기 개구부는 상기 게이트 전극의 채널 길이의 방향에서, 상기 소자 영역 상으로부터 상기 소자 분리 영역 상으로까지 연장시키는 것을 특징으로 하는 반도체 장치.
  30. 제1항에 있어서,
    상기 제2 전극층의 퇴적 시의 막 두께는 상기 개구부의 폭의 1/2 이상인 것을 특징으로 하는 반도체 장치.
  31. 제2항에 있어서,
    상기 제3 전극층의 퇴적 시의 막 두께는 상기 개구부의 폭의 1/2 이상인 것을 특징으로 하는 반도체 장치.
  32. 제1항에 있어서,
    상기 제2 전극층은 상기 제1 전극층보다도 저저항인 층이고, 고융점 금속층 또는 고융점 금속 실리사이드층인 것을 특징으로 하는 반도체 장치.
  33. 제2항에 있어서,
    상기 제2, 제3 전극층은 상기 제1 전극층보다도 저저항인 층이고, 고융점 금속층 또는 고융점 금속 실리사이드층인 것을 특징으로 하는 반도체 장치.
  34. 제1항에 있어서,
    상기 제2 절연막은 실리콘 질화막을 포함하는 복합 절연막인 것을 특징으로 하는 반도체 장치.
  35. 제2항에 있어서,
    상기 제2 절연막은 실리콘 질화막을 포함하는 복합 절연막인 것을 특징으로 하는 반도체 장치.
  36. 제1항에 있어서,
    상기 제1, 제2 전극층으로 게이트 전극이 형성되고, 이 게이트 전극의 단부에 상기 제2 절연막이 존재하는 것을 특징으로 하는 반도체 장치.
  37. 제2항에 있어서,
    상기 제1, 제2, 제3 전극층으로 게이트 전극이 형성되고, 이 게이트 전극의 단부에 상기 제2 절연막이 존재하는 것을 특징으로 하는 반도체 장치.
  38. 부유 게이트로서 기능하는 제1 전극층과, 제어 게이트로서 기능하는 제2 전극층을 갖는 메모리 트랜지스터를 포함한 메모리 셀 어레이 영역,
    메모리 셀 어레이 영역과 인접하는 선택 트랜지스터를 포함한 선택 게이트 영역, 및
    상기 메모리 셀 어레이 영역의 주변에 위치하는 주변 회로 영역
    을 포함하는 NAND형 플래시 메모리의 반도체 장치로서,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 공통되는 반도체층,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서, 상기 반도체층 상에 공통으로 형성된 제1 절연막,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서, 상기 제1 절연막 상에 공통으로 형성된 제1 전극층,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성되고, 또한 상기 제1 전극층과 자기 정합적으로 형성되고, 소자 영역을 분리하여, 소자 분리 절연막으로 이루어지는 복수의 소자 분리 영역,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 상기 제1 전극층 상 및 상기 소자 분리 영역을 횡단하여 형성되며, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서는 상기 제1 전극층의 표면을 노출하는 개구부를 갖는 제2 절연막, 및
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 상기 제2 절연막 상 및 상기 제1 전극층의 노출된 상기 표면상에 공통되어 형성되고, 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속되는 제2 전극층을 포함하며,
    상기 제1 및 제2 전극층은 게이트 전극을 포함하고,
    상기 개구부는, 상기 게이트 전극의 게이트 길이 방향으로 제1 폭과, 상기 게이트 길이 방향과 수직인 방향으로, 상기 제1 폭보다 큰 제2 폭을 갖고 상기 개구부는, 상기 제2 폭 방향으로 상기 복수의 소자 분리 영역 상을 횡단하는 것을 특징으로 하는 반도체 장치.
  39. 부유 게이트로서 기능하는 제1 전극층과, 제어 게이트로서 기능하는 제2 전극층을 갖는 메모리 트랜지스터를 포함한 메모리 셀 어레이 영역,
    메모리 셀 어레이 영역과 인접하는 선택 트랜지스터를 포함한 선택 게이트 영역, 및
    상기 메모리 셀 어레이 영역의 주변에 위치하는 주변 회로 영역
    을 포함하는 NAND형 플래시 메모리의 반도체 장치로서,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 공통되는 반도체층,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서, 상기 반도체층 상에 공통으로 형성된 제1 절연막,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서, 상기 제1 절연막 상에 공통으로 형성된 제1 전극층,
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 형성되고, 또한 상기 제1 전극층과 자기 정합적으로 형성되며, 소자 영역을 분리하여, 소자 분리 절연막으로 이루어지는 복수의 소자 분리 영역,
    상기 메모리 셀 어레이 영역 및 상기 선택 게이트 영역에서 상기 제1 전극층상 및 상기 소자 분리 영역을 횡단하여 형성되고, 상기 선택 게이트 영역에서는 상기 제1 전극층의 표면으로부터 상기 제1 전극층에 인접하여 형성된 상기 소자 분리 영역의 표면의 일부까지를 노출하는 개구부를 갖는 제2 절연막, 및
    상기 메모리 셀 어레이 영역, 상기 선택 게이트 영역 및 상기 주변 회로 영역에서 상기 제2 절연막 상 및 상기 제1 전극층의 노출된 상기 표면상에 공통되어 형성되고, 상기 개구부를 통해 상기 제1 전극층과 전기적으로 접속되는 제2 전극층
    을 포함하고,
    상기 제1 및 제2 전극층은 게이트 전극을 포함하고,
    상기 개구부는, 상기 게이트 전극의 게이트 길이 방향으로 제1 폭과, 상기 게이트 길이 방향과 수직인 방향으로, 상기 제1 폭보다 큰 제2 폭을 갖고 상기 개구부는, 상기 제2 폭 방향으로 상기 복수의 소자 분리 영역 상을 횡단하는 것을 특징으로 하는 반도체 장치.
  40. 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법으로서,
    반도체층 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 제1 전극층을 형성하는 공정과,
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 복수의 소자 분리 영역을 형성하여 소자 영역을 분리하는 공정과,
    상기 제1 전극층 상 및 상기 소자 분리 영역을 횡단하여 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 선택적으로 제거하여, 상기 제1 전극층의 표면을 노출하는 개구부를 형성하는 공정과,
    상기 제2 절연막 및 상기 제1 전극층의 노출된 상기 표면상에 제2 전극층을 형성하는 공정과,
    상기 제1 전극층, 상기 제2 절연막 및 상기 제2 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정
    을 포함하고,
    상기 제1 및 제2 전극층은 게이트 전극을 포함하고,
    상기 개구부를 형성하는 공정은, 상기 개구부가, 상기 게이트 전극의 게이트 길이 방향으로 제1 폭과, 상기 게이트 길이 방향과 수직인 방향으로, 상기 제1 폭보다 큰 제2 폭으로 되도록 형성하여, 상기 제2 폭 방향으로 상기 복수의 소자 분리 영역 상을 횡단하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법으로서,
    반도체층 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막 상에 제1 전극층을 형성하는 공정;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정 -상기 소자 분리 영역은 소자 영역을 분리함- ;
    상기 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하는 공정;
    상기 제2 절연막 상에 제2 전극층을 형성하는 공정;
    상기 제2 전극층 및 상기 제2 절연막을 선택적으로 제거하여, 상기 제1 전극층의 표면을 노출하는 개구부를 형성하는 공정;
    상기 제2 전극층 및 상기 제1 전극층의 노출된 상기 표면 상에 제3 전극층을 형성하는 공정; 및
    상기 제1 전극층, 상기 제2 절연막, 상기 제2 전극층 및 상기 제3 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 메모리 셀 어레이 영역에 인접하여 배치되는 선택 트랜지스터를 설치한 선택 게이트 영역에서의 반도체 장치의 제조 방법으로서,
    반도체층 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막 상에 제1 전극층을 형성하는 공정;
    상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체층 내에 이를 때까지 소자 분리 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정 -상기 소자 분리 영역은 소자 영역을 분리함- ;
    상기 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하는 공정;
    상기 제2 절연막 상에 제2 전극층을 형성하는 공정;
    상기 제2 전극층 상에 제1 마스크층을 형성하는 공정;
    상기 제1 마스크층에 한 쌍의 대향하는 노출한 측면을 갖는 홈을 형성하는 공정 -상기 홈은 상기 제2 전극층의 표면의 일부를 노출함- ;
    상기 홈의 노출한 상기 측면에 제2 마스크층으로 이루어지는 측벽을 형성하는 공정;
    상기 제1, 제2 마스크층을 이용하여 상기 제2 전극층 및 상기 제2 절연막을 제거하여 개구부를 형성하는 공정 -상기 개구부는 상기 제1 전극층의 표면을 노출함- ;
    상기 제1, 제2 마스크층이 제거되는 공정;
    상기 제2 전극층 및 상기 제1 전극층의 노출된 상기 표면 상에 제3 전극층을 형성하는 공정; 및
    상기 제1 전극층, 상기 제2 절연막, 상기 제2 전극층 및 상기 제3 전극층을 선택적으로 제거하여, 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제40항에 있어서,
    상기 게이트 전극의 형성시, 상기 게이트 전극의 단부에 상기 제2 절연막이 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제41항에 있어서,
    상기 게이트 전극의 형성시, 상기 게이트 전극의 단부에 상기 제2 절연막이 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제42항에 있어서,
    상기 게이트 전극의 형성시, 상기 게이트 전극의 단부에 상기 제2 절연막이 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제40항에 있어서,
    상기 소자 분리 영역이 형성된 후, 상기 소자 분리 절연막의 상부를 제거하여, 상기 소자 분리 절연막의 표면을 상기 제1 전극층의 표면보다도 아래에 위치시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제41항에 있어서,
    상기 소자 분리 영역이 형성된 후, 상기 소자 분리 절연막의 상부를 제거하여, 상기 소자 분리 절연막의 표면을 상기 제1 전극층의 표면보다도 아래에 위치시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제42항에 있어서,
    상기 소자 분리 영역이 형성된 후, 상기 소자 분리 절연막의 상부를 제거하여, 상기 소자 분리 절연막의 표면을 상기 제1 전극층의 표면보다도 아래에 위치시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제40항에 있어서,
    상기 소자 분리 영역의 상측으로 상기 제2 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제41항에 있어서,
    상기 소자 분리 영역의 상측으로 상기 제3 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제42항에 있어서,
    상기 소자 분리 영역의 상측으로 상기 제3 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제40항에 있어서,
    상기 제2 절연막이 존재하는 상기 소자 영역의 상측으로 상기 제2 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제41항에 있어서,
    상기 제2 절연막이 존재하는 상기 소자 영역의 상측으로 상기 제2 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제42항에 있어서,
    상기 제2 절연막이 존재하는 상기 소자 영역의 상측으로 상기 제2 전극층에 전기적으로 접속하는 접속부재를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제40항에 있어서, 상기 제2 전극층은 상기 개구부의 폭의 1/2 이상의 막 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제41항에 있어서, 상기 제3 전극층은 상기 개구부의 폭의 1/2 이상의 막 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제42항에 있어서, 상기 제3 전극층은 상기 개구부의 폭의 1/2 이상의 막 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제40항에 있어서, 상기 제2 전극층을 형성한 후, 이 제2 전극층의 표면을 평탄하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제41항에 있어서, 상기 제3 전극층을 형성한 후, 이 제3 전극층의 표면을 평탄하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제42항에 있어서, 상기 제3 전극층을 형성한 후, 이 제3 전극층의 표면을 평탄하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제1항에 있어서,
    상기 소자 분리 절연에 형성되는 홈은, 상기 개구부의 아래에 배치되고, 상기 개구부와 동일한 형상을 갖는 것을 특징으로 하는 반도체 장치.
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