JP3519583B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置のメモリセルのゲート絶縁膜の高信頼性化に関
する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気的にデータの書き
換えが可能な不揮発性メモリの一種であり、データを記
憶するためのメモリセルが集積されたメモリセルアレイ
を有している。ＥＥＰＲＯＭにおけるメモリセルは、浮
遊ゲートと制御ゲートとを積層したＦＥＴＭＯＳ型トラ
ンジスタが広く知られている。
【０００３】図１７（Ａ）は、ＦＥＴＭＯＳ型のメモリ
セルが集積されたメモリセルアレイの平面図、図１７
（Ｂ）は、図１７（Ａ）中のＢ−Ｂ線に沿う断面図であ
る。
【０００４】図１７（Ａ）、（Ｂ）に示すように、ｐ型
シリコン基板（あるいはｐ型ウェル）１０１には、素子
分離領域１０２が形成され、活性領域１０４が分離され
ている。絶縁膜１０２の下には、基板１０１よりも不純
物濃度が高いｐ+ 型層１０３が形成されている。ｐ+ 型
層１０３は、チャンネルストッパである。活性領域１０
４には、トンネル電流が流れ得る薄い第１のゲート絶縁
膜１０５が形成され、この上には、浮遊ゲート１０６が
形成されている。浮遊ゲート１０６の上には、第２のゲ
ート絶縁膜１０７が形成され、この上には、制御ゲート
１０８が形成されている。これにより、メモリセルのゲ
ートは、浮遊ゲート１０６と制御ゲート１０８とが積層
された積層ゲート構造となっている。浮遊ゲート１０６
と制御ゲート１０８とは同じマスクを用い、連続してエ
ッチングされることにより形成され、ロー方向に沿った
積層ゲート構造のエッジは揃っている。ソース領域１０
９Ｓ、ドレイン領域１０９Ｄは、積層ゲート構造と、素
子分離領域１０２とをそれぞれマスクに用い、活性領域
１０４内にｎ型不純物をイオン注入することにより形成
されている。浮遊ゲート１０６の端部は、素子分離領域
１０２の上に配置され、一般的にウィング１１０と呼ば
れる部分を構成している。ウィング１１０は、制御ゲー
ト１０８と浮遊ゲート１０６とが互いに対向する対向面
積を広げ、制御ゲート１０８と浮遊ゲート１０６との間
の容量を高める。
【０００５】参照符号１５０は層間絶縁膜であり、この
層間絶縁膜１５０の上には、ビット線１５１が形成され
ている。ビット１５１は、層間絶縁膜１５０に形成され
たビット線コンタクト孔１５２を介してドレイン領域１
０９Ｄに接続されている。
【０００６】なお、図１７（Ａ）では、ビット線コンタ
クト孔１５２の位置のみを示し、層間絶縁膜１５０、お
よびビット線１５１はそれぞれ省略されている。
【０００７】図１７（Ａ）、（Ｂ）に示す素子分離領域
１０２としては、基板１０１の表面の選ばれた部分を熱
酸化して形成したＬＯＣＯＳ型が、広く用いられてい
る。ＬＯＣＯＳ型は、基板１０１の活性領域が形成され
る部分を、窒化シリコン膜（Ｓｉ3 Ｎ4 ）で覆った後、
熱酸化する。窒化シリコン膜は酸化の障壁となるので、
基板１０１の素子分離領域を形成する部分に、厚い熱酸
化膜を局所的に形成できる。
【０００８】近年では、素子分離領域１０２の寸法を、
ＬＯＣＯＳ型よりも微細にできる技術として、基板１０
１の素子分離領域を形成する部分にトレンチを形成し、
このトレンチを絶縁物で埋め込むという、トレンチ素子
分離法も良く知られるようになってきた。
【０００９】図１８は、トレンチ素子分離法を用いて形
成されたメモリセルの断面図である。なお、図１８に示
す断面は、例えば図１７（Ａ）中のＢ−Ｂ線に沿う部分
に対応する。図１８において、図１７（Ｂ）と同一の部
分には同一の参照符号を付す。
【００１０】図１８に示すように、トレンチ型では、基
板１０１の素子分離領域が形成される部分にトレンチ１
１１が形成され、このトレンチ１１１の内部は、絶縁物
１１２により埋め込まれている。
【００１１】このようなトレンチ型では、基板１０１内
に深く素子分離領域を形成できるので、実効的な素子分
離間隔は、ＬＯＣＯＳ型よりも広がる。このため、素子
分離幅が同一であった場合には、ＬＯＣＯＳ型に比べて
素子分離能力が大幅に向上する。
【００１２】さらに、ＥＥＰＲＯＭのメモリセルアレイ
内の素子分離においては、そのロー方向の分離間隔を、
トレンチ型よりもさらに微細にできる自己整合トレンチ
素子分離法がある。
【００１３】図１９は、自己整合トレンチ素子分離法を
用いて形成されたメモリセルの断面図である。なお、図
１９に示す断面は、例えば図１７（Ａ）中のＢ−Ｂ線に
沿う部分に対応する。図１９において、図１７（Ｂ）と
同一の部分には同一の参照符号を付す。
【００１４】図１９に示すように、自己整合トレンチ型
では、ウィング１１０が活性領域１０４とトレンチ１１
１との境界上に、基板１０１に対して垂直な方向に形成
される。このため、ウィング１１０をロー方向に広げ
る、ＬＯＣＯＳ型やトレンチ型に比べて、集積密度を向
上させることができる。
【００１５】図２０は、ＥＥＰＲＯＭの基本構成を示す
ブロック図である。なお、図２０では、メモリセルアレ
イ部２０１周辺に存在する代表的な回路ブロックのみを
示している。
【００１６】一般に、ＥＥＰＲＯＭは、データを記憶す
るためのメモリセルアレイ部２０１と、このアレイ部２
０１を駆動し、その記憶機能を活性にする周辺駆動回路
部２０２とから構成される。回路部２０２は、ワード線
ＷＬに接続され、これらワード線ＷＬを選択するローデ
コーダ３０１、ビット線ＢＬに接続され、読み出しデー
タ(READ DATA) や書き込みデータ(PROGRAM DATA)を増幅
してラッチするセンスアンプ回路部３０２、センスアン
プ回路部３０２内のビット線ＢＬに接続され、これらビ
ット線を選択するカラムデコーダ部３０３、および所望
の内部電圧を作る昇圧回路部３０４などにより構成され
ている。
【００１７】アレイ部２０１および回路部２０２の素子
分離は双方とも、先に示した３つの素子分離技術のいず
れかを用いて行うことも可能であるし、双方でそれぞれ
異なった素子分離技術を使うこともできる。
【００１８】特に微細化が要求されるアレイ部２０１で
は、最小寸法が０．４ミクロンを超えてくると、トレン
チ素子分離や自己整合トレンチ素子分離が非常に有効で
ある。
【００１９】これに対して、回路部２０２では、アレイ
部２０１に比べてトランジスタや、素子分離の間隔が大
きい。これはトランジスタの構造上、コンタクトあるい
はゲート長等がメモリセルＭＣに比べて大きいこと、お
よびｐｎ接合部に書き込み電圧（例えば２０Ｖ）が印加
されることなどが理由である。このようなプロセスマー
ジンやインテグレーションの都合により、回路部２０２
においては、トレンチ素子分離よりもＬＯＣＯＳ素子分
離のほうが適している場合がある。このような場合に
は、アレイ部２０１にはトレンチ素子分離や自己整合ト
レンチ素子分離を用い、回路部２０２にはＬＯＣＯＳ素
子分離を用いる。
【００２０】図２１は、ＮＡＮＤ型ＥＥＰＲＯＭにおけ
るアレイ部２０１と周辺駆動回路部２０２、特にローデ
コーダ部３０１との接続部分を簡略的に示した図であ
る。
【００２１】図２１に示すように、ワード線ＷＬ（ＷＬ
１〜ＷＬｎ）、および選択ゲート線ＳＧ（ＳＧ１、ＳＧ
２）は各々、ローデコーダ部３０１に含まれる高耐圧型
トランジスタＨＶＴｒのソースに接続される。書き込み
モードのとき、トランジスタＨＶＴｒのゲートには、書
き込み電圧＋トランジスタＨＶＴｒのしきい値電圧以上
の電圧が印加され、トランジスタＨＶＴｒは“オン”さ
れる。これにより、書き込み選択されたワード線には、
書き込み電圧（例えば２０Ｖ）が、トランジスタＨＶＴ
ｒのドレイン〜ソースを介して転送される。図中、参照
符号１５３、１５５はそれぞれコンタクト孔である。ま
た、参照符号１５４は、コンタクト孔１５３、１５５を
介して、トランジスタＨＶＴｒのソース領域とワード線
ＷＬ、あるいは選択ゲート線ＳＧとを互いに接続する金
属配線である。
【００２２】図２２は、図２１に示す部分の断面図であ
る。なお、図２２は、アレイ部２０１と、ローデコーダ
部３０１、即ち、回路部２０２との双方に、ＬＯＣＯＳ
素子分離を用いた例を示す。
【００２３】図２２に示すように、制御ゲート１０８
は、アレイ部２０１内の活性領域１０４の上から、周辺
駆動回路部２０２内の素子分離絶縁膜１０２の上にかけ
て延長されて形成されている。この部分において、制御
ゲート１０８は、コンタクト孔１５３を介して金属配線
１５４に接続され、図示せぬローデコーダ部３０１のト
ランジスタＨＶＴｒに接続される。
【００２４】また、アレイ部２０１内の素子分離領域１
０２は、制御ゲート（ワード線）１０８に交差する方向
に延びた、細い線状パターンが周期性を持って繰り返さ
れる。
【００２５】これに対し、回路部２０２内の素子分離領
域１０２には、細い線状パターンが繰り返されるような
周期性はない。このため、アレイ部２０１と回路部２０
２との境界にあたる素子分離領域１０２上で、パターン
の周期性が乱れてしまう。これは、リソグラフィ時に、
アレイ部２０１の最外周と、その内部とで、例えば浮遊
ゲート１０６を同一寸法に揃った形に加工することを難
しくする。この周期性の乱れを打ち消すために、アレイ
部２０１の最外周には、ダミーパターンが、例えば数本
にわたって設けられる。しかし、アレイ部２０１最外周
では、回路部２０２の素子分離領域１０２に接するため
に、図２２に示すように、浮遊ゲート１０６のパターン
が、アレイ部２０１の内部に存在する浮遊ゲート１０６
のパターンと異なってくる。
【００２６】
【発明が解決しようとする課題】上記したように、最外
周の浮遊ゲート１０６のパターンは、メモリセルアレイ
部２０１内部のパターンとは異なる。このため、浮遊ゲ
ート１０６と制御ゲート１０８との間の容量が、最外周
に存在するダミーパターン内のセルと、その内側に存在
し、実際にセルとして使用される正規のパターン内のセ
ルとで互いに異なってくる。
【００２７】図２３（Ａ）はメモリセルの等価回路図、
図２３（Ｂ）はダミーパターンセルの寸法、および正規
のセル（以下メモリセル）の寸法を説明するための図で
ある。
【００２８】図２３（Ａ）に示すように、メモリセル
は、基板１０１と制御ゲート１０８との間に、キャパシ
タＣ１とキャパシタＣ２とを直列に接続した回路に置き
換えることができる。キャパシタＣ１とキャパシタＣ２
とで共有される電極が浮遊ゲート１０６に相当する。こ
のような等価回路においては、キャパシタＣ１が基板１
０１と浮遊ゲート１０６との間の容量、キャパシタＣ２
が浮遊ゲート１０６と制御ゲート１０８との間の容量と
なる。また、キャパシタＣ１の誘電体が基板１０１と浮
遊ゲート１０６との間の第１のゲート絶縁膜１０５、キ
ャパシタＣ２の誘電体が浮遊ゲート１０６と制御ゲート
１０８との間の第２のゲート絶縁膜１０７となる。
【００２９】図２３（Ａ）に示す制御ゲート１０８に電
位ＶCGが印加されたとき、浮遊ゲート１０６の電位ＶFG
は、次の式により表される。
【００３０】
【数１】
【００３１】また、キャパシタＣ１の誘電体の膜厚をＴ
としたとき、この誘電体に印加される電界Ｅは、次の式
により表される。
【００３２】
【数２】
【００３３】（１）式より、ダミーパターンセル、メモ
リセルの双方の制御ゲート１０８に同じ電位ＶCGが印加
されたとしても、容量Ｃ２が異なれば、それらの浮遊ゲ
ート１０６の電位ＶFGは互いに異なってくることが理解
される。
【００３４】さらに（２）式より、ダミーパターンセル
の浮遊ゲート１０６の電位とメモリセルの浮遊ゲート１
０６の電位が異なると、キャパシタＣ１の誘電体、即
ち、第１のゲート絶縁膜１０５に印加される電界は、そ
れぞれ異なってくることが分かる。
【００３５】これを、図２３（Ｂ）を参照しながら具体
的に説明する。
【００３６】図２３（Ｂ）において、Ｗｄ、Ｗｃはそれ
ぞれ、ダミーパターンセル、メモリセルの活性領域１０
４の幅、Ｗｗはウィング１１０の幅、ｌは浮遊ゲート１
０６が周辺駆動回路部２０２内の素子分離領域１０２に
延長される長さ、Ｌはダミーパターンセル、メモリセル
それぞれのチャネル長である。
【００３７】ここで、第１のゲート絶縁膜１０５、第２
のゲート絶縁膜１０７の比誘電率をそれぞれε１、ε
２、ダミーパターンセル、メモリセルの第１のゲート絶
縁膜１０５の膜厚をそれぞれＴｄ、Ｔｃ、ダミーパター
ンセル、メモリセルそれぞれの第２のゲート絶縁膜１０
７の膜厚をＴ２とする（なお、ε０は真空の誘電率であ
る。）。
【００３８】以上の条件において、メモリセルの容量Ｃ
１は、
【数３】
【００３９】メモリセルの容量Ｃ２は、
【数４】
【００４０】（１）式、（３）式、（４）式より、制御
ゲート１０８に電位ＶCGが印加されたとき、メモリセル
の浮遊ゲート１０６の電位ＶFGは、
【数５】
【００４１】また、ダミーパターンセルの容量Ｃ１は、
【数６】
【００４２】ダミーパターンセルの容量Ｃ２は、
【数７】
【００４３】（１）式、（６）式、（７）式より、制御
ゲート１０８に電位ＶCGが印加されたとき、ダミーパタ
ーンセルの浮遊ゲート１０６の電位ＶFGは、
【数８】
【００４４】さらに（２）式、（５）式より、メモリセ
ルの第１のゲート絶縁膜１０５に印加される電界Ｅｃ
は、
【数９】
【００４５】さらに（２）式、（８）式より、ダミーパ
ターンセルの第１のゲート絶縁膜１０５に印加される電
界Ｅｄは、
【数１０】
【００４６】（９）式、（１０）式より、ダミーパター
ンセルにおいて第１のゲート絶縁膜１０５に印加される
電界Ｅｄは、メモリセルでの電界Ｅｃと異なる場合が生
ずることが分かる。
【００４７】即ち、ダミーパターンセルの浮遊ゲート１
０６が回路部２０２内の素子分離領域１０２に延長され
る部分が広い場合には、ダミーパターンセルにおいて、
その制御ゲート１０８とその浮遊ゲート１０６とのカッ
プリングが高くなり、電界Ｅｄは、電界Ｅｃに比べて強
くなる。逆に、狭い場合には、電界Ｅｄが弱まってくる
分、第２のゲート絶縁膜１０７に印加される電界が強ま
ってくる。
【００４８】また、（９）式、（１０）式より、電界Ｅ
ｃと電界Ｅｄとの比は、
【数１１】
【００４９】（１１）式より、電界Ｅｄを、電界Ｅｃと
同じにするには、ダミーパターンセル、メモリセルとも
同一の寸法で形成すれば良い。しかし、上述の通り、リ
ソグラフィの事情により、最外周のパターンと内側のパ
ターンとを、同一の寸法で形成することは困難であり、
ダミーパターンセルの浮遊ゲート１０６の寸法は、メモ
リセルの浮遊ゲート１０６の寸法よりも大きくなってし
まう。
【００５０】第１のゲート絶縁膜１０５は、書き込み時
や消去時、電子が通過するところであり、その膜厚など
は、メモリセルに合わせて最適化される。このため、電
界Ｅｃよりも高い電界Ｅｄが印加されるダミーパターン
セルの第１のゲート絶縁膜１０５では、例えば耐圧等に
関する信頼性が、メモリセルの第１のゲート絶縁膜１０
５よりも低下することになる。ダミーパターンセルの第
１のゲート絶縁膜１０５の絶縁特性が低下した場合に
は、第２のゲート絶縁膜１０７に印加される電界が大き
くなり、第２のゲート絶縁膜１０７の絶縁特性も低下し
だす。やがて、第１のゲート絶縁膜１０５、第２のゲー
ト絶縁膜１０７の双方とも、その絶縁特性が低下し、制
御ゲート１０８と基板１０１との絶縁性が損なわれる。
この結果、例えば制御ゲート１０８の電位が充分に上昇
しなくなるなど、メモリセルの特性を損なう現象が生ず
る。
【００５１】このような最外周の浮遊ゲート１０６のパ
ターンが異なってくる事情は、図２４に示すように、ア
レイ部２０１、回路部２０２の双方に、トレンチ素子分
離を用いても、あるいは図２５に示すように、アレイ部
２０１にトレンチ素子分離、周辺駆動回路部２０２にＬ
ＯＣＯＳ素子分離を用いても、同様である。
【００５２】また、図２６に示すように、アレイ部２０
１、周辺駆動回路部２０２の双方に、自己整合トレンチ
素子分離を用いた場合には、最外周のダミーパターンセ
ルの容量Ｃ２が、メモリセルの容量Ｃ２よりも小さくな
る。このため、ダミーパターンセルの第２のゲート絶縁
膜１０７に印加される電界が大きくなって、この第２の
ゲート絶縁膜１０７の絶縁特性が低下し、第１のゲート
絶縁膜１０５に印加される電界が増加して、第１のゲー
ト絶縁膜１０５の絶縁特性が低下する。このようにし
て、上記同様に、メモリセルの特性が損なわれるように
なる。
【００５３】また、図２７に示すように、アレイ部２０
１に自己整合トレンチ素子分離、周辺駆動回路２０２に
ＬＯＣＯＳ型の素子分離を用いた場合には、最外周のダ
ミーパターンセルの容量Ｃ２が、メモリセルの容量Ｃ２
よりも大きくなるので、第１のゲート絶縁膜１０５の絶
縁特性が低下し、第２のゲート絶縁膜１０７に印加され
る電界が増加して、第２のゲート絶縁膜１０７の絶縁特
性が低下する、という順序で、メモリセルの特性が損な
われる。
【００５４】上記のように従来の不揮発性半導体記憶装
置では、アレイ部の最外周のセルのパターンと、それよ
りも内側のセルのパターンとが異なっているために、制
御ゲートと基板との絶縁特性が低下し、この結果、メモ
リセルの特性が損なわれる、という事情があった。
【００５５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、メモリアレイ部
の最外周のセルのパターンと、最外周のセルのパターン
よりも内側に存在するセルのパターンとが異なっていて
も、制御ゲートと基板との絶縁特性の低下を抑制でき、
メモリセルの特性が損なわれ難くなる不揮発性半導体記
憶装置およびその製造方法を提供することにある。
【００５６】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、半導体基板に第１のゲート絶縁膜を
誘電体とする第１容量Ｃ１を介して結合する電荷蓄積層
と、この電荷蓄積層に第２のゲート絶縁膜を誘電体とす
る第２容量Ｃ２を介して結合するゲートとを含むメモリ
セルがマトリクス状に配置されたメモリセルアレイ部を
有し、前記メモリセルアレイ部の最外周に配置された第
１のメモリセルの第２容量Ｃ２が、この第１のメモリセ
ルよりも前記メモリセルアレイ部の中央の部分に配置さ
れた第２のメモリセルの第２容量Ｃ２と異なっている不
揮発性半導体記憶装置であって、前記第１のメモリセル
の第１のゲート絶縁膜が、前記第２のメモリセルの第１
のゲート絶縁膜よりも厚いことを特徴としている。
【００５７】また、前記メモリセルは、前記メモリセル
アレイ部に形成された素子分離領域により区画され、互
いに略並行した線状の活性領域に配置され、前記第１の
メモリセルと前記第２のメモリセルとは、前記線状の活
性領域に交差する方向に延びるワード線をゲートとして
共有し、前記第１のメモリセルの第２容量Ｃ２が、前記
第２のメモリセルの第２容量Ｃ２よりも大きい場合、前
記第１のメモリセルが配置される活性領域の幅は、前記
第２のメモリセルが配置される活性領域の幅よりも広い
ことを特徴としている。
【００５８】また、前記第１のメモリセルの第１のゲー
ト絶縁膜に印加される電界Ｅ１と、前記第２のメモリセ
ルの第１のゲート絶縁膜に印加される電界Ｅ２との比の
値（Ｅ１／Ｅ２）が１以下に設定されていることを特徴
としている。
【００５９】また、前記メモリセルアレイ部に隣接し
て、このメモリセルアレイ部に対する周辺駆動回路が形
成される周辺駆動回路部が設けられ、前記メモリセルア
レイ部に形成された素子分離領域、および前記周辺駆動
回路部に形成された素子分離領域が各々、（ａ）ＬＯＣ
ＯＳ型、ＬＯＣＯＳ型、（ｂ）トレンチ型、トレンチ
型、（ｃ）ＬＯＣＯＳ型、トレンチ型のいずれかの組み
合わせから選ばれていることを特徴としている。
【００６０】また、前記トレンチ型の素子分離領域は、
前記電荷蓄積層に対しトレンチを自己整合的に形成した
自己整合トレンチ型であることを特徴としている。
【００６１】また、前記周辺駆動回路部に形成された素
子分離領域上に、周辺駆動回路と前記ワード線との電気
的接点を有し、前記電気的接点が、前記ワード線、前記
第２のゲート絶縁膜、および前記第１、第２のメモリセ
ルの電荷蓄積層と同じ導電物からなる導電層の積層構造
部に形成され、前記導電層と前記第１のメモリセルの電
荷蓄積層との離隔距離が、前記メモリセルアレイ部内に
おける電荷蓄積層どうしの離隔距離以下であることを特
徴としている。
【００６２】また、前記メモリセルアレイ部には、選択
ゲートトランジスタが含まれ、この選択ゲートトランジ
スタのゲート絶縁膜の厚さが、前記第１のメモリセルの
第１のゲート絶縁膜の厚さと実質的に等しいことを特徴
としている。
【００６３】また、前記周辺駆動回路部には、電源電圧
よりも高い電圧をスイッチングするトランジスタが含ま
れ、このトランジスタのゲート絶縁膜の厚さが、前記第
１のメモリセルの第１のゲート絶縁膜の厚さと実質的に
等しいことを特徴としている。
【００６４】また、前記周辺駆動回路部には、電源電圧
をスイッチングするトランジスタが含まれ、このトラン
ジスタのゲート絶縁膜の厚さが、前記第１のメモリセル
の第１のゲート絶縁膜の厚さと実質的に等しいことを特
徴としている。
【００６５】また、前記第１のメモリセルは、ビット線
との電気的接点を持たないダミーパターンセルであるこ
とを特徴としている。
【００６６】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板内のメモリアレイ部内
に、少なくとも前記メモリアレイ部の最外周に位置する
部分において幅が広くされ、互いに略並行する線状の活
性領域をそれぞれ区画する素子分離領域を形成し、前記
活性領域上に、第１の絶縁膜を形成し、少なくとも前記
メモリセルアレイ部の最外周に位置する前記幅が広くさ
れた活性領域を除いた前記活性領域上から前記第１の絶
縁膜を除去し、前記第１の絶縁膜が除去された部分に、
前記第１の絶縁膜よりも薄い第２の絶縁膜を形成し、少
なくとも前記素子分離領域上に前記活性領域に沿った方
向に延びたスリットを有し、前記第１の絶縁膜および前
記第２の絶縁膜を介して、前記活性領域に対向する第１
の導電膜を形成し、前記第１の導電膜上に、第３の絶縁
膜を形成し、前記第３の絶縁膜を介して、前記第１の導
電膜に対向する第２の導電膜を形成し、前記第２の導電
膜、前記第３の絶縁膜、前記第１の導電膜をパターニン
グし、前記第２の導電膜からなる制御ゲート、前記第１
の導電膜からなる電荷蓄積層を含む積層ゲート構造を有
するメモリセルを形成することを特徴としている。
【００６７】また、前記第１の絶縁膜は、前記メモリセ
ルアレイ部の最外周に位置する前記活性領域と、前記活
性領域のうち選択トランジスタが形成される部分とを除
いた前記活性領域から除去されることを特徴としてい
る。
【００６８】また、前記第１の導電膜には、前記メモリ
セルアレイ部を囲んで環状に形成された環状スリットが
形成されていることを特徴としている。
【００６９】
【発明の実施の形態】以下、この発明の実施の形態を、
ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。
【００７０】図２（Ｂ）は、この発明の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭの一回路構成例を示す図
である。
【００７１】まず、図２（Ｂ）に示すように、チップに
は、メモリセルＭＣが形成されたメモリセルアレイ部２
０１が設けられている。その周囲は、周辺駆動回路部２
０２により囲まれている。回路部２０２には、アレイ部
２０１の記憶機能を活性にするための周辺駆動回路が形
成される。同図では、周辺駆動回路のうち、アレイ部２
０１に直接に接続されるもの、特にローデコーダ部３０
１、センスアンプ回路部３０２、およびソース線電位制
御回路部３０３がそれぞれ示されている。
【００７２】ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリ
セルＭＣが互いに直列に接続されたＮＡＮＤ型セル４０
０を、アレイ部２０１内に有する。ＮＡＮＤ型セル４０
０の電流通路の一端は、選択トランジスタＳＴ１を介し
てビット線ＢＬ（ＢＬ１〜ＢＬｍ）に接続され、その他
端は、選択トランジスタＳＴ２を介してソース線ＳＬに
接続されている。メモリセルＭＣのゲートは、ワード線
ＷＬ（ＷＬ１〜ＷＬｎ）に接続され、選択トランジスタ
ＳＴ１、ＳＴ２のゲートはそれぞれ、選択ゲート線ＳＧ
１、ＳＧ２に接続されている。ワード線ＷＬ１〜ＷＬ
ｎ、選択ゲート線ＳＧ１、ＳＧ２はそれぞれ、ローデコ
ーダ部３０１に接続される。ビット線ＢＬ１〜ＢＬｍは
それぞれ、センスアンプ回路部３０２に接続される。ソ
ース線ＳＬは、ソース線電位制御回路部３０３に接続さ
れる。アレイ部２０１のカラム方向に沿った最外周に
は、ビット線ＢＬとの接点を持たないダミーパターンセ
ルＤＰＣを含むダミーパターンＤＰが配置され、メモリ
セルＭＣは、ダミーパターンＤＰよりも内側に配置され
る。
【００７３】図１は、図２（Ｂ）中の一点鎖線枠４０１
内の平面図、図２（Ａ）は、図１中のＢ−Ｂ線に沿う断
面図である。
【００７４】図１、図２（Ａ）に示すように、ｐ型シリ
コン基板（あるいはｐ型ウェル）１には、ＬＯＣＯＳ型
の素子分離領域２が形成され、アレイ部２０１に、活性
領域４（４ｄ、４ｃ）を分離している。アレイ部２０１
のカラム方向に沿った最外周に位置する活性領域４ｄ
は、メモリセルとして使用しないダミーパターンセルＤ
ＰＣが形成される部分であり、活性領域４ｃは、メモリ
セルＭＣが形成される部分である。この実施形態では、
活性領域４ｄの幅Ｗｄが、活性領域４ｃの幅Ｗｃよりも
広くされている。
【００７５】活性領域４ｃの上には、トンネル電流が流
れ得る、薄いゲート絶縁膜（ＳｉＯ2 、以下トンネル絶
縁膜）５ｃが形成されている。また、活性領域４ｄの上
には、トンネル絶縁膜５ｃよりも厚いゲート絶縁膜（Ｓ
ｉＯ2 ）５ｄが形成されている。トンネル絶縁膜５ｃの
上には浮遊ゲート６ｃが形成され、ゲート絶縁膜５ｄの
上には浮遊ゲート６ｄが形成されている。浮遊ゲート６
ｄのカラム方向に沿って延びる端部の一つは、アレイ部
２０１の分離領域２上に配置され、他の一つは、回路部
２０２の分離領域２上に配置されている。
【００７６】浮遊ゲート６ｄ、６ｃの上には、第２のゲ
ート絶縁膜７が形成され、この上には、ワード線ＷＬ
（ＷＬ１〜ＷＬ３）となる制御ゲート８（ＷＬ１）〜８
（ＷＬ３）が形成されている。これにより、メモリセル
ＭＣはそれぞれ、浮遊ゲート６ｃと制御ゲート８（Ｗ
Ｌ）とを有した積層ゲート構造となる。ダミーパターン
セルＤＰＣも、同様の積層ゲート構造となる。制御ゲー
ト８（ＷＬ１）〜８（ＷＬ３）はそれぞれ、回路部２０
２の分離領域２の上で、金属配線５４（ＷＬ１）〜５４
（ＷＬ３）に、層間絶縁膜５０に形成されたコンタクト
孔５３（ＷＬ１）〜５３（ＷＬ３）を介して接続されて
いる。金属配線５４（ＷＬ１）〜５４（ＷＬ３）は、図
示せぬローデコーダ部内のトランジスタに接続される。
【００７７】また、選択ゲート線ＳＧ（ＳＧ１）は、浮
遊ゲート６ｃ、６ｄを構成する導電膜と同じ膜からな
り、ロー方向に分断されない第１層め選択ゲート線６
（ＳＧ１）、制御ゲート８（ＷＬ１）〜８（ＷＬ３）を
構成する導電膜と同じ膜からなる、第２層め選択ゲート
線８（ＳＧ１）との積層ゲート構造からなっている。第
１層め選択ゲート線６（ＳＧ１）は、回路部２０２の分
離領域２の上で、金属配線５４（ＳＧ１）に、層間絶縁
膜５０に形成されたコンタクト孔５３（ＳＧ１）−１を
介して接続されている。同様に、第２層め選択ゲート線
８（ＳＧ１）は、回路部２０２の分離領域２の上で、金
属配線５４（ＳＧ１）に、層間絶縁膜５０に形成された
コンタクト孔５３（ＳＧ１）−２を介して接続されてい
る。金属配線５４（ＳＧ１）は、金属配線５４（ＷＬ
１）〜５４（ＷＬ３）と同様に、図示せぬローデコーダ
部のトランジスタに接続される。
【００７８】さらに参照符号９はＮ型拡散層であり、メ
モリセルＭＣのソース／ドレイン領域として機能する。
なお、参照符号９Ｄに示すＮ型拡散層は、図示せぬビッ
ト線が層間絶縁膜５０に形成されるコンタクト孔５２を
介して接続される拡散層であり、ＮＡＮＤ型セル４００
のドレインとして機能するものである。また、図１の平
面では、ソースとして機能するＮ型拡散層は図示されて
いない。
【００７９】図１、図２（Ａ）には、ロー方向に沿った
浮遊ゲート６ｄの幅Ｗ６ｄは、ロー方向に沿った浮遊ゲ
ート６ｃの幅Ｗ６ｃよりも大きいものが図示されてい
る。このような構造は、パターンの周期性が無くなるア
レイ部２０１の外周と、その内部とで、浮遊ゲートの寸
法が同一寸法にならない場合があるために生ずる。
【００８０】また、分離領域２の基板１の表面からの高
さが、微細な活性領域パターンが繰り返されるアレイ部
２０１より、大きな活性領域パターンが繰り返される回
路部２０２のほうが高くなる場合がある。この場合、ス
リット６２の幅を、アレイ部２０１と回路部２０２と
で、同一に揃えることは難しい。しかも、浮遊ゲート６
ｄの、回路部２０２の分離領域２上に延在する部分の幅
ｌは、ウィングの幅Ｗｗよりも長くなってしまう。
【００８１】したがって、従来の技術の欄で説明したよ
うに、ダミーパターンセルＤＰＣでは、その制御ゲート
８（ＷＬ）と浮遊ゲート６ｄとの間の容量Ｃ２が、メモ
リセルＭＣにおける容量Ｃ２よりも大きくなる。
【００８２】しかし、第１の実施形態によれば、ゲート
絶縁膜５ｄの膜厚を、トンネル絶縁膜５ｃの膜厚よりも
厚くする。従来の技術の欄に示した（８）式によれば、
ゲート絶縁膜５ｄの膜厚（Ｔｄ）を厚くすると、浮遊ゲ
ート６ｄの電位（ＶFG）が高まり、ゲート絶縁膜５ｄに
かかる電圧は大きくなる。しかし、（１０）式より、ゲ
ート絶縁膜５ｄに印加される電界Ｅｄは、膜厚（Ｔｄ）
を厚くすることにより、逆に低下する。さらには、浮遊
ゲート６ｄの電位（ＶFG）が高まることで、制御ゲート
８（ＷＬ）と浮遊ゲート６ｄとの電位差は小さくなる。
即ち、第２のゲート絶縁膜７に印加される電圧を低下で
きる。
【００８３】これらの事項より、第１の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭによれば、ダミーパターンセル
ＤＰＣのゲート絶縁膜５ｄの膜厚を、メモリセルＭＣの
トンネル絶縁膜５ｃの膜厚よりも厚くすることで、ゲー
ト絶縁膜５ｄに印加される電界Ｅｄおよび第２のゲート
絶縁膜７に印加される電圧をそれぞれ低下できる。よっ
て、アレイ部２０１の最外周のセルのパターンと、それ
よりも内側に存在するセルのパターンとが異なっていて
も、制御ゲート８（ＷＬ１）〜８（ＷＬ３）と基板１と
の絶縁特性の低下を抑制でき、メモリセルＭＣの特性を
損い難くすることができる。
【００８４】さらに、第１の実施形態では、活性領域４
ｄの幅Ｗｄを、活性領域４ｃの幅Ｗｃよりも広くする。
この構成によれば、次のような効果を得ることができ
る。
【００８５】浮遊ゲート６ｄの分離領域２の上に延在し
た部分の幅ｌは、浮遊ゲート６ｄと制御ゲート８（Ｗ
Ｌ）との対向面積を増加させる。このため、ダミーパタ
ーンセルＣ２における容量Ｃ２が増加して、ゲート絶縁
膜５ｄに印加される電圧が増加する。そこで、幅ｌは、
出来る限り小さいほうが良い。しかしながら、上述した
ように、リソグラフィの事情や、分離領域２の高さの違
いなどにより、浮遊ゲート６ｄの分離領域２の上に延在
した部分の幅ｌをウィングの幅Ｗｗと同等にすることは
非常に難しい。そこで、ダミーパターンセルＤＰＣの活
性領域４ｄの幅Ｗｄを、メモリセルＭＣの活性領域４ｃ
の幅Ｗｃよりも広くする。
【００８６】この構成によれば、浮遊ゲート６ｄと基板
１との間の容量Ｃ１を、容量Ｃ２の増加に合わせて大き
くできるので、（１）式などに示されるカップリング比
Ｃ２／（Ｃ１＋Ｃ２）が高まることが抑制される。よっ
て、浮遊ゲート６ｄの電位（ＶFG）が無用に大きくなる
ことを防止でき、ゲート絶縁膜５ｄの絶縁特性の低下を
抑制することができる。
【００８７】また、この構成は、ダミーパターンセルＤ
ＰＣのチャネル領域の面積（Ｗｄ×Ｌ：Ｌはチャネル
長）を、メモリセルＭＣのチャネル領域の面積（Ｗｃ×
Ｌ：Ｌはチャネル長）よりも大きくすることと等価であ
る。よって、以下に示す通り変形されても良く、その指
針を定式化すれば、下記のようになる。
【００８８】
【数１２】
【００８９】なお、（１２）式において、Ｅｄはゲート
絶縁膜５ｄに印加される電界、Ｅｃはトンネル絶縁膜５
ｃに印加される電界、Ｔ２は第２のゲート絶縁膜７の膜
厚である。
【００９０】（１２）式より、ダミーパターンセルＤＰ
Ｃの各部の寸法、即ち活性領域４ｄの幅Ｗｄ、回路部２
０２の分離領域２上に延在する幅ｌ、ゲート絶縁膜５ｄ
の膜厚Ｔｄの値をそれぞれ、（Ｅｄ／Ｅｃ）≦１となる
ように選ぶ。これにより、最外周のダミーパターンセル
ＤＰＣにおいて、容量Ｃ２の増加による、浮遊ゲート６
ｄの電位（ＶFG）の増加を抑制することができる。
【００９１】次に、この発明の第２、第３の実施形態を
説明する。
【００９２】図３は、この発明の第２の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭの断面図、図４は、この発明の
第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図
である。図３、図４それぞれに示す断面は、図１中のＢ
−Ｂ線に沿う断面に対応している。また、図３、図４に
おいて、図２（Ａ）と同一の部分には、同一の参照符号
を付す。
【００９３】図３に示すように、アレイ部２０１、およ
び回路部２０２双方の素子分離に、基板１にトレンチ１
１を形成し、このトレンチ１１を二酸化シリコンなどの
絶縁物により埋め込んだトレンチ型素子分離領域１２を
用いても良い。
【００９４】また、図４に示すように、アレイ部２０１
の素子分離にトレンチ型素子分離領域１２を用い、回路
部２０２の素子分離にＬＯＣＯＳ型素子分離領域２を用
いるようにしても良い。
【００９５】これらのような場合にも、第１の実施形態
のように、ダミーパターンセルＤＰＣのゲート絶縁膜５
ｄの膜厚を、メモリセルＭＣのトンネル絶縁膜５ｃの膜
厚よりも厚くする、あるいはさらにダミーパターンセル
ＤＰＣの活性領域４ｄの幅Ｗｄを、メモリセルＭＣの活
性領域４ｃの幅Ｗｃよりも広くする等の構成により、第
１の実施形態と同様な効果を得ることができる。
【００９６】次に、この発明の第４の実施形態に係るＮ
ＡＮＤ型ＥＥＰＲＯＭを、その製造方法とともに説明す
る。
【００９７】図５（Ａ）〜（Ｃ）、および図６（Ａ）〜
（Ｃ）はそれぞれ、第４の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭを主要な製造工程毎に示した平面図である。
【００９８】まず、図５（Ａ）に示すように、ｐ型シリ
コン基板（あるいはｐ型ウェル）１の表面のうち、回路
部２０２に対応した部分に、ＬＯＣＯＳ素子分離技術を
用いて、厚さ約０．３〜０．８μｍ程度の素子分離領域
２を形成する。
【００９９】次に、図５（Ｂ）に示すように、基板１の
表面のうち、アレイ部２０１に対応した部分に、素子分
離パターンに応じ、深さ約０．３〜０．７μｍ程度のト
レンチ１１を形成し、このトレンチ１１を、例えばＳｉ
Ｏ2 、ＴＥＯＳ、ＢＰＳＧなどの埋め込み用絶縁物１２
により埋め込む。次いで、エッチバック、あるいはＣＭ
Ｐ等により絶縁物１２の表面を平坦化し、活性領域に対
応して露出した基板１の表面に、第１のゲート絶縁膜５
ｄ、例えば熱酸化膜、あるいは酸窒化膜を形成する。
【０１００】次に、図５（Ｃ）に示すように、アレイ部
２０１において、選択ゲートトランジスタＳＴが形成さ
れる部分、およびダミーパターンＤＰが形成される部分
を覆い、メモリセルが形成される部分に窓を有するマス
ク６１を用いて、第１のゲート絶縁膜５ｄを除去し、基
板１の表面を露出させる。次いで、露出した基板１の表
面に、第１のゲート絶縁膜５ｄよりも薄いトンネル絶縁
膜５ｃ、例えば熱酸化膜を形成する。
【０１０１】次に、図６（Ａ）に示すように、第１ゲー
ト６、例えばＮ型のポリシリコン、あるいはアモルファ
スシリコンを全面に形成する。次いで、アレイ部２０１
内のトレンチ型素子分離領域１２上の第１ゲート６に、
ロー方向に隣接する浮遊ゲートどうしを分断するための
スリット６２を形成する。このとき、回路部２０２内の
ＬＯＣＯＳ型素子分離領域２の上においても、ダミーパ
ターンセルＤＰＣの浮遊ゲートを分断するために、同様
なスリット６２を形成する。
【０１０２】次に、図６（Ｂ）に示すように、第２のゲ
ート絶縁膜、例えば酸化膜／窒化膜／酸化膜の積層膜
（ＯＮＯ膜）、あるいは酸窒化膜を形成した後、この上
に、第２ゲート８、例えばＮ型のポリシリコン、アモル
ファスシリコン、あるいはタングステンシリサイドなど
のシリサイド、またはこれらの積層体を形成する。次い
で、第２ゲート８をワード線パターンにパターニングす
る。このとき、同一のマスクを用いて、第２のゲート絶
縁膜、第１ゲート６を順次エッチングする。これによ
り、第２ゲート８は、第２層め選択ゲート線８（ＳＧ
１）、８（ＳＧ２）、ワード線８（ＷＬ１）、８（ＷＬ
ｎ）のパターンに加工される。同時に、第１ゲート６
は、第１層め選択ゲート線６（ＳＧ１）、６（ＳＧ
２）、浮遊ゲート６ｄ、６ｃのパターンに加工される。
この後、ＬＯＣＯＳ型素子分離領域２上の第２層め選択
ゲート線８（ＳＧ１）、８（ＳＧ２）の端部をエッチン
グし、第１層め選択ゲート線６（ＳＧ１）、６（ＳＧ
２）を露出させる。
【０１０３】次に、図６（Ｃ）に示すように、層間絶縁
膜５０（図６（Ｃ）には図示せず）、例えばＢＰＳＧを
形成した後、この層間絶縁膜５０に、第１層め選択ゲー
ト線６（ＳＧ１）、６（ＳＧ２）に通じるコンタクト孔
５３（ＳＧ１）−１、５３（ＳＧ２）−１をそれぞれ形
成し、さらに第２層め選択ゲート線８（ＳＧ１）、８
（ＳＧ２）に通じるコンタクト孔５３（ＳＧ１）−２、
５３（ＳＧ２）−２、ワード線８（ＷＬ１）〜８（ＷＬ
ｎ）に通じるコンタクト孔５３（ＷＬ１）〜５３（ＷＬ
ｎ）を形成する。次いで、金属配線５４（ＳＧ１）、５
４（ＷＬ１）〜５４（ＷＬｎ）、５４（ＳＧ２）を形成
する。
【０１０４】このような製造方法により形成されたＮＡ
ＮＤ型ＥＥＰＲＯＭであると、ダミーパターンセルＤＰ
Ｃのゲート絶縁膜５ｄが、メモリセルＭＣのトンネル絶
縁膜５ｃよりも厚くなるので、第１〜第３の実施形態と
同様な効果を得ることができる。
【０１０５】また、選択トランジスタＳＴ１、ＳＴ２の
ゲート絶縁膜は、通常、トンネル絶縁膜５ｃよりも厚
い。このため、ゲート絶縁膜５ｄの厚さを、選択トラン
ジスタＳＴ１、ＳＴ２のゲート絶縁膜と同じ厚さとす
る。
【０１０６】このような構成であると、例えば選択トラ
ンジスタＳＴ１、ＳＴ２のゲート絶縁膜（この実施形態
ではゲート絶縁膜５ｄに相当）を形成した後、このゲー
ト絶縁膜をメモリセルを形成する部分から除去するため
のマスクのパターンを変えるだけで、トンネル絶縁膜５
ｃよりも厚いダミーパターンセルＤＰＣのゲート絶縁膜
５ｄを得ることができる。したがって、この発明に係る
ＮＡＮＤ型ＥＥＰＲＯＭを、製造工程を増やさずに、得
ることができる。
【０１０７】次に、この発明の第５の実施形態を説明す
る。
【０１０８】第５の実施形態は、素子分離技術に、自己
整合トレンチ素子分離技術を用いた例である。
【０１０９】図７は、第５の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの平面図、図８は、図７中のＢ−Ｂ線に沿
う断面図である。図７に示す平面は、図２（Ｂ）中の一
点鎖線枠４０１内の平面に対応している。図７、図８に
おいて、図１、図２（Ａ）と同一の部分には、同一の参
照符号を付す。
【０１１０】図７、図８に示すように、アレイ部２０１
には、カラム方向に沿った浮遊ゲート６ｄ、６ｃの、カ
ラム方向に沿った端部に対して自己整合的に基板１内に
形成された、自己整合型トレンチ素子分離領域１２（Ｓ
ＴＩ）が形成されている。アレイ部２０１内の浮遊ゲー
ト６ｃの側壁は、分離領域１２（ＳＴＩ）から露出され
ている。制御ゲート８（ＷＬ１）〜８（ＷＬ３）と浮遊
ゲート６ｃとの間の容量Ｃ２を、浮遊ゲート６ｃと基板
１との間の容量Ｃ１よりも大きくするためである。この
ため、アレイ部２０１の最外周に存在する浮遊ゲート６
ｄの側壁も、アレイ部２０１側では、浮遊ゲート６ｃと
同様に露出している。しかし、回路部２０２側の側壁
は、分離領域１２（ＳＴＩ）から露出しない。
【０１１１】したがって、従来の技術の欄で説明したよ
うに、ダミーパターンセルＤＰＣでは、その制御ゲート
８（ＷＬ）と浮遊ゲート６ｄとの間の容量Ｃ２が、メモ
リセルＭＣにおける容量Ｃ２よりも小さくなる。このた
め、浮遊ゲート６ｄの電位（ＶFG）が上昇し難くなり、
結果、第２のゲート絶縁膜７に大きい電圧がかかること
になる。
【０１１２】しかし、第５の実施形態によれば、ゲート
絶縁膜５ｄの膜厚を、トンネル絶縁膜５ｃの膜厚よりも
厚くする。このため、浮遊ゲート６ｄと基板１との間の
容量Ｃ１が小さくなる。したがって、（１）式に示され
るカップリング比Ｃ２／（Ｃ１＋Ｃ２）が高まるように
なり、浮遊ゲート６ｄの電位（ＶFG）が上昇し易くな
る。この結果、第２のゲート絶縁膜７に大きい電圧がか
かることを抑制できる。このように、第５の実施形態に
係るＮＡＮＤ型ＥＥＰＲＯＭによれば、ダミーパターン
セルＤＰＣのゲート絶縁膜５ｄの膜厚を、メモリセルＭ
Ｃのトンネル絶縁膜５ｃの膜厚よりも厚くすることで、
浮遊ゲート６ｄの周辺駆動回路部２０２側の端部が露出
していないパターンであっても、第１〜第４の実施形態
と同様に、制御ゲート８（ＷＬ１）と基板１との絶縁特
性の低下を抑制でき、メモリセルＭＣの特性を損なわれ
難くすることができる。
【０１１３】次に、この発明の第６の実施形態を説明す
る。
【０１１４】図９は、この発明の第６の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭの断面図である。図９に示す断
面は、図７中のＢ−Ｂ線に沿う断面に対応している。ま
た、図９において、図８と同一の部分には、同一の参照
符号を付す。
【０１１５】図９に示すように、アレイ部２０１の素子
分離に自己整合型トレンチ素子分離領域１２（ＳＴＩ）
を用い、回路部２０２の素子分離にＬＯＣＯＳ型素子分
離領域２を用いるようにしても良い。
【０１１６】この場合には、ダミーパターンセルＤＰＣ
のゲート絶縁膜５ｄの膜厚を、メモリセルＭＣのトンネ
ル絶縁膜５ｃの膜厚よりも厚くする、あるいはさらにダ
ミーパターンセルＤＰＣの活性領域４ｄの幅Ｗｄを、メ
モリセルＭＣの活性領域４ｃの幅Ｗｃよりも広くする等
の構成により、第１の実施形態と同様な効果を得ること
ができる。
【０１１７】次に、この発明の第７の実施形態に係るＮ
ＡＮＤ型ＥＥＰＲＯＭを、その製造方法とともに説明す
る。
【０１１８】図１０（Ａ）〜（Ｃ）、および図１１
（Ａ）〜（Ｃ）はそれぞれ、第７の実施形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭを主要な製造工程毎に示した平面図
である。まず、図１０（Ａ）に示すように、ｐ型シリコ
ン基板（あるいはｐ型ウェル）１の表面のうち、回路部
２０２に対応した部分に、ＬＯＣＯＳ素子分離技術を用
いて、厚さ約０．３〜０．８μｍ程度の素子分離領域２
を形成する。
【０１１９】次に、図１０（Ｂ）に示すように、アレイ
部２０１に露出した基板１の表面に、第１のゲート絶縁
膜５ｄ、例えば熱酸化膜、あるいは酸窒化膜を形成す
る。次いで、アレイ部２０１において、選択ゲートトラ
ンジスタＳＴが形成される部分、およびダミーパターン
ＤＰが形成される部分を覆い、メモリセルが形成される
部分に窓を有するマスク６１を用いて、第１のゲート絶
縁膜５ｄを除去し、基板１の表面を露出させる。次い
で、露出した基板１の表面に、第１のゲート絶縁膜５ｄ
よりも薄いトンネル絶縁膜５ｃ、例えば熱酸化膜を形成
する。
【０１２０】次に、図１０（Ｃ）に示すように、第１ゲ
ート６、例えばＮ型のポリシリコン、あるいはアモルフ
ァスシリコンを全面に形成する。次いで、第１ゲート６
の上に、基板１とエッチングレートを異ならせることが
できる材料からなる膜、例えば二酸化シリコン膜（図示
せず）を形成する。次いで、第１ゲート６に、アレイ部
２０１内に形成される素子分離領域に対応したスリット
６３を形成する。このとき、回路部２０２内のＬＯＣＯ
Ｓ型素子分離領域２の上においても、ダミーパターンセ
ルＤＰＣの浮遊ゲートを分断するためのスリット６４を
形成する。次いで、図示せぬ二酸化シリコン膜が表面に
積層されている第１ゲート６をマスクに用いて、基板１
をエッチングし、トレンチ１１を形成する。
【０１２１】次に、図１１（Ａ）に示すように、トレン
チ１１を、例えばＳｉＯ2 、ＴＥＯＳ、ＢＰＳＧなどの
埋め込み用絶縁物により埋め込む。次いで、エッチバッ
ク、あるいはＣＭＰ等により絶縁物の表面を平坦化す
る。次いで、回路部２０２上を覆い、アレイ部２０１上
に窓を有した図示せぬマスクを用いて、ＲＩＥ法等によ
り絶縁物をエッチバックし、第１ゲート６の側壁を露出
させる。
【０１２２】次に、図１１（Ｂ）に示すように、第２の
ゲート絶縁膜、例えば酸化膜／窒化膜／酸化膜の積層膜
（ＯＮＯ膜）、あるいは酸窒化膜を形成した後、この上
に、第２ゲート８、例えばＮ型のポリシリコン、アモル
ファスシリコン、あるいはタングステンシリサイドなど
のシリサイド、またはこれらの積層体を形成する。次い
で、第２ゲート８をワード線パターンにパターニングす
る。このとき、同一のマスクを用いて、第２のゲート絶
縁膜、第１ゲート６を順次エッチングする。これによ
り、第２ゲート８は、第２層め選択ゲート線８（ＳＧ
１）、８（ＳＧ２）、ワード線８（ＷＬ１）〜８（ＷＬ
ｎ）のパターンに加工される。同時に、第１ゲート６
は、浮遊ゲート６ｄ、６ｃのパターンに加工される。ま
た、第２層め選択ゲート線８（ＳＧ１）、８（ＳＧ２）
それぞれの下には、浮遊ゲート状のパターン６ｄ（ＳＧ
１）、６ｄ（ＳＧ２）、６ｃ（ＳＧ１）、６ｃ（ＳＧ
２）が形成される。これらの浮遊ゲート状のパターンの
上からは、図示せぬ第２のゲート絶縁膜を除去してお
き、第２層め選択ゲート線８（ＳＧ１）、８（ＳＧ２）
と直接に接続しておくことが好ましい。
【０１２３】次に、図１１（Ｃ）に示すように、層間絶
縁膜５０（図１１（Ｃ）には図示せず）、例えばＢＰＳ
Ｇを形成した後、この層間絶縁膜５０に、第２層め選択
ゲート線８（ＳＧ１）、８（ＳＧ２）に通じるコンタク
ト孔５３（ＳＧ１）、５３（ＳＧ２）、ワード線８（Ｗ
Ｌ１）〜８（ＷＬｎ）に通じるコンタクト孔５３（ＷＬ
１）〜５３（ＷＬｎ）を形成する。次いで、金属配線５
４（ＳＧ１）、５４（ＷＬ１）〜５４（ＷＬｎ）、５４
（ＳＧ２）を形成する。
【０１２４】このような製造方法により形成されたＮＡ
ＮＤ型ＥＥＰＲＯＭであると、ダミーパターンセルＤＰ
Ｃのゲート絶縁膜５ｄが、メモリセルＭＣのトンネル絶
縁膜５ｃよりも厚くなるので、第１〜第４の実施形態と
同様な効果を得ることができる。
【０１２５】また、第７の実施形態では、選択トランジ
スタＳＴ１、ＳＴ２のゲート絶縁膜は、トンネル絶縁膜
５ｃよりも厚く、このため、ダミーパターンセルＤＰＣ
のゲート絶縁膜５ｄの厚さを、選択トランジスタＳＴ
１、ＳＴ２のゲート絶縁膜と同じ厚さとしている。した
がって、第４の実施形態と同様に、例えば選択トランジ
スタＳＴ１、ＳＴ２のゲート絶縁膜（この実施形態では
ゲート絶縁膜５ｄに相当）を形成した後、このゲート絶
縁膜をメモリセルを形成する部分から除去するためのマ
スクのパターンを変えるだけで、トンネル絶縁膜５ｃよ
りも厚いダミーパターンセルＤＰＣのゲート絶縁膜５ｄ
を得ることができる。したがって、この発明に係るＮＡ
ＮＤ型ＥＥＰＲＯＭを、製造工程を増やさずに、得るこ
とができる。
【０１２６】また、第５、第６、第７の実施形態のよう
に、アレイ部２０１の素子分離に、自己整合トレンチ素
子分離技術を用いた場合、第１ゲート６の側壁を露出さ
せるエッチバックにおいて、プラズマダメージが、第１
ゲート絶縁膜、即ち、ゲート絶縁膜５ｄや、トンネル絶
縁膜５ｃに加わるおそれがある。これは、エッチバック
中に、導電物である第１ゲート６の表面が露出し、ここ
に荷電粒子が衝突するためである。第１ゲート６に衝突
した荷電粒子は、活性領域４ｄ、４ｃの上に存在するゲ
ート絶縁膜５ｄやトンネル絶縁膜５ｃにプラズマダメー
ジを与える。このようなプラズマダメージは、アンテナ
比、即ち、第１ゲート６の露出する面積Ｓｂと、第１ゲ
ート６の活性領域４ｄ、４ｃに対向する面積Ｓａとの比
Ｓｂ／Ｓａが高いほど大きくなる。したがって、プラズ
マダメージを軽減するには、アンテナ比を、可能な限り
“１”に近づけることが重要である。
【０１２７】そこで、第８の実施形態は、第５〜第７の
実施形態のように自己整合トレンチ素子分離技術を用い
たＥＥＰＲＯＭにおいて、ゲート絶縁膜５ｄ、トンネル
絶縁膜５ｃに加わるプラズマダメージを軽減し、これら
の膜の製造工程中に不慮に進行する劣化を、さらに抑制
できるようにした。
【０１２８】図１２（Ａ）は、第８の実施形態に係るＥ
ＥＰＲＯＭの第１ゲートにスリット加工を施した時点
を、概略的に示した平面図、図１２（Ｂ）は、図１２
（Ａ）中のＢ−Ｂ線に沿う断面図である。また、図１３
は、図１２（Ａ）を、第１ゲートを取り除いて示した平
面図である。
【０１２９】図１２（Ａ）に示すように、回路部２０２
内のＬＯＣＯＳ型素子分離領域２の上に形成され、ダミ
ーパターンセルＤＰＣの浮遊ゲートを分断するためのス
リット６４を、アレイ部２０１の縁に沿って環状に設け
る。
【０１３０】この構成により、第１ゲート６を、アレイ
部２０１とほぼ同じ大きさの孤立したパターンとするこ
とができる。通常、第１ゲート層は、ウェーハの全面に
形成されるものである。このため、例えば図１４に示す
ように、環状のスリット６４を有していない装置に比べ
て、アンテナ比Ｓｂ／Ｓａを、より“１”に近づけるこ
とができる。
【０１３１】次に、第９の実施形態を説明する。
【０１３２】図１５に示すように、回路部２０２内のス
リット６４の幅Ｗ６４が、アレイ部２０１内のスリット
６３の幅Ｗ６３よりも広くなると、スリット６４の内部
における二酸化シリコン等の埋め込み絶縁物７１の膜厚
が、スリット６３の内部における膜厚よりも薄くなる。
このような状態で、絶縁物７１をエッチバックすると、
参照符号３００に示すように、回路部２０２内のＬＯＣ
ＯＳ型素子分離領域２の膜厚が薄くなることがある。こ
の膜厚が薄くなった部分３００では、フィールド反転耐
圧や、ゲート耐圧が著しく低下する。
【０１３３】このような事情を解消するには、図１２に
示すように、幅Ｗ６４を、幅Ｗ６３と等しくする、ある
いは図９に示すように、幅Ｗ６４を、幅Ｗ６３よりも狭
くする。これにより、埋め込み絶縁物７１の膜厚を、ス
リット６４内とスリット６３内とでほぼ等しくできる。
よって、エッチバック時の膜減り量を、スリット６４内
とスリット６３内とでほぼ同じにでき、回路部２０２内
の素子分離領域２において、膜厚が薄くなる事情を抑制
することができる。
【０１３４】なお、このような第９の実施形態は、ＬＯ
ＣＯＳ型の素子分離領域２だけでなく、トレンチ型の分
離領域１２や、自己整合トレンチ素子分離型の分離領域
１２（ＳＴＩ）であっても適用できる。膜厚の減少は、
トレンチ型、あるいは自己整合トレンチ型の素子分離に
おいても、フィールド反転耐圧や、ゲート耐圧の低下の
原因となるものであるためである。
【０１３５】次に、この発明の第１０の実施形態を説明
する。
【０１３６】図１６は、この発明の第１０の実施形態に
係るＥＥＰＲＯＭの断面図である。
【０１３７】周辺駆動回路部２０２内には、アレイ部２
０１の記憶機能を活性にするための様々な周辺駆動回路
が集積される。周辺駆動回路を構成するトランジスタに
は、チップに供給される電源電圧、例えば５Ｖを駆動す
る電源電圧系トランジスタの他、電源電圧よりも高い電
圧、例えば２０Ｖを駆動する高耐圧系トランジスタがあ
る。
【０１３８】高耐圧系トランジスタでは、その耐圧を確
保するために、電源電圧系トランジスタよりも厚いゲー
ト絶縁膜を持つ。
【０１３９】ＥＥＰＲＯＭチップの中に形成されるゲー
ト絶縁膜のうち、最も厚いものは、高耐圧系トランジス
タのゲート絶縁膜であり、最も薄いゲート絶縁膜は、メ
モリセルの第１のゲート絶縁膜５ｃである。アレイ部２
０１内に設けられる選択トランジスタのゲート絶縁膜の
厚さ、および回路部２０２内に設けられる電源電圧系ト
ランジスタのゲート絶縁膜の厚さは、通常、それらの中
間にあたるが、選択トランジスタや電源電圧系トランジ
スタのゲート絶縁膜の厚さを、ゲート絶縁膜５ｃと同じ
とすることもある。このようなＥＥＰＲＯＭ、あるいは
アレイ部内２０１に選択トランジスタを持たないＮＯＲ
型ＥＥＰＲＯＭなどにあっては、メモリセルのゲート絶
縁膜よりも厚いゲート絶縁膜は、回路部２０２内の、高
耐圧系トランジスタのゲート絶縁膜のみとなる。
【０１４０】第１０の実施形態では、図１６に示すよう
に、アレイ部２０１の内側にメモリセルＭＣ、その最外
周にダミーパターンセルＤＰＣがそれぞれ形成され、回
路部２０２には、電源電圧系トランジスタ、高耐圧系ト
ランジスタがそれぞれ形成されている。メモリセルＭＣ
のゲート絶縁膜５ｃは最も薄い。高耐圧系トランジスタ
のゲート絶縁膜５ｈは最も厚い。電源電圧系トランジス
タのゲート絶縁膜５ｔは、それらの中間の厚さを持つ。
そして、アレイ部２０１内の最外周に存在するダミーパ
ターンセルＤＰＣのゲート絶縁膜５ｄの厚さは、回路部
２０２内の高耐圧系トランジスタのゲート絶縁膜５ｈと
同じである。
【０１４１】なお、同図に示す回路部２０２内に形成さ
れるトランジスタのゲートＧ１、Ｇ２には、第１ゲート
層６、第２ゲート層８の二層構造で形成されたものを示
している。つまり、電源電圧系トランジスタのゲート電
極Ｇ１は、第１層めゲート６ｔ、この第１層めゲート６
ｔに接続された第２層めゲート８ｔの積層からなり、高
耐圧系トランジスタのゲート電極Ｇ２は、第１層めゲー
ト６ｈ、この第１層めゲート６ｈに接続された第２層め
ゲート８ｔの積層からなる。
【０１４２】このような第１０の実施形態によれば、ダ
ミーパターンセルＤＰＣのゲート絶縁膜５ｄの厚さを、
高耐圧系トランジスタのゲート絶縁膜５ｈと同じ厚さと
することにより、メモリセルＭＣのゲート絶縁膜５ｃよ
りも厚くできる。したがって、第１〜第９の実施形態と
同様の効果を得ることができる。
【０１４３】しかも、第１０の実施形態では、ＮＯＲ型
ＥＥＰＲＯＭのように、選択トランジスタをアレイ部２
０１内に持たない場合でも、高耐圧系トランジスタのゲ
ート絶縁膜形成時に、ダミーパターンセルＤＰＣのゲー
ト絶縁膜５ｄを同時に形成できるので、製造工程を増や
さずに形成することができる。
【０１４４】第１０の実施形態に係るＥＥＰＲＯＭの形
成手順を以下に説明する。
【０１４５】まず、半導体基板１の回路部２０２の部分
に、ＬＯＣＯＳ型素子分離領域２を形成する。次いで、
回路部２０２およびアレイ部２０１に、ゲート絶縁膜５
ｈ、５ｄを形成する。次いで、回路部２０２の電源電圧
系トランジスタを形成する部分、アレイ部２０１のメモ
リセルＭＣを形成する部分それぞれから、ゲート絶縁膜
５ｈ、５ｄを除去する。次いで、ゲート絶縁膜５ｈ、５
ｄが除去された部分に、ゲート絶縁膜５ｈよりも薄いゲ
ート絶縁膜５ｔを形成する。次いで、アレイ部２０１の
メモリセルＭＣを形成する部分から、ゲート絶縁膜５ｔ
を除去する。次いで、ゲート絶縁膜５ｔが除去された部
分に、ゲート絶縁膜５ｔよりも薄いゲート絶縁膜５ｃを
形成する。次いで、全面に、第１ゲート層６を形成し、
第１ゲート層６に、アレイ部２０１内における素子分離
領域に対応したスリットを形成し、さらにアレイ部２０
１にトレンチ１１を形成する。次いで、トレンチ１１を
絶縁物で埋め込み、エッチバックして自己整合トレンチ
型の分離領域１２（ＳＴＩ）を形成する。
【０１４６】次いで、第２ゲート絶縁膜７を形成する。
次いで、回路部２０２から、第２ゲート絶縁膜７を除去
する。次いで、全面に、第２ゲート層８を形成し、第２
ゲート層８上に、ワード線パターン、および回路部２０
２内のゲート電極パターンに対応したホトレジスト膜を
形成する。次いで、ホトレジスト膜をマスクに用いて、
回路部２０２内にあっては、第２ゲート層８および第１
ゲート層６、アレイ部２０１内にあっては、第２ゲート
層８、第２ゲート絶縁膜７、第１ゲート層６を順次エッ
チングする。これにより、回路部２０２内にゲート電極
Ｇ１、Ｇ２を形成し、アレイ部２０１内にワード線８
（ＷＬ）を形成する。
【０１４７】このようにして、第１０の実施形態に係る
ＥＥＰＲＯＭを形成することができる。
【０１４８】また、第１０の実施形態において、ダミー
パターンセルＤＰＣのゲート絶縁膜５ｄの厚さを、電源
電圧系トランジスタ５ｔと同じ厚さとしても良い。
【０１４９】この場合には、回路部２０２の電源電圧系
トランジスタを形成する部分、アレイ部２０１のダミー
パターンセルＤＰＣを形成する部分、およびメモリセル
ＭＣを形成する部分それぞれから、ゲート絶縁膜５ｈを
除去する。次いで、ゲート絶縁膜５ｈが除去された部分
に、ゲート絶縁膜５ｈよりも薄いゲート絶縁膜５ｔ、５
ｄを形成する。次いで、アレイ部２０１のメモリセルＭ
Ｃを形成する部分から、ゲート絶縁膜５ｔ、５ｄを除去
する。次いで、ゲート絶縁膜５ｔ、５ｄが除去された部
分に、ゲート絶縁膜５ｔよりも薄いゲート絶縁膜５ｃを
形成すれば良い。
【０１５０】また、第１０の実施形態は、回路部２０２
の素子分離に、ＬＯＣＯＳ型の素子分離領域２を用い、
アレイ部２０１の素子分離に、自己整合トレンチ型の分
離領域１２（ＳＴＩ）を用いたが、回路部２０２、アレ
イ部２０１それぞれの素子分離に、ＬＯＣＯＳ型の素子
分離領域、あるいはトレンチ型の素子分離領域を用いる
ようにしても良い。さらに、回路部２０２の素子分離
に、ＬＯＣＯＳ型の素子分離領域を用い、アレイ部２０
１の素子分離に、トレンチ型、あるいは自己整合トレン
チ型の素子分離領域を用いるようにしても良い。
【０１５１】以上、この発明を、第１〜第１０の実施形
態により説明したが、この発明は、第１〜第１０の実施
形態に限定されて実施されるものではなく、例えば下記
のように変形して実施することができる。
【０１５２】例えばＥＥＰＲＯＭは、ＮＡＮＤ型、ＮＯ
Ｒ型の他、メモリセルアレイ部の最外周のメモリセルと
その内部のメモリセルとで、浮遊ゲートと制御ゲートと
の間の容量が異なっているものであれば、ＡＮＤ型やＤ
ＩＮＯＲ型、グランドアレイ型などのＥＥＰＲＯＭにも
実施できる。さらにはＥＥＰＲＯＭでなくとも、同じよ
うなメモリセルを有する紫外線消去型ＥＰＲＯＭ、マス
クＲＯＭ、ＯＴＰＲＯＭなどでも実施できる。
【０１５３】また、トレンチ１１内を埋め込む絶縁物
は、二酸化シリコンの他、酸化シリコン系の絶縁物であ
るＴＥＯＳや、ＢＰＳＧなどに変更でき、もちろん、他
の絶縁物にも変更できる。同様に、ゲート絶縁膜５ｄ、
５ｃ、５ｔ、５ｈは、二酸化シリコン（ＳｉＯ2 ）の
他、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸窒化シリコン（Ｓ
ｉＯＮ）など、他の絶縁物に変更でき、第２ゲート絶縁
膜７も、ＯＮＯの他、二酸化シリコン（ＳｉＯ2 ）の
他、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸窒化シリコン（Ｓ
ｉＯＮ）など、他の絶縁物に変更できる。
【０１５４】さらに、第１ゲート層６を構成する導電物
も、不純物のドーピングにより電気伝導率が高められた
多結晶シリコンや非晶質シリコン以外の導電物に変更で
きる。同様に第２ゲート層８を構成する導電物も、不純
物のドーピングにより電気伝導率が高められた多結晶シ
リコンや非晶質シリコンの他、タングステンシリサイド
に代表される高融点金属の珪化物などの他の導電物に変
更できる。さらに第２ゲート層８は、多結晶シリコンと
珪化物との積層構造（ポリサイド構造）、あるいは多結
晶シリコンと金属との積層構造（ポリメタル構造）など
の積層構造にも変更できる。
【０１５５】その他、この発明の要旨を逸脱しない範囲
で種々変形できることはもちろんである。
【０１５６】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルアレイ部の最外周のセルのパターンと、
その内側のセルのパターンとが異なっていても、制御ゲ
ートと基板との絶縁特性の低下を抑制でき、メモリセル
の特性が損なわれ難くなる不揮発性半導体記憶装置と、
その製造方法とをそれぞれ提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの平面図。
【図２】図２（Ａ）は図１中のＢ−Ｂ線に沿う断面図、
図２（Ｂ）はＮＡＮＤ型ＥＥＰＲＯＭの回路構成の一例
を示す図。
【図３】図３はこの発明の第２の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの断面図。
【図４】図４はこの発明の第３の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの断面図。
【図５】図５（Ａ）〜（Ｃ）はそれぞれこの発明の第４
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを製造工程順
に示した平面図。
【図６】図６（Ａ）〜（Ｃ）はそれぞれこの発明の第４
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを製造工程順
に示した平面図。
【図７】図７はこの発明の第５の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの平面図。
【図８】図８は図７中のＢ−Ｂ線に沿う断面図。
【図９】図９はこの発明の第６の実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの断面図。
【図１０】図１０（Ａ）〜（Ｃ）はそれぞれこの発明の
第７の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを製造工
程順に示した平面図。
【図１１】図１１（Ａ）〜（Ｃ）はそれぞれこの発明の
第７の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを製造工
程順に示した平面図。
【図１２】図１２（Ａ）はこの発明の第８の実施形態に
係るＥＥＰＲＯＭの平面図、図１２（Ｂ）は図１２
（Ａ）中のＢ−Ｂ線に沿う断面図。
【図１３】図１３は図１２（Ａ）の第１ゲート６を取り
除いて示した平面図。
【図１４】図１４（Ａ）は第８の実施形態の比較例に係
るＥＥＰＲＯＭの平面図、図１４（Ｂ）は図１４（Ａ）
中のＢ−Ｂ線に沿う断面図。
【図１５】図１５はこの発明の第９の実施形態の背景技
術を説明するための図。
【図１６】図１６はこの発明の第１０の実施形態に係る
ＥＥＰＲＯＭの断面図。
【図１７】図１７（Ａ）はＥＥＰＲＯＭの平面図、図１
７（Ｂ）は図１７（Ａ）中のＢ−Ｂ線に沿う断面図。
【図１８】図１８はＥＥＰＲＯＭの断面図。
【図１９】図１９はＥＥＰＲＯＭの断面図。
【図２０】図２０はＥＥＰＲＯＭの構成を示すブロック
図。
【図２１】図２１はメモリセルアレイ部と周辺駆動回路
部との境界部分の回路図。
【図２２】図２２はＥＥＰＲＯＭの断面図。
【図２３】図２３（Ａ）はメモリセルの等価回路図、図
２３（Ｂ）はメモリセルの斜視図。
【図２４】図２４はＥＥＰＲＯＭの断面図。
【図２５】図２５はＥＥＰＲＯＭの断面図。
【図２６】図２６はＥＥＰＲＯＭの断面図。
【図２７】図２７はＥＥＰＲＯＭの断面図。
【符号の説明】
１…Ｐ型シリコン基板、 ２…ＬＯＣＯＳ型素子分離領域、 ４ｄ、４ｃ…活性領域、 ５ｄ…ゲート絶縁膜（第１ゲート絶縁膜）、 ５ｃ…トンネル絶縁膜（第１ゲート絶縁膜）、 ５ｈ…ゲート絶縁膜（第１ゲート絶縁膜）、 ６…第１ゲート、 ６ｄ、６ｃ…浮遊ゲート ７…第２ゲート絶縁膜、 ８…第２ゲート、 ８（ＷＬ）…ワード線、 ９…Ｎ型拡散層、 １１…トレンチ、 １２…トレンチ型素子分離領域、 １２（ＳＴＩ）…自己整合トレンチ型素子分離領域、 ６２、６３、６４…スリット。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−74326（ＪＰ，Ａ) 特開 平６−188393（ＪＰ，Ａ) 特開 平４−230077（ＪＰ，Ａ) 特開 平８−180696（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に第１のゲート絶縁膜を誘電
    体とする第１容量Ｃ１を介して結合する電荷蓄積層と、
    この電荷蓄積層に第２のゲート絶縁膜を誘電体とする第
    ２容量Ｃ２を介して結合するゲートとを含むメモリセル
    がマトリクス状に配置されたメモリセルアレイ部を有
    し、 前記メモリセルアレイ部の最外周に配置された第１のメ
    モリセルの第２容量Ｃ２が、この第１のメモリセルより
    も前記メモリセルアレイ部の中央の部分に配置された第
    ２のメモリセルの第２容量Ｃ２と異なっている不揮発性
    半導体記憶装置であって、 前記第１のメモリセルの第１のゲート絶縁膜が、前記第
    ２のメモリセルの第１のゲート絶縁膜よりも厚いことを
    特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記メモリセルは、前記メモリセルアレ
    イ部に形成された素子分離領域により区画され、互いに
    略並行した線状の活性領域に配置され、 前記第１のメモリセルと前記第２のメモリセルとは、前
    記線状の活性領域に交差する方向に延びるワード線をゲ
    ートとして共有し、 前記第１のメモリセルの第２容量Ｃ２が、前記第２のメ
    モリセルの第２容量Ｃ２よりも大きい場合、前記第１の
    メモリセルが配置される活性領域の幅は、前記第２のメ
    モリセルが配置される活性領域の幅よりも広いことを特
    徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記第１のメモリセルの第１のゲート絶
    縁膜に印加される電界Ｅ１と、前記第２のメモリセルの
    第１のゲート絶縁膜に印加される電界Ｅ２との比の値
    （Ｅ１／Ｅ２）が１以下に設定されていることを特徴と
    する請求項２に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記メモリセルアレイ部に隣接して、こ
    のメモリセルアレイ部に対する周辺駆動回路が形成され
    た周辺駆動回路部が設けられ、 前記メモリセルアレイ部に形成された素子分離領域、お
    よび前記周辺駆動回路部に形成された素子分離領域が各
    々、 （ａ）ＬＯＣＯＳ型、ＬＯＣＯＳ型、 （ｂ）トレンチ型、トレンチ型、 （ｃ）ＬＯＣＯＳ型、トレンチ型、 上記（ａ）〜（ｃ）のいずれかの組み合わせから選ばれ
    ていることを特徴とする請求項１乃至請求項３いずれか
    一項に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記トレンチ型の素子分離領域は、前記
    電荷蓄積層に対しトレンチを自己整合的に形成した自己
    整合トレンチ型であることを特徴とする請求項４に記載
    の不揮発性半導体記憶装置。
  6. 【請求項６】 前記周辺駆動回路部に形成された素子分
    離領域上に、前記周辺駆動回路と前記ワード線との電気
    的接点を有し、 前記電気的接点が、前記ワード線、前記第２のゲート絶
    縁膜、および前記第１、第２のメモリセルの電荷蓄積層
    と同じ導電物からなる導電層の積層構造部に形成され、 前記導電層と前記第１のメモリセルの電荷蓄積層との離
    隔距離が、前記メモリセルアレイ部内における電荷蓄積
    層どうしの離隔距離以下であることを特徴とする請求項
    ４に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記メモリセルアレイ部には、選択ゲー
    トトランジスタが含まれ、この選択ゲートトランジスタ
    のゲート絶縁膜の厚さが、前記第１のメモリセルの第１
    のゲート絶縁膜の厚さと実質的に等しいことを特徴とす
    る請求項１乃至請求項６いずれか一項に記載の不揮発性
    半導体記憶装置。
  8. 【請求項８】 前記周辺駆動回路部には、電源電圧より
    も高い電圧をスイッチングするトランジスタが含まれ、
    このトランジスタのゲート絶縁膜の厚さが、前記第１の
    メモリセルの第１のゲート絶縁膜の厚さと実質的に等し
    いことを特徴とする請求項４に記載の不揮発性半導体記
    憶装置。
  9. 【請求項９】 前記周辺駆動回路部には、電源電圧をス
    イッチングするトランジスタが含まれ、このトランジス
    タのゲート絶縁膜の厚さが、前記第１のメモリセルの第
    １のゲート絶縁膜の厚さと実質的に等しいことを特徴と
    する請求項４に記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記第１のメモリセルは、ビット線と
    の電気的接点を持たないダミーパターンセルであること
    を特徴とする請求項１乃至請求項９いずれか一項に記載
    の不揮発性半導体記憶装置。
  11. 【請求項１１】 半導体基板内のメモリアレイ部内に、
    少なくとも前記メモリアレイ部の最外周に位置する部分
    において幅が広くされ、互いに略並行する線状の活性領
    域をそれぞれ区画する素子分離領域を形成する工程と、 前記活性領域上に、第１の絶縁膜を形成する工程と、 少なくとも前記メモリセルアレイ部の最外周に位置する
    前記幅が広くされた活性領域を除いた前記活性領域上か
    ら前記第１の絶縁膜を除去する工程と、 前記第１の絶縁膜が除去された部分に、前記第１の絶縁
    膜よりも薄い第２の絶縁膜を形成する工程と、 少なくとも前記素子分離領域上に前記活性領域に沿った
    方向に延びたスリットを有し、前記第１の絶縁膜および
    前記第２の絶縁膜を介して、前記活性領域に対向する第
    １の導電膜を形成する工程と、 前記第１の導電膜上に、第３の絶縁膜を形成する工程
    と、 前記第３の絶縁膜を介して、前記第１の導電膜に対向す
    る第２の導電膜を形成する工程と、 前記第２の導電膜、前記第３の絶縁膜、前記第１の導電
    膜をパターニングし、前記第２の導電膜からなる制御ゲ
    ート、前記第１の導電膜からなる電荷蓄積層を含む積層
    ゲート構造を有するメモリセルを形成する工程とを具備
    することを特徴とする不揮発性半導体記憶装置の製造方
    法。
  12. 【請求項１２】 前記第１の絶縁膜は、前記メモリセル
    アレイ部の最外周に位置する前記活性領域と、前記活性
    領域のうち選択トランジスタが形成される部分とを除い
    た前記活性領域から除去されることを特徴とする請求項
    １１に記載の不揮発性半導体記憶装置の製造方法。
  13. 【請求項１３】 前記第１の導電膜には、前記メモリセ
    ルアレイ部を囲んで環状に形成された環状スリットが形
    成されていることを特徴とする請求項１１および請求項
    １２いずれかに記載の不揮発性半導体記憶装置の製造方
    法。
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