KR100673018B1 - 이이피롬 및 그 제조 방법 - Google Patents

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KR100673018B1
KR100673018B1 KR1020050120606A KR20050120606A KR100673018B1 KR 100673018 B1 KR100673018 B1 KR 100673018B1 KR 1020050120606 A KR1020050120606 A KR 1020050120606A KR 20050120606 A KR20050120606 A KR 20050120606A KR 100673018 B1 KR100673018 B1 KR 100673018B1
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김용태
박원호
김경환
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삼성전자주식회사
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Abstract

이이피롬 및 그 제조 방법을 제공한다. 이 방법은 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 활성영역들을 정의하는 소자분리막 패턴을 형성하고, 활성영역들 상에 터널 영역을 갖는 게이트 절연막을 형성하고, 게이트 절연막이 형성된 결과물 상에 제 1 도전막을 형성한 후, 제 1 도전막을 패터닝하여 소자분리막 패턴의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함한다. 이때, 개구부와 이에 인접하는 활성영역 사이의 거리는 선택된 개구부 아래의 소자분리막 패턴 폭에 따라 달라지도록 형성된다.

Description

이이피롬 및 그 제조 방법{Electrically Erasable And Programmable Read Only Memory(EEPROM) And Method Of Fabricating The Same}
도 1a는 종래 기술에 따른 이이피롬의 셀 어레이 일부를 보여주는 평면도이다.
도 1b 내지 도 1d는 각각 도 1a의 점선들 I-I', II-II' 및 III-III'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 2는 종래 기술에 따른 이이피롬 셀들의 전기적 특성에 대한 패턴 밀도의 영향을 보여주는 그래프이다.
도 3a 내지 도 6a는 본 발명에 따른 이이피롬의 제조 방법을 설명하기 위한 셀 어레이 영역 일부의 평면도들이다.
도 3b 내지 도 6b는 각각 도 3a 내지 도 6a의 점선 I-I'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 점선 II-II'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 7은 본 발명에 따른 이이피롬을 설명하기 위한 평면도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 일정한 전기적 특성을 갖는 셀들을 구비하는 이이피롬 및 그 제조 방법에 관한 것이다.
이이피롬(EEPROM; Electrically Erasable And Programmable Read Only Memory)은 전원 공급에 관계없이 저장된 정보를 유지할 수 있는 비휘발성 메모리 장치의 한 종류로서, 롬(ROM; Read Only Memory)과 달리 이이피롬에 저장된 정보는 전기적으로 빠르고 용이하게 변경될 수 있다. 상기 이이피롬은 크게 플래시 메모리 장치 및 플로톡스형(FLOTOX(Floating gate Tunnel Oxide) type) 메모리 장치로 구분될 수 있다. 상기 플로톡스형 이이피롬의 단위 메모리 셀은 정보 저장을 위한 메모리 트랜지스터 및 상기 메모리 트랜지스터로의 전기적 접근(electric access)을 제어하는 선택 트랜지스터를 구비한다.
한편, 플로톡스형 이이피롬의 집적도가 증가함에 따라, 종래에는 발견되지 않던 기술적 문제들이 이를 제조하는 과정에서 새로이 나타나고 있다. 예를 들면, 패턴 밀도의 차이에 기인한 물리적/광학적/화학적 효과의 차이는 (종래에는 드러나지 않던) 메모리 셀들의 전기적 특성의 불균일함을 초래하는 원인이 되고 있다. 아래에서는 도면들을 참조하여, 이러한 패턴 밀도의 차이에 따른 기술적 문제에 대해 더 설명할 것이다.
도 1a는 종래 기술에 따른 플로톡스형 이이피롬의 셀 어레이 일부를 보여주는 평면도이고, 도 1b 내지 도 1d는 각각 도 1a의 점선들 I-I', II-II' 및 III- III'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 1a 내지 도 1d를 참조하면, 반도체기판(10)의 소정영역에 활성영역들(ACT)을 정의하는 소자분리막 패턴들(20)이 배치된다. 상기 반도체기판(10)은 셀 어레이 영역(cell array region; CAR) 및 주변회로 영역(peripheral region)을 포함하며, 상기 셀 어레이 영역(CAR)은 상기 메모리 트랜지스터들이 배치되는 메모리 트랜지스터 영역(memory transistor region; MTR) 및 상기 선택 트랜지스터들이 배치되는 선택 트랜지스터 영역(selection transistor region; STR)을 포함한다.
상기 활성영역들(ACT)의 상부에는 상기 소자분리막 패턴들(20)을 가로지르는 게이트 패턴들이 배치된다. 상기 게이트 패턴은 차례로 적층된 제 1 도전 패턴(51), 게이트 층간절연막 패턴(52) 및 제 2 도전 패턴(53)으로 구성되며, 상기 메모리 트랜지스터 영역(MTR)에 배치되는 메모리 게이트 패턴들(MG) 및 상기 선택 트랜지스터 영역(STR)에 배치되는 선택 게이트 패턴들(SG)을 포함한다.
상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(51)은 정보 저장을 위한 부유 게이트 패턴으로 사용되기 때문에, 주변의 도전 패턴들로부터 전기적으로 고립된다. 이러한 전기적 고립을 위해, 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(51)은 도 1c에 도시된 것처럼 상기 소자분리막 패턴(20)의 상부면을 노출시키는 개구부들(40)에 의해 서로 공간적으로 분리된다. 결과적으로, 상기 메모리 게이트 패턴(MG)은 복수개의 고립된 제 1 도전 패턴들(51)을 포함하고, 상기 게이트 층간절연막 패턴(52)은 이러한 고립된 제 1 도전 패턴들(51)을 덮는다. 이에 비해, 상기 선택 게이트 패턴(SG)의 제 1 도전 패턴(51)은 단절되는 영역없이 상기 소자분 리막 패턴들(20)의 상부를 가로지른다.
상기 게이트 패턴들의 아래에는 게이트 절연막(30)이 배치된다. 이때, 상기 메모리 게이트 패턴(MG) 아래의 게이트 절연막(30)은 주변보다 얇은 두께를 갖는 터널 영역(TR)을 포함한다. 쓰기 동작 동안, 상기 터널 영역(TR)에서는 상기 부유 게이트 패턴들로 전하가 주입되는 터널링 현상이 일어난다. 상기 부유 게이트 패턴에 주입된 전하의 양은 상기 메모리 트랜지스터의 채널 전위에 영향을 주기 때문에, 상기 메모리 트랜지스터에 저장된 정보를 결정한다.
상기 터널 영역(TR)의 아래에는 터널 불순물 영역(60T)이 형성되고, 상기 게이트 패턴 양측의 활성영역(ACT)에는 상기 메모리 및 선택 트랜지스터들의 소오스/드레인 전극으로 사용되는 불순물 영역(60SD)이 형성된다. 한편, 종래 기술에 따르면, 상기 불순물 영역(60SD)의 일측에는 상기 불순물 영역(60SD)과 다른 도전형을 갖는 헤일로 영역(halo region)이 형성될 수 있다. 상기 헤일로 영역(도시하지 않음)은 상기 주변회로 영역에 형성되는 트랜지스터들의 펀치-스루(punch-through)를 방지하기 위해 형성되지만, 상기 셀 어레이 영역(CAR)에 형성될 수도 있다. 상기 불순물 영역(60SD) 및 상기 헤일로 영역은 상기 게이트 패턴들을 이온 마스크로 사용하는 이온 주입 공정(90)을 통해 형성된다.
한편, 상기 소자분리막 패턴들(20)을 형성하는 단계는 상기 반도체기판(10)을 이방성 식각하여 트렌치들(15)을 형성한 후, 상기 트렌치(15)를 채우는 절연막을 형성하는 단계를 포함한다. 이때, 상기 트렌치들(15)은 패턴 밀도의 차이에 따른 물리적/화학적 영향의 차이(즉, 로딩 효과(loading effect))에 의해, 그 측벽의 경사가 달라질 수 있다. 예를 들면, 상기 트렌치 측벽의 경사각은 상기 소자분리막 패턴(20)의 폭이 좁은 영역(이하, 내부 영역(inner region, IR))에서 보다 그 폭이 넓은 영역(이하, 외곽 영역(outer region, OR))에서 더 커질 수 있다. (즉, θ1>θ2). 상기 외곽 영역(OR)에서의 트렌치(15)의 이러한 측벽 경사각의 증가는 상기 불순물 영역(60SD) 및 상기 헤일로 영역 형성을 위한 이온 주입 공정에서 주입되는 불순물들이 상기 활성영역으로 침투하는 경로의 길이를 줄이기 때문에, 셀의 전기적 특성을 변화시키는 문제를 초래한다.
특히, 종래 기술에 따르면, 상기 제 1 도전 패턴(51)을 형성하는 단계는 상기 활성영역(ACT)을 덮는 제 1 도전막을 형성한 후, 이를 패터닝하여 상기 소자분리막 패턴(20)의 상부면을 노출시키는 개구부(40) 형성 단계 및 상기 개구부들(40)이 형성된 제 1 도전막을 다시 패터닝하는 게이트 패터닝 단계를 포함한다. 하지만, 상기 게이트 패터닝 단계는 상기 개구부(40)를 통해 노출된 상기 소자분리막 패턴(20)을 식각하기 때문에, 도 1d에 도시한 것처럼, 홈 영역(25)이 형성될 수 있다. 상기 홈 영역(25)은 상술한 불순물들의 침투 경로 길이들(d1, d2)을 더욱 줄이기 때문에, 상기 불순물의 침투에 의한 셀의 전기적 특성의 변화는 더욱 커진다.
도 2는 상술한 불순물의 침투에 의해 유발되는 이이피롬 셀의 전기적 특성의 변화를 보여주는 그래프이다.
도 2를 참조하면, 종래 기술의 방법을 통해 제작된 이이피롬의 셀들에 대해 동작 전압을 측정하였다. 하나의 워드라인에 연결된 8개의 셀들의 동작 전압(Lvcc) 을 측정한 경우(도면 번호 D1 참조), 그 평균값은 1.544볼트(V)였다. 이에 비해, 상기 외곽 영역(OR)에 인접한 셀(이하, 에지 셀(edge cell))을 제외한 나머지 7개의 셀들의 동작 전압을 측정한 경우(도면 번호 D2 참조), 그 평균값은 1.456볼트(V)였다. 결과적으로, 상기 에지 셀은 동작 전압 특성이 다른 셀들과 분명한 차이를 갖는다는 사실을 알 수 있다. 에지 셀과 다른 셀들 사이의 구조적 차이를 고려할 때, 에지 셀에서의 이러한 전기적 특성의 변화는 (상술한 패턴 밀도의 차이에 따른 트렌치 측벽의 경사각의 차이 및 홈 영역에 의한 불순물의 침투 경로의 단축에 따른) 불순물 침투의 결과임을 알 수 있다.
본 발명의 기술적 과제는 이이피롬의 에지 셀이 불균일한 전기적 특성을 갖는 문제를 극복할 수 있는 이이피롬의 제조 방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 에지 셀이 불균일한 전기적 특성을 갖는 문제를 극복할 수 있는 이이피롬을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 개구부와 이에 인접하는 활성영역 사이의 거리를 개구부 아래의 소자분리막 패턴 폭에 따라 다르게 형성하는 이이피롬의 제조 방법을 제공한다.
이 방법은 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 활성영역들을 정의하는 소자분리막 패턴을 형성하고, 상기 활성영역들 상에 터널 영역을 갖는 게이트 절연막을 형성하고, 상기 게이트 절연막 이 형성된 결과물 상에 제 1 도전막을 형성한 후, 상기 제 1 도전막을 패터닝하여 상기 소자분리막 패턴의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함한다. 이때, 상기 개구부와 이에 인접하는 활성영역 사이의 거리는 상기 선택된 개구부 아래의 소자분리막 패턴 폭에 따라 달라지도록 형성된다.
상기 활성영역들은 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함한다. 본 발명의 일 실시예에 따르면, 상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 크게 형성된다. 이에 비해, 상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같게 형성된다.
본 발명에 따르면, 상기 개구부들을 형성한 후, 상기 개구부들이 형성된 결과물을 덮는 게이트 층간절연막 및 제 2 도전막을 차례로 형성하고, 상기 제 2 도전막, 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝하여, 상기 활성영역을 가로지르는 게이트 패턴들을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 패턴들은 상기 메모리 트랜지스터 영역에 배치되는 메모리 게이트 패턴들 및 상기 선택 트랜지스터 영역에 배치되는 선택 게이트 패턴들을 포함한다. 이때, 상기 개구부들은 상기 메모리 트랜지스터 영역의 소자분리막 패턴 상에 형성되고, 상기 메모리 게이트 패턴들은 상기 개구부들 및 상기 활성영역들을 가로지르도록 형성된다.
상기 개구부들은 상기 메모리 게이트 패턴의 양단에 인접한 외곽 개구부들 및 상기 외곽 개구부들 사이에 배치되는 내부 개구부들을 포함한다. 본 발명의 일 실시예에 따르면, 상기 외곽 개구부와 이에 인접하는 활성영역 사이의 거리는 상기 내부 개구부와 이에 인접하는 활성영역 사이의 거리보다 크게 형성된다.
본 발명의 실시예들에 따르면, 상기 게이트 절연막을 형성하는 단계는 상기 활성영역 상에 제 1 게이트 절연막을 형성하고, 상기 제 1 게이트 절연막을 패터닝하여 상기 활성영역의 상부면을 노출시키는 터널 영역들을 형성한 후, 상기 터널 영역들을 통해 노출된 활성영역 상에 제 2 게이트 절연막을 형성하는 단계를 포함한다. 이때, 상기 터널 영역들은 상기 메모리 트랜지스터 영역에 배치된다.
한편, 상기 제 1 게이트 절연막을 형성하는 단계는 열산화 공정을 통해 실리콘 산화막을 형성하는 단계를 포함하고, 상기 제 2 게이트 절연막을 형성하는 단계는 산소 및 질소 중의 적어도 한가지 공정 가스를 사용하는 열산화 공정을 이용하여, 상기 터널 영역들을 통해 노출된 활성영역 상에 실리콘 산화막 및 실리콘 산화질화막 중의 적어도 하나를 형성하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 부유 게이트 패턴과 그 양측에 배치된 소자분리막 패턴들과 중첩되는 영역의 폭은 소자분리막 패턴들의 폭에 따라 다른 이이피롬을 제공한다. 이 이이피롬은 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막 패턴, 상기 활성영역 상에 배치되는 제 1 도전 패턴을 구비하면서 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에 각각 배치되는 메모리 게이트 패턴 및 선택 게이트 패턴 및 상기 메모리 및 선택 게이트 패턴들과 상기 활성영역 사이에 개재된 게이트 절연막을 포함한다. 이때, 상기 메모리 게이트 패턴의 제 1 도전 패턴은 서로 분리되어 상기 활성영역 상에 배치되는 복수개의 부유 게이트 패턴들을 포함하되, 상기 부유 게이트 패턴과 그 양측에 배치된 상기 소자분리막 패턴들과 중첩되는 영역의 폭은 상기 소자분리막 패턴들의 폭에 따라 다르게 형성된다.
본 발명의 일 실시예에 따르면, 상기 부유 게이트 패턴들은 상기 메모리 게이트 패턴의 양단에 배치되는 외곽 부유 게이트 패턴들 및 상기 외곽 부유 게이트 패턴들 사이에 배치되는 내부 부유 게이트 패턴들을 포함한다. 이때, 상기 외곽 부유 게이트 패턴이 그 양측에 배치된 소자분리막 패턴들과 중첩되는 영역의 폭들은 상기 외곽 부유 게이트 패턴의 양측에서 서로 다르게 형성된다.
본 발명의 일 실시예에 따르면, 상기 외곽 부유 게이트 패턴은 상기 내부 부유 게이트 패턴에 인접한 소자분리막 패턴과 중첩되는 내부 중첩 영역 및 상기 내부 부유 게이트 패턴으로부터 이격된 소자분리막 패턴과 중첩되는 외곽 중첩 영역을 포함한다. 이때, 상기 외곽 중첩 영역의 폭은 상기 내부 중첩 영역의 폭보다 크다. 이에 비해, 상기 내부 부유 게이트 패턴이 그 양측에 배치된 소자분리막 패턴들과 중첩되는 영역의 폭들은 상기 내부 부유 게이트 패턴의 양측에서 동일하다.
상기 활성영역들은 상기 메모리 게이트 패턴의 양단에 인접한 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함한다. 이때, 상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 크다. 이에 비해, 상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같다.
또한, 상기 메모리 게이트 패턴 및 선택 게이트 패턴은 상기 제 1 도전 패턴 상에 차례로 적층된 게이트 층간절연막 패턴 및 제 2 도전막 패턴들을 구비한다. 이때, 상기 선택 게이트 패턴의 제 1 도전 패턴은 상기 게이트 층간절연막 패턴과 상기 소자분리막을 분리시키도록 형성된다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막은 상기 메모리 트랜지스터 영역의 활성 영역에 배치되는 터널 영역을 구비하되, 상기 터널 영역의 게이트 절연막은 그 주변의 게이트 절연막에 비해 얇은 두께로 형성된다. 이때, 상기 게이트 절연막은 실리콘 산화막 및 실리콘 산화질화막 중의 적어도 하나로 형성된다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3a 내지 도 6a는 본 발명에 따른 이이피롬의 제조 방법을 설명하기 위한 평면도들로서, 셀 어레이 영역의 일부를 도시한다. 도 3b 내지 도 6b 및 도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 점선들 I-I' 및 II-II'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 3a 내지 도 3c를 참조하면, 반도체기판(100)의 소정영역에 활성영역들(ACT)을 정의하는 소자분리막 패턴들(110)을 형성한다. 상기 반도체기판(100)은 셀 어레이 영역(cell array region; CAR) 및 주변회로 영역(peripheral region)을 포함하고, 상기 셀 어레이 영역(CAR)은 정보 저장을 위한 메모리 트랜지스터들이 배치되는 메모리 트랜지스터 영역(memory transistor region; MTR) 및 상기 메모리 트랜지스터로의 전기적 접근을 제어하는 선택 트랜지스터들이 배치되는 선택 트랜지스터 영역(selection transistor region; STR)을 포함한다.
상기 소자분리막 패턴들(110)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 사용하여 형성될 수 있다. 보다 구체적으로, 상기 소자분리막 패턴들(110)을 형성하는 단계는 상기 활성영역들(ACT)을 한정하는 트렌치들(105)을 형성한 후, 상기 트렌치(105)를 채우는 절연막을 형성하는 단계를 포함한다. 이때, 상기 트렌치들(105)을 형성하는 단계는 상기 활성영역들(ACT)을 정의하 는 트렌치 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각하는 단계를 포함한다. 이후, 상기 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 상기 소자분리막 패턴(110)을 완성한 후, 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역을 노출시킨다.
하지만, 종래 기술에서 설명한 것처럼, 패턴 밀도의 차이에 따른 물리적/화학적 영향의 차이(즉, 로딩 효과(loading effect))에 의해, 상기 트렌치들(105)의 측벽 경사가 달라질 수 있다. 예를 들면, 상기 트렌치(105) 또는 상기 소자분리막 패턴(110) 측벽의 경사각은 상기 트렌치(105)의 폭이 좁은 영역보다 그 폭이 넓은 영역에서 더 커진다. 본 발명에 따르면, 상기 셀 어레이 영역(CAR)은 복수개의 셀들로 구성되면서 상기 소자분리막 패턴들(110)에 의해 분리되는 복수개의 블록들(BL)을 포함한다. 이때, 블록들(BL) 사이에는 배선 연결을 위한 영역(예를 들면, 게이트 콘택 영역) 등과 같은 보조적 영역(AR)이 배치되기 때문에, 이 영역(AR)에서 상기 소자분리막 패턴(110)의 폭은 각 블록(BL) 내에 형성되는 소자분리막 패턴(110)의 폭보다 넓다. 그 결과, 상기 보조적 영역(AR)에 형성되는 소자분리막 패턴의 측벽 경사각(θ1)은 도시한 것처럼 상기 블록(BL) 내부에 형성되는 소자분리막 패턴의 측벽 경사각(θ2)보다 크다. (즉, θ1>θ2).
한편, 본 발명에 따르면, 상기 보조적 영역(AR)에 인접한 활성영역(이하, 외곽 활성영역)의 폭은 상기 메모리 트랜지스터 영역(MTR)에서보다 상기 선택 트랜지 스터 영역(STR)에서 더 크다. 이에 비해, 상기 보조적 영역(AR)으로부터 이격되어 상기 블록(BL) 내부에 배치되는 활성영역(이하, 내부 활성영역)은 상기 메모리 트랜지스터 영역(MTR) 및 상기 선택 트랜지스터 영역(STR)에서 동일한 폭을 갖는다. 이러한 활성영역(ACT) 폭의 보조적 영역(AR)으로부터의 거리 의존성은, 이후 보다 상세하게 설명할 것처럼, 셀들의 전기적 특성의 균일성을 향상시키는데 기여한다.
상기 활성영역(ACT)이 형성된 결과물 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)을 형성하는 단계는 상기 활성영역(ACT) 상에 제 1 게이트 절연막을 형성하고, 상기 제 1 게이트 절연막을 패터닝하여 상기 활성영역의 상부면을 노출시키는 터널 영역(Tunnel region; TR)를 형성한 후, 상기 터널 영역(TR)를 통해 노출된 활성영역 상에 제 2 게이트 절연막을 형성하는 단계를 포함한다. 상기 터널 영역(TR)은 상기 메모리 트랜지스터 영역(MTR) 내에 형성되며, 그 면적은 상기 메모리 트랜지스터 영역(MTR)과 상기 활성영역(ACT)의 중첩 영역의 면적보다 작다.
상기 제 1 게이트 절연막은 상기 활성영역(ACT)의 상부면을 열산화시키는 방법을 통해 형성하는 것이 바람직하며, 그 결과 상기 제 1 게이트 절연막은 실리콘 산화막으로 이루어진다. 상기 제 2 게이트 절연막은 상기 터널 영역(TR)을 통해 노출된 활성영역(ACT) 상에 실리콘 산화막(silicon oxide) 및 실리콘 산화질화막(silicon oxynitride)을 차례로 형성하는 단계를 포함할 수 있다. 상기 제 2 게이트 절연막을 위한 실리콘 산화막은 열산화 공정(thermal oxidation)을 이용하여 형성될 수 있으며, 상기 제 2 게이트 절연막을 위한 실리콘 산화질화막은 산소 및 질 소를 포함하는 공정 가스를 사용하는 열산화 공정을 이용하여 형성될 수 있다. 한편, 상기 제 2 게이트 절연막이 열산화 공정을 통해 형성된다는 점에서, 상기 제 2 게이트 절연막이 상기 터널 영역(TR) 주변에 잔존하는 제 1 게이트 절연막의 상부에도 형성될 수 있음은 자명하다.
한편, 상술한 게이트 절연막(120)의 형성 방법에 따르면, 상기 게이트 절연막(120)의 두께는 도시한 것처럼 상기 터널 영역(TR)의 주변에서보다 상기 터널 영역(TR)에서 더 얇다. 이이피롬의 쓰기 동작을 위한 전압 조건에서 터널링 현상이 유효하게 발생할 수 있도록, 상기 터널 영역(TR)에서의 게이트 절연막(120)은 대략 10 내지 100 옹스트롬(Å)의 얇은 두께로 형성된다.
이에 더하여, 상기 제 2 게이트 절연막을 형성하기 전에, 터널 불순물 영역(210)을 형성하기 위한 소정의 이온 주입 공정을 실시할 수 있다. 상기 터널 불순물 영역(210)은 상기 터널 영역(TR) 아래의 활성영역(ACT) 내에 형성되며, 이러한 국소적 형성을 위해 상기 이온 주입 공정은 소정의 이온 주입 마스크를 사용할 수 있다. 상기 이온 주입 마스크는 상기 터널 영역(TR)을 정의하는데 이용되는 식각 마스크와는 동일할 수 있지만, 두 공정들은 서로 다른 마스크들을 사용하는 것이 바람직하다. 또한, 상기 터널 불순물 영역(210)은 상기 반도체기판(100)과는 다른 도전형을 갖도록 형성된다.
도 4a 내지 도 4c를 참조하면, 상기 게이트 절연막(120)이 형성된 결과물 상에 제 1 도전막(130)을 형성한다. 상기 제 1 도전막(130)은 증착 공정을 통해 형성되는 다결정 실리콘막인 것이 바람직하다. 상기 제 1 도전막(130)은 후속 공정들을 통해 메모리 트랜지스터의 부유 게이트 전극 및 선택 트랜지스터의 게이트 전극으로 사용된다. 알려진 것처럼, 상기 부유 게이트 전극은 전기적으로 고립된 도전 패턴으로, 전원 공급의 유무와 관련없이 상기 터널 영역(TR)을 통해 주입된 전하들을 저장한다.
이어서, 상기 제 1 도전막(130)을 패터닝하여 상기 메모리 트랜지스터 영역(MTR)에서 상기 소자분리막 패턴(110)의 상부면을 노출시키는 개구부들(135O, 135I)을 형성한다. 상기 개구부들(135O, 135I)은 상기 부유 게이트 전극의 전기적 고립을 위해 형성된다. 보다 구체적으로 설명하면, 상기 부유 게이트 전극의 이러한 전기적 고립을 위해, 상기 개구부들(135O, 135I)이 형성된 제 1 도전막(130)은 후속 게이트 패터닝 단계에서 상기 소자분리막 패턴(110)을 가로지르는 방향으로 패터닝된다.
이때, 상기 개구부들(135O, 135I)은, 위치에 따라, 상기 보조적 영역(AR)의 소자분리막 패턴(110) 상에 배치되는 외곽 개구부들(135O) 및 상기 블록 내부의 소자분리막 패턴(110) 상에 배치되는 내부 개구부들(135I)로 구분될 수 있다. 본 발명에 따르면, 상기 외곽 개구부들(135O)과 이에 인접하는 활성영역(ACT)(즉, 상기 외곽 활성영역) 사이의 거리(L1)는 상기 내부 개구부들(135I)과 이에 인접하는 활성영역(ACT)(즉, 상기 내부 활성영역) 사이의 거리(L2)보다 크다.
이러한 외곽 개구부(135O)와 외곽 활성영역 사이의 증가된 간격은 상술한 트렌치(105) 측벽 경사와 관련된 셀의 전기적 특성의 불균일함을 개선하는데 기여한다. 이러한 효과에 대해서는, 아래에서 도 5a 내지 도 5c를 참조하여 보다 상세하 게 설명할 것이다.
도 5a 내지 도 5c를 참조하면, 상기 개구부들(135O, 135I)이 형성된 결과물 상에, 게이트 층간절연막 및 제 2 도전막을 차례로 형성한다. 상기 게이트 층간절연막은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 하나로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성될 수 있다. 상기 제 2 도전막은 다결정 실리콘막을 포함하는 도전성 물질로 형성될 수 있다. 예를 들면, 상기 제 2 도전막은 차례로 적층된 다결정 실리콘막 및 텅스텐 실리사이드막으로 형성될 수 있다.
이어서, 상기 제 2 도전막, 상기 게이트 층간절연막 및 상기 제 1 도전막(130)을 차례로 패터닝하여, 차례로 적층된 제 1 도전 패턴(141), 게이트 층간절연막 패턴(142) 및 제 2 도전 패턴(143)으로 이루어진 게이트 패턴들을 형성한다. 이때, 상기 게이트 패턴들은 상기 소자분리막 패턴들(110)을 가로지르도록 형성된다.
한편, 상기 게이트 패턴은 상기 메모리 트랜지스터 영역(MTR)에 배치되는 메모리 게이트 패턴(MG) 및 상기 선택 트랜지스터 영역(STR)에 배치되는 선택 게이트 패턴(ST)으로 분류될 수 있다. 상기 메모리 게이트 패턴(MG)은 상기 개구부들(135O, 135I)을 상기 활성영역(ACT)에 수직한 방향에서 가로지르도록 형성된다. 그 결과, 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(141)은, 앞서 설명한 것처럼, 전기적으로 고립되어, 정보 저장을 위한 부유 게이트 전극(floating gate electrode)으로 사용될 수 있다. 이때, 상기 터널 영역(TR)은 상기 메모리 트랜지스터 영역(MTR)에 형성되기 때문에, 상기 메모리 트랜지스터 영역(MTR)에 형성되는 상기 메모리 게이트 패턴(MG)은 상기 터널 영역(TR)의 상부에 배치된다.
상기 메모리 게이트 패턴(MG)과는 달리, 상기 선택 게이트 패턴(SG)의 제 1 도전 패턴(141)은 상기 개구부들(135O, 135I)에 의해 단절되지 않고, 상기 활성영역들(ACT) 및 상기 소자분리막 패턴(110)의 상부를 가로지른다. 즉, 상기 선택 게이트 패턴(SG)의 제 1 도전 패턴(141)은 상기 소자분리막 패턴(110)과 상기 게이트 층간절연막 패턴(142)을 분리시킨다. 그 결과, 상기 선택 게이트 패턴(SG)의 제 1 도전 패턴(141)은 상기 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 본 발명의 일 실시예에 따르면, 상기 선택 게이트 패턴(SG)의 제 1 및 제 2 도전 패턴들(141, 143)은 상기 보조적 영역(AR)에서 전기적으로 연결될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제 1 및 제 2 도전 패턴들(141, 143)의 전기적 연결을 위해 상기 층간절연막 패턴(142)은 상기 선택 게이트 패턴(SG)에서 식각되거나 제거될 수 있다(도시하지 않음).
이후, 상기 게이트 패턴들을 이온 주입 마스크로 사용하는 이온 주입 공정들을 실시하여, 상기 활성영역(ACT)에 상기 메모리 및 선택 트랜지스터들의 소오스/드레인 전극으로 사용되는 불순물 영역들(220)을 형성한다. 상기 불순물 영역들(220)은 상기 반도체기판(100)과 다른 도전형을 갖도록 형성된다. 상기 불순물 영역(220)을 형성하는 동안, 상기 게이트 패턴들(MG, SG)의 측벽에 스페이서들을 형성하는 단계를 더 실시할 수 있다. 이에 더하여, 상기 활성영역(ACT)에는 상기 헤일로 영역의 형성을 위한 불순물들이 주입될 수 있다. 종래 기술에서 설명한 것처럼, 상기 헤일로 영역은 상기 주변회로 영역에 형성되는 트랜지스터들의 펀치-스루 (punch-through)를 방지하기 위해 형성된다. 종래 기술에 따르면, 상기 불순물 영역(220) 및 상기 헤일로 영역 형성을 위해 주입되는 불순물들은 상기 활성영역(ACT)으로 침투하여 셀의 전기적 특성을 변화시키는 문제를 초래하였다. 하지만, 본 발명에 따르면, 상기 외곽 개구부(135O)와 외곽 활성영역 사이의 간격의 증가에 의해, 이러한 불순물의 침투에 따른 셀의 전기적 특성의 변화는 최소화될 수 있다.
보다 구체적으로, 상기 셀의 전기적 특성의 변화는 1) 패턴 밀도의 차이에 의해 상기 외곽 활성영역의 측벽이 경사지게 형성되는 문제 및 2) 상기 경사진 측벽에 의해 상기 불순물들의 침투 경로의 길이가 짧아지는 문제가 조합된 결과이다. 이런 점에서, 상술한 것처럼, 상기 외곽 개구부(135O)와 상기 외곽 활성영역 사이의 간격을 증가시킬 경우, 상기 불순물들의 침투 경로 길이가 증가하기 때문에, 셀의 전기적 특성의 변화는 최소화될 수 있다. 특히, 상기 외곽 개구부(135O)는 상기 보조적 영역(AR)에 형성된다는 점에서, 이이피롬의 집적도에서의 손실은 없다.
도 6a 내지 도 6c를 참조하면, 상기 불순물 영역(220)이 형성된 결과물 상에, 층간절연막(160)을 형성한다. 상기 층간절연막(160)은 실리콘 산화막 등과 같은 절연성 물질로 형성될 수 있다. 상기 층간절연막(160)을 패터닝하여, 소정영역에서 상기 활성영역의 상부면을 노출시키는 콘택홀들(165)을 형성한다. 상기 콘택홀들(165)은 상기 메모리 게이트 패턴(MG) 및 상기 선택 게이트 패턴(SG)의 상부면을 노출시키도록 형성될 수도 있다. 이후, 상기 콘택홀들(165)을 채우면서, 상기 불순물 영역(220) 또는 상기 게이트 패턴들에 각각 접속하는 콘택 플러그들(170)을 형성한다.
도 7은 본 발명에 따른 이이피롬을 설명하기 위한 평면도로서, 보다 자세하게는 도 6a에 도시된 셀 어레이 영역의 일부분(99)을 도시한다.
도 6a 내지 도 6c 및 도 7을 참조하면, 본 발명에 따른 이이피롬은 반도체기판(100)의 소정영역에 배치되어 활성영역들(ACT)을 한정하는 소자분리막 패턴들(110)을 구비한다. 상기 반도체기판(100)은 셀 어레이 영역(CAR) 및 주변회로 영역을 포함하고, 상기 셀 어레이 영역(CAR)은 복수개의 셀들로 구성되는 블록들(BL) 및 상기 블록들(BL) 사이에 배치되는 보조적 영역(AR)을 포함한다. 상기 셀들은 메모리 트랜지스터가 배치되는 메모리 트랜지스터 영역(MTR) 및 선택 트랜지스터가 배치되는 선택 트랜지스터 영역(STR)을 포함한다.
상기 활성영역들(ACT)은 위치에 따라, 상기 보조적 영역(AR)에 인접하게 배치되는 외곽 활성영역(OACT) 및 상기 블록 내부에 배치되는 내부 활성영역(IACT)으로 구분될 수 있다. 본 발명에 따르면, 상기 내부 활성영역(IACT)의 폭은 상기 메모리 트랜지스터 영역(MTR) 및 상기 선택 트랜지스터 영역(STR)에서 서로 같지만, 상기 외곽 활성영역(OACT)의 폭은 두 영역들(MTR, STR)에서 서로 다를 수 있다. 보다 구체적으로는, 도 7에 도시된 것처럼, 상기 외곽 활성영역(OACT)의 폭은 상기 메모리 트랜지스터 영역(MTR)에서보다 상기 선택 트랜지스터 영역(STR)에서 더 크다. (즉, W1<W2). 이때, 상기 외곽 활성영역(OACT) 및 상기 내부 활성영역(IACT)의 폭들은 상기 메모리 트랜지스터 영역(MTR)에서 동일한 것이 바람직하다. 결과적으로, 상기 선택 트랜지스터 영역(STR)에서, 상기 외곽 활성영역(OACT)의 폭은 상기 내부 활성영역(IACT)의 폭보다 크다.
상기 선택 트랜지스터 영역(STR)에서의 이러한 폭 관련 차이는 상술한 셀들의 전기적 특성의 차이를 줄이는데 기여한다. 보다 구체적으로, 상술한 바에 따르면, 상기 외곽 활성영역(OACT)에 배치되는 선택 트랜지스터는 상기 내부 활성영역(IACT)에 배치되는 선택 트랜지스터에 비해 더 넓은 채널 폭을 갖는다. 본 발명의 일 실시예에 따르면, 이러한 채널 폭의 차이를 조절함으로써, 상기 외곽 활성영역(OACT)과 상기 내부 활성영역(IACT)에 배치되는 셀들의 전기적 특성의 차이는 감소될 수 있다.
상기 활성영역들(ACT) 상에는 상기 소자분리막 패턴들(110)을 가로지르는 게이트 패턴들(MG, SG)이 배치되고, 상기 게이트 패턴들과 상기 활성영역(ACT) 사이에는 게이트 절연막(120)이 배치된다. 상기 게이트 패턴들은 차례로 적층된 제 1 도전 패턴(141), 게이트 층간절연막 패턴(142) 및 제 2 도전 패턴(143)으로 이루어진다. 상기 제 1 도전 패턴(141)은 다결정 실리콘막이고, 상기 게이트 층간절연막 패턴(142)은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 한가지 절연막이고, 상기 제 2 도전 패턴(143)은 다결정 실리콘막, 금속막 및 실리사이드막 중에서 선택된 적어도 한가지 도전막일 수 있다.
상기 게이트 패턴들 사이에는 상기 메모리 트랜지스터 및 선택 트랜지스터의 소오스/드레인 전극으로 사용되는 불순물 영역들(220)이 형성된다. 상기 불순물 영역들(220)은 저농도 불순물 영역 및 고농도 불순물 영역을 포함할 수 있다. 이때, 상기 불순물 영역들(220)은 상기 고농도 불순물 영역이 상기 저농도 불순물 영역에 의해 둘러싸이는 디디디 구조(double diffused drain (DDD) structure)인 것이 바 람직하다.
본 발명에 따르면, 상기 게이트 패턴들은 위치에 따라, 상기 메모리 트랜지스터 영역(MTR)에 배치되는 메모리 게이트 패턴(MG) 및 상기 선택 트랜지스터 영역(STR)에 배치되는 선택 게이트 패턴(ST)으로 구분될 수 있다. 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(141)은 복수개의 부분들로 분리되며, 분리된 각 부분들은 상기 메모리 트랜지스터의 부유 게이트 전극으로 사용된다. 이를 위해, 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(141)은 상기 게이트 층간절연막 패턴(142)에 의해 상기 제 2 도전 패턴(143)을 포함하는 도전성 구조체들로부터 전기적으로 고립될 뿐만 아니라, 상기 소자분리막 패턴(110)의 상부면을 노출시키는 측벽을 형성한다.
본 발명에 따르면, 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(141)의 측벽으로부터 상기 활성영역(ACT)까지의 거리(이하, 중첩 폭)는 상기 외곽 활성영역(OACT)의 양측에서 다르다. 보다 구체적으로는, 상기 보조적 영역(AR)에 인접하는 쪽에서의 중첩 폭(L2)은 도 7에 도시한 것처럼 상기 블록(BL) 내부에서의 중첩 폭(L1)보다 크다. (즉, L2>L1). 이에 비해, 상기 중첩 폭은 상기 내부 활성영역(IACT)의 양측에서 동일하며, 바람직하게는 상기 블록(BL) 내부에서의 상기 외곽 활성영역(OACT)의 중첩 폭(L1)과 동일하다.
이러한 중첩 폭에서의 차이는 상술한 셀들의 전기적 특성에서의 차이를 줄이는데 기여한다. 한편, 상기 부유 게이트 전극들을 분리하는 동안, 상기 소자분리막 패턴(110)에는 상기 활성영역(ACT)의 상부면보다 낮은 바닥면을 갖는 리세스 영역 (199)이 형성될 수 있으며, 이러한 리세스 영역(199)은 불순물 영역들(220)을 형성하는 동안 불순물들이 상기 활성영역(ACT)으로 침투하는 경로가 될 수 있다. 하지만, 본 발명에 따르면, 상술한 외곽 활성영역(OACT) 양측의 중첩 폭들을 다르게 형성함으로써(즉, L1<L2), 이러한 불순물의 침투에 따른 셀의 전기적 특성의 변화를 줄일 수 있다.
이에 더하여, 상술한 본 발명의 실시예에 따르면, 상기 부유 게이트 전극(즉, 상기 메모리 게이트 패턴(MG)의 제 1 도전 패턴(141))은 상기 내부 활성영역(IACT) 상에서보다 상기 외곽 활성영역(OACT) 상에서 더 넓은 폭을 갖는다. 이러한 부유 게이트 전극의 폭 증가는 상기 제 2 도전 패턴(143)과 상기 부유 게이트 전극 사이의 커플링 비율에서의 증가를 수반한다. 본 발명의 일 실험예에 따르면, 상기 중첩 폭들 사이의 차이(즉, L2-L1)가 0.15 마이크로 미터(㎛)일 경우, 상기 부유 게이트 전극과 상기 제 2 도전 패턴(143) 사이의 정전용량은 대략 14% 가량 증가하였다. 이러한 정전용량의 증가는 셀의 동작 전압 마아진을 대략 0.05V 가량 개선시킴으로써, 상술한 셀들의 전기적 특성의 변화는 개선될 수 있었다.
본 발명에 따르면, 상기 게이트 절연막(120)은 얇은 두께의 터널 영역(TR)을 포함한다. 상기 터널 영역(TR)은 상기 메모리 트랜지스터 영역(MTR)에 배치되어, 상기 메모리 게이트 패턴(MG)에 의해 덮혀진다. 상기 게이트 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지로 형성되며, 특히 상기 터널 영역(TR)은 실리콘 질화막을 포함하는 절연막으로 이루어진다.
본 발명에 따르면, 부유 게이트 전극의 분리를 위한 개구부들과 이에 인접하는 활성영역 사이의 거리는 선택된 개구부 아래에 배치되는 소자분리막 패턴의 폭에 따라 달라진다. 예를 들면, 상기 개구부들과 활성영역 사이의 거리는 복수개의 셀들로 구성되는 블록 내부에서보다 상기 블록들 사이의 보조적 영역에서 더 크게 형성된다. 이처럼 개구부와 활성영역 사이 거리를 개구부의 위치에 따라 변경함으로써, 후속 불순물 주입 공정에서 불순물이 외곽 활성영역으로 침투하는 문제를 최소화할 수 있다. 이에 더하여, 상기 개구부와 활성 영역 사이의 거리는 부유 게이트 전극의 폭을 결정하기 때문에, 본 발명에 따른 이이피롬의 셀 커플링 비율은 증가될 수 있다. 이러한 불순물의 침투 방지 및 셀 커플링 비율의 증가는 이이피롬의 쓰기 동작의 마아진을 개선할 뿐만 아니라, 셀들의 전기적 특성의 위치의존적 불균일함을 극복하는데 기여한다.
또한, 본 발명에 따르면, 상기 활성영역의 폭은 메모리 트랜지스터 영역과 선택 트랜지스터 영역에서 서로 다를 수 있다. 예를 들면, 상기 보조적 영역에 인접한 외곽 활성영역의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 크고, 상기 보조적 영역으로부터 이격된 내부 활성영역의 폭은 상기 메모리 트랜지스터 영역과 상기 선택 트랜지스터 영역에서 동일하다. 이러한 활성영역 폭의 위치의존적 변화는 셀들의 전기적 특성의 위치의존적 불균일함을 줄이는데 기여한다.
결과적으로, 본 발명에 따르면, 패턴 밀도의 변화에 따른 위치의존적 특성 변화이 최소화된 이이피롬을 제작할 수 있다.

Claims (21)

  1. 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 활성영역들을 정의하는 소자분리막 패턴을 형성하는 단계;
    상기 활성영역들 상에 터널 영역을 갖는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 결과물 상에, 제 1 도전막을 형성하는 단계; 및
    상기 제 1 도전막을 패터닝하여, 상기 소자분리막 패턴의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함하되,
    상기 개구부와 이에 인접하는 활성영역 사이의 거리는 상기 선택된 개구부 아래의 소자분리막 패턴 폭에 따라 달라지는 것을 특징으로 하는 이이피롬의 제조 방법.
  2. 제 1 항에 있어서,
    상기 활성영역들은 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함하되,
    상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 큰 것을 특징으로 하는 이이피롬의 제조 방법.
  3. 제 2 항에 있어서,
    상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같은 것을 특징으로 하는 이이피롬의 제조 방법.
  4. 제 1 항에 있어서,
    상기 개구부들을 형성한 후,
    상기 개구부들이 형성된 결과물을 덮는 게이트 층간절연막 및 제 2 도전막을 차례로 형성하는 단계; 및
    상기 제 2 도전막, 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝하여, 상기 활성영역을 가로지르는 게이트 패턴들을 형성하는 단계를 더 포함하는 이이피롬의 제조 방법.
  5. 제 4 항에 있어서,
    상기 게이트 패턴들은 상기 메모리 트랜지스터 영역에 배치되는 메모리 게이트 패턴들 및 상기 선택 트랜지스터 영역에 배치되는 선택 게이트 패턴들을 포함하되,
    상기 개구부들은 상기 메모리 트랜지스터 영역의 소자분리막 패턴 상에 형성되고,
    상기 메모리 게이트 패턴들은 상기 개구부들 및 상기 활성영역들을 가로지르는 것을 특징으로 하는 이이피롬의 제조 방법.
  6. 제 5 항에 있어서,
    상기 개구부들은 상기 메모리 게이트 패턴의 양단에 인접한 외곽 개구부들 및 상기 외곽 개구부들 사이에 배치되는 내부 개구부들을 포함하되,
    상기 외곽 개구부와 이에 인접하는 활성영역 사이의 거리는 상기 내부 개구부와 이에 인접하는 활성영역 사이의 거리보다 큰 것을 특징으로 하는 이이피롬의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는
    상기 활성영역 상에 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막을 패터닝하여, 상기 활성영역의 상부면을 노출시키는 터널 영역들을 형성하는 단계; 및
    상기 터널 영역들을 통해 노출된 활성영역 상에 제 2 게이트 절연막을 형성하는 단계를 포함하되,
    상기 터널 영역들은 상기 메모리 트랜지스터 영역에 배치되는 것을 특징으로 하는 이이피롬의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 절연막을 형성하는 단계는 열산화 공정을 통해 실리콘 산화막을 형성하는 단계를 포함하고,
    상기 제 2 게이트 절연막을 형성하는 단계는 산소 및 질소 중의 적어도 한가지 공정 가스를 사용하는 열산화 공정을 이용하여, 상기 터널 영역들을 통해 노출된 활성영역 상에 실리콘 산화막 및 실리콘 산화질화막 중의 적어도 하나를 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  9. 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 활성영역들을 정의하는 소자분리막 패턴을 형성하는 단계;
    상기 활성영역들 상에 터널 영역을 갖는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 결과물 상에, 제 1 도전막을 형성하는 단계; 및
    상기 제 1 도전막을 패터닝하여, 상기 소자분리막 패턴의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함하되,
    상기 활성영역들은 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함하고,
    상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 큰 것을 특징으로 하는 이이피롬의 제조 방법.
  10. 제 9 항에 있어서,
    상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같은 것을 특징으로 하는 이이피롬의 제조 방법.
  11. 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막 패턴;
    상기 활성영역 상에 배치되는 제 1 도전 패턴을 구비하면서, 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에 각각 배치되는 메모리 게이트 패턴 및 선택 게이트 패턴; 및
    상기 메모리 및 선택 게이트 패턴들과 상기 활성영역 사이에 개재된 게이트 절연막을 포함하되,
    상기 메모리 게이트 패턴의 제 1 도전 패턴은 서로 분리되어 상기 활성영역 상에 배치되는 복수개의 부유 게이트 패턴들을 포함하되, 상기 부유 게이트 패턴이 그 양측에 배치된 상기 소자분리막 패턴들과 중첩되는 영역의 폭은 상기 소자분리막 패턴들의 폭에 따라 다른 것을 특징으로 하는 이이피롬.
  12. 제 11 항에 있어서,
    상기 부유 게이트 패턴들은 상기 메모리 게이트 패턴의 양단에 배치되는 외곽 부유 게이트 패턴들 및 상기 외곽 부유 게이트 패턴들 사이에 배치되는 내부 부유 게이트 패턴들을 포함하되,
    상기 외곽 부유 게이트 패턴이 그 양측에 배치된 소자분리막 패턴들과 중첩되는 영역의 폭들은 상기 외곽 부유 게이트 패턴의 양측에서 서로 다른 것을 특징으로 하는 이이피롬.
  13. 제 12 항에 있어서,
    상기 외곽 부유 게이트 패턴은 상기 내부 부유 게이트 패턴에 인접한 소자분리막 패턴과 중첩되는 내부 중첩 영역 및 상기 내부 부유 게이트 패턴으로부터 이격된 소자분리막 패턴과 중첩되는 외곽 중첩 영역을 포함하되,
    상기 외곽 중첩 영역의 폭은 상기 내부 중첩 영역의 폭보다 큰 것을 특징으로 하는 이이피롬.
  14. 제 12 항에 있어서,
    상기 내부 부유 게이트 패턴이 그 양측에 배치된 소자분리막 패턴들과 중첩되는 영역의 폭들은 상기 내부 부유 게이트 패턴의 양측에서 동일한 것을 특징으로 하는 이이피롬.
  15. 제 12 항에 있어서,
    상기 활성영역들은 상기 메모리 게이트 패턴의 양단에 인접한 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함하되,
    상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 큰 것을 특징으로 하는 이이피롬.
  16. 제 15 항에 있어서,
    상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같은 것을 특징으로 하는 이이피롬.
  17. 제 11 항에 있어서,
    상기 메모리 게이트 패턴 및 선택 게이트 패턴은 상기 제 1 도전 패턴 상에 차례로 적층된 게이트 층간절연막 패턴 및 제 2 도전막 패턴들을 구비하되,
    상기 선택 게이트 패턴의 제 1 도전 패턴은 상기 게이트 층간절연막 패턴과 상기 소자분리막을 분리시키는 것을 특징으로 하는 이이피롬.
  18. 제 11 항에 있어서,
    상기 게이트 절연막은 상기 메모리 트랜지스터 영역의 활성 영역에 배치되는 터널 영역을 구비하되, 상기 터널 영역의 게이트 절연막은 그 주변의 게이트 절연막에 비해 얇은 두께를 갖는 것을 특징으로 하는 이이피롬.
  19. 제 18 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 및 실리콘 산화질화막 중의 적어도 하나로 형성되되, 상기 터널 영역의 게이트 절연막은 실리콘 산화질화막을 포함하는 절연막으로 형성되는 것을 특징으로 하는 이이피롬.
  20. 메모리 트랜지스터 영역 및 선택 트랜지스터 영역을 포함하는 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막 패턴;
    상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에 각각 배치되는 메모리 게이트 패턴 및 선택 게이트 패턴; 및
    상기 메모리 및 선택 게이트 패턴들과 상기 활성영역 사이에 개재된 게이트 절연막을 포함하되,
    상기 활성영역들은 상기 메모리 게이트 패턴의 양단에 인접한 외곽 활성영역들 및 상기 외곽 활성영역들 사이에 배치되는 내부 활성영역들을 포함하되, 상기 외곽 활성영역들의 폭은 상기 메모리 트랜지스터 영역에서보다 상기 선택 트랜지스터 영역에서 더 큰 것을 특징으로 하는 이이피롬.
  21. 제 20 항에 있어서,
    상기 내부 활성영역들의 폭은 상기 메모리 트랜지스터 영역 및 상기 선택 트랜지스터 영역에서 같은 것을 특징으로 하는 이이피롬.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725294A (zh) * 2019-03-22 2020-09-29 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100823165B1 (ko) * 2006-11-29 2008-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US7815287B2 (en) * 2008-09-24 2010-10-19 Hewlett-Packard Development Company, L.P. Fluid ejection device and method
US8460947B2 (en) 2008-09-24 2013-06-11 Hewlett-Packard Development Company, L.P. Fluid ejection device and method
JP5502314B2 (ja) * 2008-12-09 2014-05-28 ローム株式会社 Ｅｅｐｒｏｍ
US8026545B2 (en) * 2008-12-01 2011-09-27 Rohm Co., Ltd. Eeprom
DE102012201021A1 (de) * 2012-01-24 2013-07-25 Cargoguard Gmbh Schließvorrichtung zum Verschließen und Sichern einer Aufnahmevorrichtung
JP5998512B2 (ja) * 2012-02-16 2016-09-28 ローム株式会社 半導体装置および半導体装置の製造方法
CN110634879B (zh) * 2019-09-25 2021-12-10 上海华虹宏力半导体制造有限公司 半导体器件的形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677867A (en) * 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
KR960003771B1 (ko) * 1992-08-08 1996-03-22 삼성전자주식회사 반도체 메모리장치
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
IT1313198B1 (it) * 1999-07-22 2002-06-17 St Microelectronics Srl Cella eeprom con ottime prestazioni di corrente.
US6531357B2 (en) * 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
KR100389918B1 (ko) * 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
KR100456541B1 (ko) * 2002-01-04 2004-11-09 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725294A (zh) * 2019-03-22 2020-09-29 三星电子株式会社 半导体器件及其制造方法

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