JP2007165882A - Eeprom及びその製造方法 - Google Patents
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Abstract
【課題】EEPROM及びその製造方法を提供する。
【解決手段】メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成し、活性領域上にトンネル領域を有するゲート絶縁膜を形成し、ゲート絶縁膜が形成された結果物上に第1導電膜を形成した後、第1導電膜をパターニングして素子分離膜パターンの上部面を露出させる開口部を形成する段階を含む。この時、開口部とこれに隣接する活性領域との間の距離を選択された開口部の下の素子分離膜パターンの幅によって変えるように形成する。
【選択図】図7
【解決手段】メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成し、活性領域上にトンネル領域を有するゲート絶縁膜を形成し、ゲート絶縁膜が形成された結果物上に第1導電膜を形成した後、第1導電膜をパターニングして素子分離膜パターンの上部面を露出させる開口部を形成する段階を含む。この時、開口部とこれに隣接する活性領域との間の距離を選択された開口部の下の素子分離膜パターンの幅によって変えるように形成する。
【選択図】図7
Description
本発明は半導体装置及びその製造方法に係り、より具体的には一定の電気的特性を有するセルを具備するEEPROM及びその製造方法に関する。
EEPROM(Electrically Erasable And Programmable Read Only Memory)は電源供給に関係なしに貯蔵された情報を維持することができる不揮発性メモリ装置の一種類として、ロム(ROM; Read Only Memory)と異なり、貯蔵された情報を電気的に高速、かつ容易に変更することができる。EEPROMは大きく、フラッシュメモリ装置とFLOTOX(Floating gate Tunnel Oxide)型のメモリ装置とに区分することができる。FLOTOX型のEEPROMの単位メモリセルは、情報貯蔵のためのメモリトランジスタ及びメモリトランジスタへの電気的アクセス(electric access)を制御する選択トランジスタを具備する。
一方、FLOTOX型のEEPROMの集積度が増加するに伴なって、従来発見されなかった技術的問題がこれを製造する過程において新たに発見されている。例えば、パターン密度の差による物理的/光学的/化学的効果の差は(従来には現われなかった)メモリセルの電気的特性の不均一をもたらす原因になっている。次に、図面を参照して、このようなパターン密度の差による技術的問題に対してさらに説明する。
図1Aは従来技術によるFLOTOX型のEEPROMのセルアレイの一部を示す平面図であり、図1Bないし図1Dはそれぞれ図1AのI‐I'、II‐II'及びIII‐III'に沿って切断した断面を示す工程断面図である。
図1Aないし図1Dを参照すれば、半導体基板10の所定領域に活性領域ACTを定義する素子分離膜パターン20が配置される。半導体基板10はセルアレイ領域(cell array region; CAR)及び周辺回路領域(peripheral region)を含み、セルアレイ領域CARはメモリトランジスタが配置されるメモリトランジスタ領域(memory transistor region; MTR)及び選択トランジスタが配置される選択トランジスタ領域(selection transistor region; STR)を含む。
活性領域ACTの上部には素子分離膜パターン20を横切るゲートパターンが配置される。ゲートパターンは順に積層された第1導電パターン51、ゲート層間絶縁膜パターン52及び第2導電パターン53で構成され、メモリトランジスタ領域MTRに配置されるメモリゲートパターンMG及び選択トランジスタ領域STRに配置される選択ゲートパターンSGを含む。
メモリゲートパターンMGの第1導電パターン51は情報貯蔵のための浮遊ゲートパターンとして用いるため、周辺の導電パターンから電気的に孤立する。このような電気的孤立のために、メモリゲートパターンMGの第1導電パターン51は図1Aに示したように、素子分離膜パターン20の上部面を露出させる開口部40によって互いに空間的に分離される。結果的に、メモリゲートパターンMGは複数個の孤立した第1導電パターン51を含み、ゲート層間絶縁膜パターン52はこのような孤立した第1導電パターン51を覆う。これに対して、選択ゲートパターンSGの第1導電パターン51は断絶される領域なしに素子分離膜パターン20の上部を横切る。
ゲートパターンの下にはゲート絶縁膜30が配置される。この時、メモリゲートパターンMGの下のゲート絶縁膜30は周辺より薄い厚さを有するトンネル領域TRを含む。書き込みの間、トンネル領域TRでは浮遊ゲートパターンに電荷が注入されるトンネリング現像が発生する。浮遊ゲートパターンに注入された電荷の量はメモリトランジスタのチャンネル電位に影響を及ぼすため、メモリトランジスタに貯蔵された情報を決定する。
トンネル領域TRの下にはトンネル不純物領域60Tが形成され、ゲートパターンの両側の活性領域ACTにはメモリ及び選択トランジスタのソース/ドレイン電極として用いられる不純物領域60SDが形成される。一方、従来技術によると、不純物領域60SDの一方側には不純物領域60SDとは異なる導電型を有するハロ領域(halo region)を形成することができる。ハロ領域(図示さない)は周辺回路領域に形成されるトランジスタのパンチスルー(punch‐through)を防止するために形成されるが、セルアレイ領域CARに形成することもできる。不純物領域60SD及びハロ領域はゲートパターンをイオンマスクとして用いるイオン注入工程90によって形成される。
一方、素子分離膜パターン20を形成する段階は半導体基板10を異方性エッチングしてトレンチ15を形成した後、トレンチ15を満たす絶縁膜を形成する段階を含む。この時、トレンチ15はパターン密度の差による物理的/化学的影響の差(すなわち、ローディング効果(loading effect))によって、その側壁の傾斜が変わる可能性がある。例えば、トレンチ側壁の傾斜角は素子分離膜パターン20の幅が狭い領域(以下、内部領域(inner region、 IR))でよりその幅が広い領域(以下、外郭領域(outer region、 OR))でより大きくなり得る(即ち、θ1>θ2)。外郭領域ORにおいてのトレンチ15のこのような側壁傾斜角の増加は不純物領域60SD及びハロ領域の形成のためのイオン注入工程において注入される不純物が活性領域に浸透する経路の長さを減らすため、セルの電気的特性を変化させるという問題を発生させる。
特に、従来技術によると、第1導電パターン51を形成する段階は活性領域ACTを覆う第1導電膜を形成した後、これをパターニングして素子分離膜パターン20の上部面を露出させる開口部40の形成段階及び開口部40が形成された第1導電膜を再度パターニングするゲートパターニング段階を含む。しかし、ゲートパターニング段階は開口部40によって露出した素子分離膜パターン20をエッチングするため、図1Dに示したように、溝領域25が形成され得る。溝領域25は不純物の浸透経路の長さd1、d2をさらに減らすため、不純物の浸透によるセルの電気的特性の変化はより大きくなる。
図2は不純物の浸透によって誘発されるEEPROMセルの電気的特性の変化を示すグラフである。
図2を参照すると、従来技術の方法で製作されたEEPROMのセルに対して動作電圧を測定した。一つのワードラインに連結された8個のセルの動作電圧Lvccを測定した場合(図面番号D1参照)、その平均値は1.544ボルト(V)であった。これに対して、外郭領域ORに隣接したセル(以下、エッジセル(edge cell))を除外した7個のセルの動作電圧を測定した場合(図面番号D2参照)、その平均値は1.456ボルト(V)であった。結果的に、エッジセルは動作電圧特性が他のセルと明らかな差を有することを分かる。エッジセルと他のセルとの構造的の差を考慮すれば、エッジセルでのこのような電気的特性の変化は(前記のパターン密度の差によるトレンチ側壁の傾斜角の差及び溝領域による不純物の浸透経路の短縮による)不純物浸透の結果ということが分かる。
本発明の技術的課題は、EEPROMのエッジセルが不均一な電気的特性を有する問題を解決することができるEEPROMの製造方法を提供することにある。
本発明の他の技術的課題は、エッジセルが不均一な電気的特性を有する問題を解決することができるEEPROMを提供することにある。
前記技術的の課題を達成するために、本発明は開口部とこれに隣接する活性領域との間の距離を開口部の下の素子分離膜パターンの幅によって変えるように形成するEEPROMの製造方法を提供する。
この方法はメモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成し、前記活性領域上にトンネル領域を有するゲート絶縁膜を形成し、前記ゲート絶縁膜が形成された結果物上に第1導電膜を形成した後、前記第1導電膜をパターニングして前記素子分離膜パターンの上部面を露出させる開口部を形成する段階を含む。この時、前記開口部とこれに隣接する活性領域との間の距離は前記選択された開口部の下の素子分離膜パターン幅によって変わるように形成される。
前記活性領域は外郭活性領域及び前記外郭活性領域との間に配置される内部活性領域を含む。本発明の一実施形態によれば、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きく形成される。これに対して、前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一に形成される。
本発明によれば、前記開口部を形成した後、前記開口部が形成された結果物を覆うゲート層間絶縁膜及び第2導電膜を順に形成し、前記第2導電膜、前記ゲート層間絶縁膜及び前記第1導電膜をパターニングして、前記活性領域を横切るゲートパターンを形成する段階をさらに含むことができる。
前記ゲートパターンは前記メモリトランジスタ領域に配置されるメモリゲートパターン及び前記選択トランジスタ領域に配置される選択ゲートパターンを含む。この時、前記開口部は前記メモリトランジスタ領域の素子分離膜パターン上に形成され、前記メモリゲートパターンは前記開口部及び前記活性領域を横切るように形成される。
前記開口部は前記メモリゲートパターンの両端に隣接する外郭開口部及び前記外郭開口部との間に配置される内部開口部を含む。本発明の一実施形態によれば、前記外郭開口部とこれに隣接する活性領域との間の距離は前記内部開口部とこれに隣接する活性領域との間の距離より大きく形成される。
本発明の実施形態によれば、前記ゲート絶縁膜を形成する段階は前記活性領域上に第1ゲート絶縁膜を形成し、前記第1ゲート絶縁膜をパターニングして前記活性領域の上部面を露出させるトンネル領域を形成した後、前記トンネル領域によって露出した活性領域上に第2ゲート絶縁膜を形成する段階を含む。この時、前記トンネル領域は前記メモリトランジスタ領域に配置される。
一方、前記第1ゲート絶縁膜を形成する段階は熱酸化工程によってシリコン酸化膜を形成する段階を含み、前記第2ゲート絶縁膜を形成する段階は酸素及び窒素の中の少なくとも一つ工程ガスを用いる熱酸化工程を利用して、前記トンネル領域によって露出した活性領域上にシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つを形成する段階を含むことができる。
前記技術的課題を達成するために、本発明は浮遊ゲートパターンとその両側に配置された素子分離膜パターンと重畳される領域の幅は素子分離膜パターンの幅によって変わるEEPROMを提供する。このEEPROMはメモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置されて活性領域を定義する素子分離膜パターン、前記活性領域上に配置される第1導電パターンを具備し、前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターン及び前記メモリ及び選択ゲートパターンと前記活性領域との間に介在するゲート絶縁膜を含む。この時、前記メモリゲートパターンの第1導電パターンは互いに分離されて前記活性領域上に配置される複数個の浮遊ゲートパターンを含み、前記浮遊ゲートパターンとその両側に配置された前記素子分離膜パターンと重畳される領域の幅は前記素子分離膜パターンの幅によって変わるように形成される。
本発明の一実施形態によれば、前記浮遊ゲートパターンは前記メモリゲートパターンの両端に配置される外郭浮遊ゲートパターン及び前記外郭浮遊ゲートパターンとの間に配置される内部浮遊ゲートパターンを含む。この時、前記外郭浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記外郭浮遊ゲートパターンの両側で互いに異なるように形成される。
本発明の一実施形態によれば、前記外郭浮遊ゲートパターンは前記内部浮遊ゲートパターンに隣接する素子分離膜パターンと重畳される内部重畳領域及び前記内部浮遊ゲートパターンから離隔された素子分離膜パターンと重畳される外郭重畳領域を含む。この時、前記外郭重畳領域の幅は前記内部重畳領域の幅より大きい。これに反して、前記内部浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記内部浮遊ゲートパターンの両側において同一である。
前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含む。この時、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きい。これに対して、前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一である。
また、前記メモリゲートパターン及び選択ゲートパターンは前記第1導電パターン上に順に積層されたゲート層間絶縁膜パターン及び第2導電膜パターンを具備する。この時、前記選択ゲートパターンの第1導電パターンは前記ゲート層間絶縁膜パターンと前記素子分離膜とを分離させるように形成される。
本発明の一実施形態によれば、前記ゲート絶縁膜は前記メモリトランジスタ領域の活性領域に配置されるトンネル領域を具備し、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜に比べて薄い厚さで形成される。この時、前記ゲート絶縁膜はシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つで形成される。
本発明によれば、浮遊ゲート電極の分離のための開口部とここに隣隣接する活性領域の間の距離は選択された開口部の下に配置される素子分離膜パターンの幅によって変わる。例えば、前記開口部と活性領域との間の距離は複数個のセルで構成されるブロック内部でより前記ブロック間の補助的領域でさらに大きく形成される。このように開口部と活性領域との間の距離を開口部の位置に応じて変更するによって、後続の不純物注入工程において不純物が外郭活性領域に浸透する問題を最小化することができる。これに加えて、前記開口部と活性領域との間の距離は浮遊ゲート電極の幅を決定するため、本発明によるEEPROMのセルカップリングの割合は増加することができる。このような不純物の浸透防止及びセルカップリングの割合の増加はEEPROMの書き込み動作のマージンを改善するだけでなく、セルの電気的特性の位置依存的の不均一を解決するに寄与する。
また、本発明によれば、前記活性領域の幅はメモリトランジスタ領域と選択トランジスタ領域とで互いに異なる可能性がある。例えば、前記補助的領域に隣接する外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きく、前記補助的領域から離隔された内部活性領域の幅は前記メモリトランジスタ領域と前記選択トランジスタ領域において同一である。このような活性領域幅の位置依存的の変化はセルの電気的特性の位置依存的の不均一を減らすのに寄与する。
結果的に、本発明によれば、パターン密度の変化による位置依存的の特性変化が最小化されたEEPROMを製作することができる。
以上の本発明の目的、他の目的、特徴及び利点は添付の図面と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化することもできる。なお、ここで紹介する実施形態は開示された内容が完全に理解することができるように、そして当業者に本発明の思想が充分に伝達されるようにするために提供されるものである。
本明細書において、ある膜が他の膜または基板上にあると言及される場合には、それは他の膜または基板上に直接形成する場合、またはこれらとの間に第3の膜が介在する場合をも意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態で第1、第2、第3などの用語が多様な領域、膜などを記述するために用いられているが、これら領域、膜はこのような用語によって限定されるものではない。この用語は単に、どの所定領域または膜を他の領域または膜と区別させるために用いられただけである。したがって、ある一実施形態で第1膜質と言及された膜質が他の実施形態では第2膜質と言及される場合もある。ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
図3Aないし図6Aは本発明によるEEPROMの製造方法を説明するための平面図として、セルアレイ領域の一部を示す。図3Bないし図6B及び図3Cないし図6Cはそれぞれ図3Aないし図6AのI‐I'及びII‐II'に沿って切断した断面を示す工程断面図である。
図3Aないし図3Cを参照すると、半導体基板100の所定領域に活性領域ACTを定義する素子分離膜パターン110を形成する。半導体基板100はセルアレイ領域(cell array region; CAR)及び周辺回路領域(peripheral region)を含み、セルアレイ領域CARは情報貯蔵のためのメモリトランジスタが配置されるメモリトランジスタ領域(memory transistor region; MTR)及びメモリトランジスタへの電気的のアクセスを制御する選択トランジスタが配置される選択トランジスタ領域(selection transistor region; STR)を含む。
素子分離膜パターン110は浅いトレンチ素子分離(shallow trench isolation; STI)技術を用いて形成することができる。より具体的には、素子分離膜パターン110を形成する段階は活性領域ACTを限定するトレンチ105を形成した後、トレンチ105を満たす絶縁膜を形成する段階を含む。この時、トレンチ105を形成する段階は活性領域ACTを定義するトレンチマスクパターン(図示さない)を形成した後、これをエッチングマスクとして用いて半導体基板100を異方性エッチングする段階を含む。以後、トレンチマスクパターンの上部面が露出するまで絶縁膜をエッチングして素子分離膜パターン110を完成した後、トレンチマスクパターンを除去して前記活性領域を露出させる。
しかし、従来技術で説明したように、パターン密度の差による物理的/化学的影響の差(すなわち、ローディング効果(loading effect))によって、記トレンチ105の側壁の傾斜が変わり得る。例えば、トレンチ105または素子分離膜パターン110の側壁の傾斜角はトレンチ105の幅が狭い領域でよりその幅が広い領域でさらに大きくなる。本発明によれば、セルアレイ領域CARは複数個のセルで構成され、素子分離膜パターン110によって分離される複数個のブロックBLを含む。この時、ブロックBLとの間には配線連結のための領域(例えば、ゲートコンタクト領域)などのような補助的領域ARが配置されるため、この領域ARにおいて素子分離膜パターン110の幅は各ブロックBL内に形成される素子分離膜パターン110の幅より広い。その結果、補助的領域ARに形成される素子分離膜パターンの側壁傾斜角(θ1)は示したようにブロックBLの内部に形成される素子分離膜パターンの側壁傾斜角(θ2)より大きい(すなわち、θ1>θ2)。
一方、本発明によれば、補助的領域ARに隣接した活性領域(以下、外郭活性領域)の幅はメモリトランジスタ領域MTRでより選択トランジスタ領域STRでさらに大きい。これに対して、補助的領域ARから離隔されてブロックBLの内部に配置される活性領域(以下、内部活性領域)はメモリトランジスタ領域MTR及び選択トランジスタ領域STRにおいて同一の幅を有する。このような活性領域ACTの幅の補助的領域ARからの距離依存性は、以後より詳細に説明するように、セルの電気的特性の均一性を向上させるのに寄与する。
活性領域ACTが形成された結果物上にゲート絶縁膜120を形成する。ゲート絶縁膜120を形成する段階は活性領域ACTの上に第1ゲート絶縁膜を形成し、第1ゲート絶縁膜をパターニングして活性領域の上部面を露出させるトンネル領域(Tunnel region; TR)を形成した後、トンネル領域TRによって露出した活性領域上に第2ゲート絶縁膜を形成する段階を含む。トンネル領域TRはメモリトランジスタ領域MTR内に形成され、その面積はメモリトランジスタ領域MTRと活性領域ACTの重畳領域の面積より小さい。
第1ゲート絶縁膜は活性領域ACTの上部面を熱酸化させる方法によって形成するのが望ましく、その結果、第1ゲート絶縁膜はシリコン酸化膜からなる。第2ゲート絶縁膜はトンネル領域TRによって露出した活性領域ACT上にシリコン酸化膜(silicon oxide)及びシリコン窒化膜(silicon oxynitride)を順に形成する段階を含むことができる。第2ゲート絶縁膜のためのシリコン酸化膜は熱酸化工程(thermal oxidation)を利用して形成することができ、第2ゲート絶縁膜のためのシリコン酸化窒化膜は酸素及び窒素を含む工程ガスを使用する熱酸化工程を利用して形成することができる。一方、第2ゲート絶縁膜が熱酸化工程を通じて形成されるという点で、第2ゲート絶縁膜がトンネル領域TRの周辺に残存する第1ゲート絶縁膜の上部にも形成することができるのは自明である。
一方、前記のゲート絶縁膜120の形成方法によれば、ゲート絶縁膜120の厚さは前述したようにトンネル領域TRの周辺でよりトンネル領域TRでさらに薄い。EEPROMの書き込み動作のための電圧条件においてトンネリング現像が有効に発生することができるように、トンネル領域TRにおいてのゲート絶縁膜120は約10ないし100オングストローム(Å)の薄い厚さで形成される。
これに加えて、第2ゲート絶縁膜を形成する前に、トンネル不純物領域210を形成するための所定のイオン注入工程を実施することができる。トンネル不純物領域210はトンネル領域TRの下の活性領域ACTの内に形成され、このような局所的形成のためにイオン注入工程は所定のイオン注入マスクを用いることができる。イオン注入マスクはトンネル領域TRを定義するのに利用されるエッチングマスクとは同一であり得るが、二つの工程は互いに異なるマスクを用いることが望ましい。また、トンネル不純物領域210は半導体基板100とは異なる導電型を有するように形成される。
図4Aないし図4Cを参照すると、ゲート絶縁膜120が形成された結果物上に第1導電膜130を形成する。第1導電膜130は蒸着工程によって形成される多結晶シリコン膜であることが望ましい。第1導電膜130は後続工程によってメモリトランジスタの浮遊ゲート電極及び選択トランジスタのゲート電極として用いられる。周知のように、浮遊ゲート電極は電気的に孤立した導電パターンであり、電源供給の有無と関係なしにトンネル領域TRによって注入された電荷を貯蔵する。
次に、第1導電膜130をパターニングしてメモリトランジスタ領域MTRで素子分離膜パターン110の上部面を露出させる開口部135O、135Iを形成する。開口部135O、135Iは浮遊ゲート電極の電気的孤立のために形成される。より具体的に説明すれば、浮遊ゲート電極のこのような電気的孤立のために、開口部135O、135Iが形成された第1導電膜130は後続ゲートパターニング段階で素子分離膜パターン110を横切る方向にパターニングされる。
この時、開口部135O、135Iは、位置によって、補助的領域ARの素子分離膜パターン110上に配置される外郭開口部135O及びブロック内部の素子分離膜パターン110上に配置される内部開口部135Iと区分することができる。本発明によれば、外郭開口部135Oとこれに隣接する活性領域ACT(すなわち、外郭活性領域)との間の距離L1は内部開口部135Iとここに隣接する活性領域ACT(すなわち、内部活性領域)との間の距離L2より大きい。
このような外郭開口部135Oと外郭活性領域との間の増加した間隔は上述のトレンチ105の側壁傾斜と係わるセルの電気的特性の不均一を改善するのに寄与する。このような効果に対しては、以下で図5Aないし図5Cを参照してより詳細に説明する。
図5Aないし図5Cを参照すると、開口部135O、135Iが形成された結果物上に、ゲート層間絶縁膜及び第2導電膜を順に形成する。ゲート層間絶縁膜はシリコン酸化膜及びシリコン窒化膜の中で選択された少なくとも一つで形成することができる。例えば、ゲート層間絶縁膜は順に積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜で形成することができる。第2導電膜は多結晶シリコン膜を含む導電性物質で形成することができる。例えば、第2導電膜は順に積層された多結晶シリコン膜及びタングステンシリサイド膜で形成することができる。
続いて、第2導電膜、ゲート層間絶縁膜及び第1導電膜130を順にパターニングして、順に積層された第1導電パターン141、ゲート層間絶縁膜パターン142及び第2導電パターン143からなるゲートパターンを形成する。この時、ゲートパターンは素子分離膜パターン110を横切るように形成される。
一方、ゲートパターンはメモリトランジスタ領域MTRに配置されるメモリゲートパターンMG及び選択トランジスタ領域STRに配置される選択ゲートパターンSTに分類することができる。メモリゲートパターンMGは開口部135O、135Iを活性領域ACTに垂直方向に横切るように形成される。その結果、メモリゲートパターンMGの第1導電パターン141は、前記のように、電気的に孤立し、情報貯蔵のための浮遊ゲート電極(floating gate electrode)として用いることができる。この時、トンネル領域TRはメモリトランジスタ領域MTRに形成されるため、メモリトランジスタ領域MTRに形成されるメモリゲートパターンMGはトンネル領域TRの上部に配置される。
メモリゲートパターンMGに反して、選択ゲートパターンSGの第1導電パターン141は開口部135O、135Iによって断絶されず、活性領域ACT及び素子分離膜パターン110の上部を横切る。すなわち、選択ゲートパターンSGの第1導電パターン141は素子分離膜パターン110とゲート層間絶縁膜パターン142とを分離させる。その結果、選択ゲートパターンSGの第1導電パターン141は選択トランジスタのゲート電極として用いることができる。本発明の一実施形態によれば、選択ゲートパターンSGの第1及び第2導電パターン141、143は補助的領域ARで電気的に連結することができる。本発明の他の実施形態によれば、第1及び第2導電パターン141、143の電気的連結のために層間絶縁膜パターン142は選択ゲートパターンSGでエッチングまたは除去することができる(図示しない)。
以後、ゲートパターンをイオン注入マスクとして用いるイオン注入工程を実施して、活性領域ACTにメモリ及び選択トランジスタのソース/ドレイン電極として用いる不純物領域220を形成する。不純物領域220は半導体基板100と異なる導電型を有するように形成される。不純物領域220を形成する間、ゲートパターンMG、SGの側壁にスペーサを形成する段階をさらに実施することができる。これに加えて、活性領域ACTにはハロ領域の形成のための不純物を注入することができる。従来技術において説明したように、ハロ領域は周辺回路領域に形成されるトランジスタのパンチ-スルー(punch‐through)を防止するために形成される。従来技術によれば、不純物領域220及びハロ領域の形成のために注入される不純物は活性領域ACTに浸透してセルの電気的特性を変化させる問題を発生させた。しかし、本発明によれば、外郭開口部135Oと外郭活性領域との間の間隔の増加によって、このような不純物の浸透によるセルの電気的特性の変化は最小化することができる。
より具体的に、セルの電気的特性の変化は1)パターン密度の差によって外郭活性領域の側壁が傾くように形成される問題及び2)傾いた側壁によって不純物の浸透経路の長さが短くなる問題が組み合わされた結果である。このような点において、前記のように、外郭開口部135Oと外郭活性領域との間の間隔を増加させる場合、不純物の浸透経路の長さが増加するため、セルの電気的特性の変化は最小化することができる。特に、外郭開口部135Oは補助的領域ARに形成されるという点で、EEPROMの集積度での損失はない。
図6Aないし図6Cを参照すると、不純物領域220が形成された結果物上に、層間絶縁膜160を形成する。層間絶縁膜160はシリコン酸化膜などのような絶縁性物質で形成することができる。層間絶縁膜160をパターニングして、所定領域で活性領域の上部面を露出させるコンタクトホール165を形成する。コンタクトホール165はメモリゲートパターンMG及び選択ゲートパターンSGの上部面を露出させるように形成することもできる。以後、コンタクトホール165を満たし、不純物領域220またはゲートパターンにそれぞれ接続するコンタクトプラグ170を形成する。
図7は本発明によるEEPROMを説明するための平面図であり、より詳細には図6Aに示したセルアレイ領域の一部分99を示す。
図6Aないし図6C及び図7を参照すると、本発明によるEEPROMは半導体基板100の所定領域に配置されて活性領域ACTを限定する素子分離膜パターン110を具備する。半導体基板100はセルアレイ領域CAR及び周辺回路領域を含み、セルアレイ領域CARは複数個のセルで構成されるブロックBL及びブロックBLの間に配置される補助的領域ARを含む。セルはメモリトランジスタが配置されるメモリトランジスタ領域MTR及び選択トランジスタが配置される選択トランジスタ領域STRを含む。
活性領域ACTは位置によって、補助的領域ARに隣接するように配置される外郭活性領域OACT及びブロック内部に配置される内部活性領域IACTに区分することができる。本発明によれば、内部活性領域IACTの幅はメモリトランジスタ領域MTR及び選択トランジスタ領域STRにおいて互いに同一であるが、外郭活性領域OACTの幅は二つの領域MTR、STRにおいて互いに異なりうる。より具体的には、図7に示したように、外郭活性領域OACTの幅はメモリトランジスタ領域MTRでより選択トランジスタ領域STRでさらに大きい。(すなわち、W1<W2)。この時、外郭活性領域OACT及び内部活性領域IACTの幅はメモリトランジスタ領域MTRにおいて同一であるのが望ましい。結果的に、選択トランジスタ領域STRにおいて、外郭活性領域OACTの幅は内部活性領域IACTの幅より大きい。
選択トランジスタ領域STRでのこのような幅に関する差はセルの電気的特性の差を減らすのに寄与する。より具体的には、前記によれば、外郭活性領域OACTに配置される選択トランジスタは内部活性領域IACTに配置される選択トランジスタに比べてより広いチャンネル幅を有する。本発明の一実施形態によれば、このようなチャンネル幅の差を調節するによって、外郭活性領域OACTと内部活性領域IACTに配置されるセルの電気的特性の差は減少しうる。
活性領域ACT上には素子分離膜パターン110を横切るゲートパターンMG、SGが配置され、ゲートパターンと活性領域ACTとの間にはゲート絶縁膜120が配置される。ゲートパターンは順に積層された第1導電パターン141、ゲート層間絶縁膜パターン142及び第2導電パターン143からなる。第1導電パターン141は多結晶シリコン膜であり、ゲート層間絶縁膜パターン142はシリコン酸化膜及びシリコン窒化膜の中の選択された少なくとも一つ絶縁膜であり、第2導電パターン143は多結晶シリコン膜、金属膜及びシリサイド膜のうちの選択された少なくとも一つ導電膜であり得る。
ゲートパターンの間にはメモリトランジスタ及び選択トランジスタのソース/ドレイン電極として用いられる不純物領域220が形成される。不純物領域220は低濃度の不純物領域及び高濃度の不純物領域を含むことができる。この時、不純物領域220は高濃度の不純物領域が低濃度の不純物領域によって取り囲まれるDDD構造(double diffused drain(DDD)structure)であるのが望ましい。
本発明によれば、ゲートパターンは位置によって、メモリトランジスタ領域MTRに配置されるメモリゲートパターンMG及び選択トランジスタ領域STRに配置される選択ゲートパターンSGに区分することができる。メモリゲートパターンMGの第1導電パターン141は複数個の部分に分離され、分離された各部分はメモリトランジスタの浮遊ゲート電極として用いられる。このために、メモリゲートパターンMGの第1導電パターン141はゲート層間絶縁膜パターン142によって第2導電パターン143を含む導電性構造体から電気的に孤立するだけでなく、素子分離膜パターン110の上部面を露出させる側壁を形成する。
本発明によれば、メモリゲートパターンMGの第1導電パターン141の側壁から活性領域ACTまでの距離(以下、重畳幅)は外郭活性領域OACTの両側で異なる。より具体的には、補助的領域ARに隣接する方での重畳幅L2は図7に示したように、ブロックBL内部においての重畳幅L1より大きい。(すなわち、L2>L1)。これに対して、重畳幅は内部活性領域IACTの両側で同一であり、望ましくはブロックBLの内部での外郭活性領域OACTの重畳幅L1と同一である。
このような重畳幅での差はセルの電気的特性での差を減らすのに寄与する。一方、浮遊ゲート電極を分離する間、素子分離膜パターン110には活性領域ACTの上部面より低い底面を有するリセス領域199を形成することができ、このようなリセス領域199は不純物領域220を形成する間の不純物が活性領域ACTに浸透する経路になることができる。しかし、本発明によれば、前記の外郭活性領域OACTの両側の重畳幅を異なるように形成することによって(すなわち、L1<L2)、このような不純物の浸透によるセルの電気的特性の変化を減らすことができる。
これに加えて、本発明の実施形態によれば、浮遊ゲート電極(すなわち、メモリゲートパターンMGの第1導電パターン141)は内部活性領域IACT上でより外郭活性領域OACT上でさらに広い幅を有する。このような浮遊ゲート電極の幅の増加は第2導電パターン143と浮遊ゲート電極との間のカップリングの割合での増加を伴う。本発明の一実験例によれば、重畳幅の間の差(すなわち、L2‐L1)が0.15マイクロメータ(μm)の場合、浮遊ゲート電極と第2導電パターン143との間の電気容量は約14%程度増加した。このような電気容量の増加はセルの動作電圧マージンを約0.05V程度改善させるため、セルの電気的特性の変化が改善された。
本発明によれば、ゲート絶縁膜120は薄い厚さのトンネル領域TRを含む。トンネル領域TRはメモリトランジスタ領域MTRに配置され、メモリゲートパターンMGによって覆われる。ゲート絶縁膜120はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つで形成され、特に、トンネル領域TRはシリコン窒化膜を含む絶縁膜からなる。
Claims (21)
- メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成する段階と、
前記活性領域上にトンネル領域を有するゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上に、第1導電膜を形成する段階と、
前記第1導電膜をパターニングして、前記素子分離膜パターンの上部面を露出させる開口部を形成する段階とを含み、
前記開口部とこれに隣接する活性領域との間の距離を前記選択された開口部の下の素子分離膜パターンの幅によって変えることを特徴とするEEPROMの製造方法。 - 前記活性領域は外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とする請求項1に記載のEEPROMの製造方法。 - 前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項2に記載のEEPROMの製造方法。
- 前記開口部を形成した後、
前記開口部が形成された結果物を覆うゲート層間絶縁膜及び第2導電膜を順に形成する段階と、
前記第2導電膜、前記ゲート層間絶縁膜及び前記第1導電膜をパターニングして、前記活性領域を横切るゲートパターンを形成する段階とをさらに含むことを特徴とする請求項1に記載のEEPROMの製造方法。 - 前記ゲートパターンは前記メモリトランジスタ領域に配置されるメモリゲートパターン及び前記選択トランジスタ領域に配置される選択ゲートパターンを含み、
前記開口部は前記メモリトランジスタ領域の素子分離膜パターン上に形成され、
前記メモリゲートパターンは前記開口部及び前記活性領域を横切ることを特徴とする請求項4に記載のEEPROMの製造方法。 - 前記開口部は前記メモリゲートパターンの両端に隣接する外郭開口部及び前記外郭開口部の間に配置される内部開口部を含み、
前記外郭開口部とこれに隣接する活性領域との間の距離は前記内部開口部とこれに隣接する活性領域との間の距離より大きいことを特徴とする請求項5に記載のEEPROMの製造方法。 - 前記ゲート絶縁膜を形成する段階は、
前記活性領域上に第1ゲート絶縁膜を形成する段階と、
前記第1ゲート絶縁膜をパターニングして、前記活性領域の上部面を露出させるトンネル領域を形成する段階と、
前記トンネル領域によって露出した活性領域上に第2ゲート絶縁膜を形成する段階とを含み、
前記トンネル領域は前記メモリトランジスタ領域に配置されることを特徴とする請求項1に記載のEEPROMの製造方法。 - 前記第1ゲート絶縁膜を形成する段階は熱酸化工程によってシリコン酸化膜を形成する段階を含み、
前記第2ゲート絶縁膜を形成する段階は酸素及び窒素の中の少なくとも一つ工程ガスを用いる熱酸化工程を利用して、前記トンネル領域によって露出した活性領域上にシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つを形成する段階を含むことを特徴とする請求項7に記載のEEPROMの製造方法。 - メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成する段階と、
前記活性領域上にトンネル領域を有するゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上に、第1導電膜を形成する段階と、
前記第1導電膜をパターニングして、前記素子分離膜パターンの上部面を露出させる開口部を形成する段階とを含み、
前記活性領域は外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とするEEPROMの製造方法。 - 前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項9に記載のEEPROMの製造方法。
- メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置され、活性領域を定義する素子分離膜パターンと、
前記活性領域上に配置される第1導電パターンを具備し、前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターンと、
前記メモリ及び選択ゲートパターンと前記活性領域との間に介在するゲート絶縁膜とを含み、
前記メモリゲートパターンの第1導電パターンは互いに分離されて前記活性領域上に配置される複数個の浮遊ゲートパターンを含み、前記浮遊ゲートパターンがその両側に配置された前記素子分離膜パターンと重畳される領域の幅は前記素子分離膜パターンの幅によって変わることを特徴とするEEPROM。 - 前記浮遊ゲートパターンは前記メモリゲートパターンの両端に配置される外郭浮遊ゲートパターン及び前記外郭浮遊ゲートパターンの間に配置される内部浮遊ゲートパターンを含み、
前記外郭浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記外郭浮遊ゲートパターンの両側において互いに異なることを特徴とする請求項11に記載のEEPROM。 - 前記外郭浮遊ゲートパターンは前記内部浮遊ゲートパターンに隣接する素子分離膜パターンと重畳される内部重畳領域及び前記内部浮遊ゲートパターンから離隔された素子分離膜パターンと重畳される外郭重畳領域を含み、
前記外郭重畳領域の幅は前記内部重畳領域の幅より大きいことを特徴とする請求項12に記載のEEPROM。 - 前記内部浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記内部浮遊ゲートパターンの両側において同一であることを特徴とする請求項12に記載のEEPROM。
- 前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とする請求項12に記載のEEPROM。 - 前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項15に記載のEEPROM。
- 前記メモリゲートパターン及び選択ゲートパターンは前記第1導電パターン上に順に積層されたゲート層間絶縁膜パターン及び第2導電膜パターンを具備し、
前記選択ゲートパターンの第1導電パターンは前記ゲート層間絶縁膜パターンと前記素子分離膜を分離させることを特徴とする請求項11に記載のEEPROM。 - 前記ゲート絶縁膜は前記メモリトランジスタ領域の活性領域に配置されるトンネル領域を具備し、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜に比べて薄い厚さを有することを特徴とする請求項11に記載のEEPROM。
- 前記ゲート絶縁膜はシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つで形成され、前記トンネル領域のゲート絶縁膜はシリコン酸化窒化膜を含む絶縁膜で形成されることを特徴とする請求項18に記載のEEPROM。
- メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置され、活性領域を定義する素子分離膜パターンと、
前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターンと、
前記メモリ及び選択ゲートパターンと前記活性領域の間に介在するゲート絶縁膜とを含み、
前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とするEEPROM。 - 前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項20に記載のEEPROM。
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