JP2010140952A

JP2010140952A - Ｅｅｐｒｏｍ

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Publication number: JP2010140952A
Application number: JP2008313302A
Authority: JP
Inventors: Yuji Sekiguchi; 勇士関口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-12-09
Filing date: 2008-12-09
Publication date: 2010-06-24
Anticipated expiration: 2028-12-09
Also published as: JP5502314B2

Abstract

【課題】データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９が形成されている。第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。
【選択図】図１

Description

本発明は、Ｗ（ダブル）セル方式のＥＥＰＲＯＭ（Electrically Erasable Programmable Read On Memory）に関する。

不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭには、２つのメモリセル（メモリトランジスタ）に同一のデータが保持される、Ｗセル方式を採用したものがある。Ｗセル方式のＥＥＰＲＯＭでは、一方のメモリセルが故障しても、他方のメモリセルにデータを読み書きすることが可能である。
図９は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。図１０は、図９に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。図１１，１２は、図９に示すＥＥＰＲＯＭの回路図である。

ＥＥＰＲＯＭは、Ｐ型のシリコン基板１０１を備えている。シリコン基板１０１上には、ＳｉＯ_２（酸化シリコン）からなる第１絶縁膜１０２が形成されている。また、シリコン基板１０１の表層部には、平面視長方形状のアクティブ領域１０４を除いて、素子分離部１０３が形成されている。図９には、アクティブ領域１０４の輪郭が太線で示されている。素子分離部１０３は、たとえば、その表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体を埋設した構造を有している。

アクティブ領域１０４において、シリコン基板１０１の表層部には、５つのＮ型の不純物領域１０５〜１０９がアクティブ領域１０４の長手方向に間隔を空けて整列して形成されている。アクティブ領域１０４の長手方向の一端側から他端側へと並ぶ不純物領域１０５〜１０９を、それぞれ第１〜第５不純物領域１０５〜１０９とする。
第１絶縁膜１０２上には、第１不純物領域１０５と第２不純物領域１０６との間の領域と対向する位置に、第１セレクトゲート１１０がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。また、第１絶縁膜１０２上には、第２不純物領域１０６と第３不純物領域１０７との間の領域と対向する位置に、第１フローティングゲート１１１が形成されている。第１フローティングゲート１１１上には、ＳｉＯ_２からなる第２絶縁膜１１２が形成されている。第２絶縁膜１１２上には、第１コントロールゲート１１３がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第２不純物領域１０６と第１フローティングゲート１１１とに挟まれた部分の一部の厚さが小さくされることにより、第１トンネルウィンドウ１１４が形成されている。

これにより、図１１，１２に示すように、ＥＥＰＲＯＭは、第１不純物領域１０５、第２不純物領域１０６および第１セレクトゲート１１０を含む第１セレクトトランジスタＳＴｒ１と、第２不純物領域１０６、第３不純物領域１０７、第１フローティングゲート１１１および第１コントロールゲート１１３を含む第１メモリトランジスタＭＴｒ１とを備えている。

また、図９，１０に示すように、第１絶縁膜１０２上には、第３不純物領域１０７と第４不純物領域１０８との間の領域と対向する位置に、第２セレクトゲート１１５がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。さらに、第１絶縁膜１０２上には、第４不純物領域１０８と第５不純物領域１０９との間の領域と対向する位置に、第２フローティングゲート１１６が形成されている。第２フローティングゲート１１６上には、ＳｉＯ_２からなる第３絶縁膜１１７が形成されている。第３絶縁膜１１７上には、第２コントロールゲート１１８がアクティブ領域１０４の長手方向に直交する方向に延びるライン状に形成されている。第１絶縁膜１０２には、第４不純物領域１０８と第２フローティングゲート１１６とに挟まれた部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ１１９が形成されている。

これにより、図１１，１２に示すように、ＥＥＰＲＯＭは、第３不純物領域１０７、第４不純物領域１０８および第２セレクトゲート１１５を含む第２セレクトトランジスタＳＴｒ２と、第４不純物領域１０８、第５不純物領域１０９、第２フローティングゲート１１６および第２コントロールゲート１１８を含む第２メモリトランジスタＭＴｒ２とを備えている。そして、第１メモリトランジスタＭＴｒ１のソース領域である第３不純物領域１０７が第２セレクトトランジスタＳＴｒ２のドレイン領域として共用されることにより、第１メモリトランジスタＭＴｒ１と第２セレクトトランジスタＳＴｒ２とが接続されている。

図１０に示すように、シリコン基板１０１上には、層間絶縁膜１２０が積層されている。この層間絶縁膜１２０により、第１絶縁膜１０２、第１セレクトゲート１１０、第１コントロールゲート１１３、第２セレクトゲート１１５および第２コントロールゲート１１８が一括して被覆されている。層間絶縁膜１２０には、第１不純物領域１０５、第３不純物領域１０７および第５不純物領域１０９と層間絶縁膜１２０上に形成される配線（図示せず）とをそれぞれ接続するためのコンタクトプラグ１２１〜１２３が埋設されている。
特開２００８−１８６９３２号公報

図１１に示すように、第１メモリトランジスタＭＴｒ１へのデータの書き込み時には、第１コントロールゲート１１３、第２セレクトゲート１１５および第２コントロールゲート１１８が接地電位（ＧＮＤ）とされる。また、第１メモリトランジスタＭＴｒ１のソース領域である第３不純物領域１０７および第２メモリトランジスタＭＴｒ２のソース領域である第５不純物領域１０９がオープン状態（ＯＰＥＮ）とされる。そして、第１セレクトトランジスタＳＴｒ１のドレイン領域である第１不純物領域１０５および第１セレクトゲート１１０にプログラム電圧Ｖpp（たとえば、１５〜２０Ｖ）が印加される。これにより、第１セレクトトランジスタＳＴｒ１がオンになり、第１メモリトランジスタＭＴｒ１のドレイン領域である第２不純物領域１０６と第１フローティングゲート１１１との間に高電界が形成される。この高電界が形成されると、第１フローティングゲート１１１から第２不純物領域１０６に電子が引き抜かれ、第１メモリトランジスタＭＴｒ１へのデータの書き込みが達成される。

一方、図１２に示すように、第２メモリトランジスタＭＴｒ２へのデータの書き込み時には、第２コントロールゲート１１８が接地電位（ＧＮＤ）とされる。また、第２メモリトランジスタＭＴｒ２のソース領域である第５不純物領域１０９がオープン状態（ＯＰＥＮ）とされる。そして、第２セレクトトランジスタＳＴｒ２のドレイン領域である第３不純物領域１０７および第２セレクトゲート１１５にプログラム電圧Ｖppが印加される。これにより、第２セレクトトランジスタＳＴｒ２がオンになり、第２メモリトランジスタＭＴｒ２のドレイン領域である第４不純物領域１０８と第２フローティングゲート１１６との間に高電界が形成される。この高電界が形成されると、第２フローティングゲート１１６から第４不純物領域１０８に電子が引き抜かれ、第２メモリトランジスタＭＴｒ２へのデータの書き込みが達成される。

このとき、第１セレクトトランジスタＳＴｒ１のドレイン領域である第１不純物領域１０５がオープン状態とされ、第１セレクトゲート１１０および第１コントロールゲート１１３が接地電位とされる。しかしながら、第１フローティングゲート１１１の状態（電子の蓄積状態）によっては、メモリトランジスタＭＴｒ１のソース領域である第３不純物領域１０７からドレイン領域である第２不純物領域１０６へ電流が漏れ、第２メモリトランジスタＭＴｒ２に対するデータの書き込み効率が低下（第３不純物領域１０７に印加されたプログラム電圧Ｖppが損失）する。

また、従来のＥＥＰＲＯＭでは、２つの第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２に同時にデータを書き込むことができないため、データの書き込みに時間がかかるという問題もある。
そこで、本発明の目的は、データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供することである。

前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層上に形成された第１絶縁膜と、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向する第１セレクトゲートと、前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、前記第１フローティングゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１コントロールゲートと、前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、前記第２フローティングゲート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第２コントロールゲートと、前記半導体層の表層部に前記第４不純物領域と間隔を空けて形成された第２導電型の第５不純物領域と、前記第１絶縁膜上に形成され、前記第４不純物領域と前記第５不純物領域との間の領域に対向する第２セレクトゲートとを含む、ＥＥＰＲＯＭである。

第１不純物領域、第２不純物領域、および第１不純物領域と第２不純物領域との間の領域に第１絶縁膜を挟んで対向する第１セレクトゲートは、第１セレクトトランジスタを構成する。第２不純物領域、第３不純物領域、第２不純物領域と第３不純物領域との間の領域に第１絶縁膜を挟んで対向する第１フローティングゲート、および第１フローティングゲートに第２絶縁膜を挟んで対向する第１コントロールゲートは、第１メモリトランジスタを構成する。第３不純物領域、第４不純物領域、第３不純物領域と第４不純物領域との間の領域に第１絶縁膜を挟んで対向する第２フローティングゲート、および第２フローティングゲートに第３絶縁膜を挟んで対向する第２コントロールゲートは、第２メモリトランジスタを構成する。第４不純物領域、第５不純物領域、および第４不純物領域と第５不純物領域との間の領域に対向する第２セレクトゲートは、第２セレクトトランジスタを構成する。

第１コントロールゲートおよび第２コントロールゲートが接地電位とされた状態で、第１不純物領域、第１セレクトゲート、第２セレクトゲートおよび第５不純物領域にプログラム電圧Ｖppが印加されると、第１セレクトトランジスタおよび第２セレクトトランジスタがオンになり、第２不純物領域と第１フローティングゲートとの間、および第４不純物領域と第２フローティングゲートとの間にそれぞれ高電界が形成される。そして、その高電界により、第１フローティングゲートおよび第２フローティングゲートからそれぞれ第２不純物領域および第４不純物領域にキャリアが引き抜かれ、第１メモリトランジスタおよび第２メモリトランジスタへの同一のデータの書き込みが達成される。

このデータの書き込み時に、電流の漏れを生じる経路がないので、第１不純物領域および第５不純物領域に印加されるプログラム電圧Ｖppは、それぞれ第１フローティングゲートおよび第２フローティングゲートからのキャリアの引き抜きに効率的に寄与する。また、第１メモリトランジスタおよび第２メモリトランジスタに同一のデータを同時に書き込むことができるので、第１メモリトランジスタおよび第２メモリトランジスタに同一のデータが相前後して書き込まれる構成よりも短時間でデータの書き込みを達成することができる。よって、データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる。

ＥＥＰＲＯＭは、請求項２に記載のように、半導体層の表面に選択的に形成され、平面視長方形状のアクティブ領域を取り囲む素子分離部をさらに備えていることが好ましい。すなわち、第１セレクトトランジスタ、第１メモリトランジスタ、第２メモリトランジスタおよび第２メモリトランジスタが形成されるアクティブ領域は、平面視長方形状をなし、素子分離部により周囲から絶縁されていることが好ましい。この場合、第１不純物領域、第２不純物領域、第３不純物領域、第４不純物領域および第５不純物領域は、アクティブ領域において、アクティブ領域の長手方向の一端側から他端側にその順に整列して形成されていることが好ましい。このレイアウトを採用することにより、アクティブ領域のサイズの縮小を図ることができる。

この場合、請求項３に記載のように、第３不純物領域は、アクティブ領域の長手方向の中央部に形成され、第１不純物領域および第５不純物領域は、アクティブ領域の長手方向の中央に対して互いに対称をなす位置に形成され、第２不純物領域および第４不純物領域は、アクティブ領域の長手方向の中央に対して互いに対称をなす位置に形成されていることがより好ましい。このレイアウトの場合、第３不純物領域と第２不純物領域および第４不純物領域との各間のスペース（第１メモリトランジスタおよび第２メモリトランジスタの各チャネル領域）が等しいので、それらのスペースの一方が他方よりも大きくされたレイアウトに比べて、アクティブ領域のサイズを縮小することができる。また、第１不純物領域と第２不純物領域との間のスペース（第１セレクトトランジスタのチャネル領域）および第４不純物領域と第５不純物領域との間のスペース（第２セレクトトランジスタのチャネル領域）が等しいので、それらのスペースの一方が他方よりも大きくされたレイアウトに比べて、アクティブ領域のサイズを縮小することができる。

また、ＥＥＰＲＯＭは、請求項４に記載のように、前記第１不純物領域の表面に接続される第１コンタクトプラグと、前記第５不純物領域の表面に接続される第２コンタクトプラグとをさらに備えていればよく、第３不純物領域の表面に接続されるコンタクトプラグを必要としない。したがって、従来のＥＥＰＲＯＭ（図９参照）と比較して、第３不純物領域のサイズを縮小することができるので、アクティブ領域のサイズを縮小することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。図３は、図１に示すＥＥＰＲＯＭの回路図である。
ＥＥＰＲＯＭ１は、図２に示すように、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板であってもよいし、エピタキシャル成長またはＣＶＤ（Chemical Vapor Deposition）により形成されるＳｉ層などであってもよい。

半導体層２の表面には、平面視長方形状のアクティブ領域３を除いて、素子分離部４が形成されている。図１には、アクティブ領域３の輪郭が太線で示されている。素子分離部４は、たとえば、半導体層２の表面から比較的浅く掘り下がった溝（Shallow Trench）に絶縁体が埋設された構造を有するものであってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体層２の表面に選択的に形成されたシリコン酸化膜であってもよい。なお、図２において、断面を表すハッチングは、素子分離部４にのみに付している。

アクティブ領域３において、半導体層２の表層部には、５つのＮ型の不純物領域５〜９（第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９）がアクティブ領域３の長手方向に間隔を空けて整列して形成されている。より具体的には、第３不純物領域７は、アクティブ領域３の長手方向の中央部に形成され、第１不純物領域５および第５不純物領域９は、アクティブ領域３の長手方向の中央に対して互いに対称をなす位置に形成され、第２不純物領域６および第４不純物領域８は、アクティブ領域３の長手方向の中央に対して互いに対称をなす位置に形成されている。

図２に示すように、半導体層２上には、第１絶縁膜１０が形成されている。第１絶縁膜１０は、たとえば、ＳｉＯ_２からなる。
第１絶縁膜１０上には、図１，２に示すように、第１不純物領域５と第２不純物領域６との間の領域と対向する位置に、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなる第１セレクトゲート１１がアクティブ領域３の長手方向と直交する方向（以下、単に「直交方向」という。）に延びるライン状に形成されている。

また、第１絶縁膜１０上には、第２不純物領域６と第３不純物領域７との間の領域と対向する位置に、ドープトポリシリコンからなる第１フローティングゲート１２がアクティブ領域３を直交方向に跨ぐように形成されている。
第１フローティングゲート１２の一部は、第１絶縁膜１０を挟んで第２不純物領域６に対向している。第１絶縁膜１０には、第２不純物領域６と第１フローティングゲート１２とに挟まれた部分の一部の厚さが小さくされることにより、第１トンネルウィンドウ１３が形成されている。

第１フローティングゲート１２上には、第２絶縁膜１４が形成されている。第２絶縁膜１４は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有している。第２絶縁膜１４は、第１フローティングゲート１２の上面および側面を被覆している。
第２絶縁膜１４上には、ドープトポリシリコンからなる第１コントロールゲート１５が直交方向に延びるライン状に形成されている。第１コントロールゲート１５は、第２絶縁膜１４の上面および側面を被覆している。

第１絶縁膜１０上には、第３不純物領域７と第４不純物領域８との間の領域と対向する位置に、ドープトポリシリコンからなる第２フローティングゲート１６がそれらの領域に跨るように形成されている。
第２フローティングゲート１６の一部は、第１絶縁膜１０を挟んで第４不純物領域８に対向している。第１絶縁膜１０には、第４不純物領域８と第２フローティングゲート１６とに挟まれた部分の一部の厚さが小さくされることにより、第２トンネルウィンドウ１７が形成されている。たとえば、第１絶縁膜１０の厚さが２００〜４００Åであるのに対し、第１トンネルウィンドウ１３および第２トンネルウィンドウ１７は、７０〜１００Åの厚さに形成されている。

第２フローティングゲート１６上には、第３絶縁膜１８が形成されている。第３絶縁膜１８は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ構造を有している。第３絶縁膜１８は、第２フローティングゲート１６の上面および側面を被覆している。
第３絶縁膜１８上には、ドープトポリシリコンからなる第２コントロールゲート１９が直交方向に延びるライン状に形成されている。第２コントロールゲート１９は、第３絶縁膜１８の上面および側面を被覆している。

さらに、第１絶縁膜１０上には、第４不純物領域８と第５不純物領域９との間の領域と対向する位置に、ドープトポリシリコンからなる第２セレクトゲート２０が直交方向に延びるライン状に形成されている。
そして、図２に示すように、半導体層２上には、層間絶縁膜２１が積層されている。層間絶縁膜２１は、たとえば、ＳｉＯ_２からなる。層間絶縁膜２１により、第１絶縁膜１０、第１セレクトゲート１１、第１コントロールゲート１５および第２コントロールゲート１９が一括して被覆されている。

層間絶縁膜２１上には、複数の配線（図示せず）が形成されており、層間絶縁膜２１には、それらの配線と第１不純物領域５および第５不純物領域９とをそれぞれ接続するためのコンタクトプラグ２２，２３が埋設されている。コンタクトプラグ２２，２３は、たとえば、Ｗ（タングステン）からなる。第１不純物領域５の表層部には、コンタクトプラグ２２が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２４が形成されている。また、第５不純物領域９の表層部には、コンタクトプラグ２３が接続される部分に、それ以外の部分よりも高いＮ型不純物濃度を有するコンタクト領域２５が形成されている。

図３に示すように、第１不純物領域５、第２不純物領域６、および第１不純物領域５と第２不純物領域６との間の領域に第１絶縁膜１０を挟んで対向する第１セレクトゲート１１は、第１セレクトトランジスタＳＴｒ１を構成する。第２不純物領域６、第３不純物領域７、第２不純物領域６と第３不純物領域７との間の領域に第１絶縁膜１０を挟んで対向する第１フローティングゲート１２、および第１フローティングゲート１２に第２絶縁膜１４を挟んで対向する第１コントロールゲート１５は、第１メモリトランジスタＭＴｒ１を構成する。第３不純物領域７、第４不純物領域８、第３不純物領域７と第４不純物領域８との間の領域に第１絶縁膜１０を挟んで対向する第２フローティングゲート１６、および第２フローティングゲート１６に第３絶縁膜１８を挟んで対向する第２コントロールゲート１９は、第２メモリトランジスタＭＴｒ２を構成する。第４不純物領域８、第５不純物領域９、および第４不純物領域８と第５不純物領域９との間の領域に対向する第２セレクトゲート２０は、第２セレクトトランジスタＳＴｒ２を構成する。

図４は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタに対するデータの書き込み時の動作を説明するための回路図である。
第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２に対するデータの書き込み時には、第１コントロールゲート１５および第２コントロールゲート１９が接地電位（ＧＮＤ）とされる。そして、第１不純物領域５（コンタクトプラグ２２に接続された配線）、第１セレクトゲート１１、第２セレクトゲート２０および第５不純物領域９（コンタクトプラグ２３に接続された配線）にプログラム電圧Ｖppが印加される。これにより、第１セレクトトランジスタＳＴｒ１および第２セレクトトランジスタＳＴｒ２がオンになり、第２不純物領域６と第１フローティングゲート１２との間、および第４不純物領域８と第２フローティングゲート１６との間にそれぞれ高電界が形成される。この高電界により、第１フローティングゲート１２および第２フローティングゲート１６からそれぞれ第２不純物領域６および第４不純物領域８に電子が引き抜かれ、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２への同一のデータの書き込みが達成される。

このデータの書き込み時に、電流の漏れを生じる経路がないので、第１不純物領域５および第５不純物領域９に印加されるプログラム電圧Ｖppは、それぞれ第１フローティングゲート１２および第２フローティングゲート１６からの電子の引き抜きに効率的に寄与する。また、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２に同一のデータを同時に書き込むことができるので、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２に同一のデータが相前後して書き込まれる構成よりも短時間でデータの書き込みを達成することができる。よって、データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる。

また、ＥＥＰＲＯＭ１では、平面視長方形状のアクティブ領域３において、不純物領域５〜９がアクティブ領域３の長手方向の一端側から他端側にその順に整列して形成されている。このレイアウトにより、不純物領域５〜９が整列せずに形成されるレイアウトと比較して、アクティブ領域３のサイズを縮小することができる。
さらに、第３不純物領域７は、アクティブ領域３の長手方向の中央部に形成され、第１不純物領域５および第５不純物領域９は、アクティブ領域３の長手方向の中央に対して互いに対称をなす位置に形成され、第２不純物領域６および第４不純物領域８は、アクティブ領域３の長手方向の中央に対して互いに対称をなす位置に形成されている。このレイアウトの場合、第３不純物領域７と第２不純物領域６および第４不純物領域８との各間のスペース（第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２の各チャネル領域）が等しいので、それらのスペースの一方が他方よりも大きくされたレイアウトに比べて、アクティブ領域３のサイズを縮小することができる。また、第１不純物領域５と第２不純物領域６との間のスペース（第１セレクトトランジスタＳＴｒ１のチャネル領域）および第４不純物領域８と第５不純物領域９との間のスペース（第２セレクトトランジスタＳＴｒ２のチャネル領域）が等しいので、それらのスペースの一方が他方よりも大きくされたレイアウトに比べて、アクティブ領域３のサイズを縮小することができる。

また、ＥＥＰＲＯＭ１では、第３不純物領域７の表面に接続されるコンタクトプラグを必要としないので、従来のＥＥＰＲＯＭ（図９参照）と比較して、第３不純物領域７のサイズを縮小することができる。したがって、アクティブ領域３のサイズをさらに縮小することができる。
図５は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタに対するデータの消去時の動作を説明するための回路図である。

第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２に対するデータの消去時には、第１不純物領域５（コンタクトプラグ２２に接続された配線）および第５不純物領域９（コンタクトプラグ２３に接続された配線）が接地電位（ＧＮＤ）とされる。そして、第１セレクトゲート１１、第１コントロールゲート１５、第２コントロールゲート１９および第２セレクトゲート２０にプログラム電圧Ｖppが印加される。これにより、第１不純物領域５および第５不純物領域９からそれぞれ第２不純物領域６および第４不純物領域８に電子が流れ込む。その結果、第２不純物領域６と第１フローティングゲート１２との間、および第４不純物領域８と第２フローティングゲート１６との間に高電界が形成され、第２不純物領域６および第４不純物領域８からそれぞれ第１フローティングゲート１２および第２フローティングゲート１６に、電子が第１トンネルウィンドウ１３および第２トンネルウィンドウ１７をＦＮトンネルして注入される。

図６は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタからのデータの読み出し時の動作を説明するための回路図である。
第１フローティングゲート１２および第２フローティングゲート１６に電子が蓄積されている状態と蓄積されていない状態とでは、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２の各閾値電圧（第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２をそれぞれオンさせるのに必要な電圧）が異なる。すなわち、閾値電圧は、第１フローティングゲート１２および第２フローティングゲート１６に電子が蓄積されている状態（消去状態）では、相対的に高い電圧Ｖth(1)をとり、第１フローティングゲート１２および第２フローティングゲート１６に電子が蓄積されていない状態（書き込み状態）では、相対的に低い電圧Ｖth(0)をとる。

第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２からのデータの読み出し時には、第５不純物領域９（コンタクトプラグ２３に接続された配線）が接地電位（ＧＮＤ）とされる。また、第１不純物領域５（コンタクトプラグ２２に接続された配線）、第１セレクトゲート１１および第２セレクトゲート２０に所定電圧Ｖcc（たとえば、２〜５Ｖ）が印加される。そして、第１コントロールゲート１５および第２コントロールゲート１９に電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧Ｖsense（たとえば、１〜２Ｖ）が印加される。センス電圧Ｖsenseの印加により、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２がオフのままであれば、第１不純物領域５に接続された出力配線（ＯＵＴ）に所定電圧Ｖccが出力され、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、第１メモリトランジスタＭＴｒ１および第２メモリトランジスタＭＴｒ２がオンになると、出力配線（ＯＵＴ）に接地電位（ＧＮＤ）が出力され、論理信号「０」を得ることができる。

図７は、図３に示す第１メモリトランジスタのみからのデータの読み出し時の動作を説明するための回路図である。
第１メモリトランジスタＭＴｒ１からのデータの読み出し時には、第５不純物領域９（コンタクトプラグ２３に接続された配線）が接地電位（ＧＮＤ）とされる。また、第１不純物領域５（コンタクトプラグ２２に接続された配線）および第１セレクトゲート１１に所定電圧Ｖccが印加される。さらに、第２コントロールゲート１９および第２セレクトゲート２０にプログラム電圧Ｖppが印加される。このプログラム電圧Ｖppの印加により、第２フローティングゲート１９における電子の蓄積状態にかかわらず、第２メモリトランジスタＭＴｒ２がオンになる。そして、第１コントロールゲート１５および第２コントロールゲート１９にセンス電圧Ｖsenseが印加される。センス電圧Ｖsenseの印加により、第１メモリトランジスタＭＴｒ１がオフのままであれば、第１不純物領域５に接続された出力配線（ＯＵＴ）に所定電圧Ｖccが出力され、論理信号「１」を得ることができる。一方、センス電圧Ｖsenseの印加により、第１メモリトランジスタＭＴｒ１がオンになると、出力配線（ＯＵＴ）に接地電位（ＧＮＤ）が出力され、論理信号「０」を得ることができる。

図８は、図３に示す第１メモリトランジスタのみに対するデータの書き込み時の動作および消去時の動作を説明するための回路図である。
第１メモリトランジスタＭＴｒ１に対するデータの書き込み時には、第５不純物領域９（コンタクトプラグ２３に接続された配線）、第２コントロールゲート１９および第２セレクトゲート２０がオープン状態にされる。また、第１コントロールゲート１５が接地電位（ＧＮＤ）とされる。そして、第１不純物領域５（コンタクトプラグ２２に接続された配線）および第１セレクトゲート１１にプログラム電圧Ｖppが印加される。これにより、第１セレクトトランジスタＳＴｒ１がオンになり、第２不純物領域６と第１フローティングゲート１２との間に高電界が形成される。この高電界により、第１フローティングゲート１２から第２不純物領域６に電子が引き抜かれ、第１メモリトランジスタＭＴｒ１へのデータの書き込みが達成される。

一方、第１メモリトランジスタＭＴｒ１に対するデータの消去時には、第５不純物領域９（コンタクトプラグ２３に接続された配線）、第２コントロールゲート１９および第２セレクトゲート２０がオープン状態にされる。また、第１不純物領域５（コンタクトプラグ２２に接続された配線）が接地電位（ＧＮＤ）とされる。そして、第１セレクトゲート１１および第１コントロールゲート１５にプログラム電圧Ｖppが印加される。これにより、第１不純物領域５から第２不純物領域６に電子が流れ込む。その結果、第２不純物領域６と第１フローティングゲート１２との間に高電界が形成され、第２不純物領域６から第１フローティングゲート１２に、電子が第１トンネルウィンドウ１３をＦＮトンネルして注入される。

以上、本発明の一実施形態を説明したが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、ＥＥＰＲＯＭ１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

図１は、本発明の一実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。図３は、図１に示すＥＥＰＲＯＭの回路図である。図４は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタに対するデータの書き込み時の動作を説明するための回路図である。図５は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタに対するデータの消去時の動作を説明するための回路図である。図６は、図３に示す第１メモリトランジスタおよび第２メモリトランジスタからのデータの読み出し時の動作を説明するための回路図である。図７は、図３に示す第１メモリトランジスタのみからのデータの読み出し時の動作を説明するための回路図である。図８は、図３に示す第１メモリトランジスタのみに対するデータの書き込み時の動作および消去時の動作を説明するための回路図である。図９は、従来のＷセル方式のＥＥＰＲＯＭの模式的な平面図である。図１０は、図９に示すＥＥＰＲＯＭの切断線Ｘ−Ｘにおける模式的な断面図である。図１１は、図９に示すＥＥＰＲＯＭの第１メモリトランジスタに対するデータの書き込み時の動作を説明するための回路図である。図１２は、図９に示すＥＥＰＲＯＭの第２メモリトランジスタに対するデータの書き込み時の動作を説明するための回路図である。

符号の説明

１ＥＥＰＲＯＭ
２半導体層
５第１不純物領域
６第２不純物領域
７第３不純物領域
８第４不純物領域
９第５不純物領域
１０第１絶縁膜
１１第１セレクトゲート
１２第１フローティングゲート
１４第２絶縁膜
１５第１コントロールゲート
１６第２フローティングゲート
１８第３絶縁膜
１９第２コントロールゲート
１９第２フローティングゲート
２０第２セレクトゲート
２２コンタクトプラグ
２３コンタクトプラグ

Claims

第１導電型の半導体層と、
前記半導体層上に形成された第１絶縁膜と、
前記半導体層の表層部に形成された第２導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、
前記第１絶縁膜上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向する第１セレクトゲートと、
前記半導体層の表層部に前記第２不純物領域と間隔を空けて形成された第２導電型の第３不純物領域と、
前記第１絶縁膜上に形成され、前記第２不純物領域と前記第３不純物領域との間の領域に対向する第１フローティングゲートと、
前記第１フローティングゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第１コントロールゲートと、
前記半導体層の表層部に前記第３不純物領域と間隔を空けて形成された第２導電型の第４不純物領域と、
前記第１絶縁膜上に形成され、前記第３不純物領域と前記第４不純物領域との間の領域に対向する第２フローティングゲートと、
前記第２フローティングゲート上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第２コントロールゲートと、
前記半導体層の表層部に前記第４不純物領域と間隔を空けて形成された第２導電型の第５不純物領域と、
前記第１絶縁膜上に形成され、前記第４不純物領域と前記第５不純物領域との間の領域に対向する第２セレクトゲートとを含む、ＥＥＰＲＯＭ。
前記半導体層の表面に選択的に形成され、平面視長方形状のアクティブ領域を取り囲む素子分離部をさらに含み、
前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、前記第４不純物領域および前記第５不純物領域は、前記アクティブ領域において、前記アクティブ領域の長手方向の一端側から他端側にその順に整列して形成されている、請求項１に記載のＥＥＰＲＯＭ。
前記第３不純物領域は、前記アクティブ領域の長手方向の中央部に形成され、
前記第１不純物領域および前記第５不純物領域は、前記アクティブ領域の長手方向の中央に対して互いに対称をなす位置に形成され、
前記第２不純物領域および前記第４不純物領域は、前記アクティブ領域の長手方向の中央に対して互いに対称をなす位置に形成されている、請求項２に記載のＥＥＰＲＯＭ。
前記第１不純物領域の表面に接続される第１コンタクトプラグと、
前記第２不純物領域の表面に接続される第２コンタクトプラグとをさらに含む、請求項１〜３のいずれか一項に記載のＥＥＰＲＯＭ。