JP2008186932A - Ｆｌｏｔｏｘ型ｅｅｐｒｏｍ - Google Patents

Abstract

【課題】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの設計においては、微細化のため、セルのレイアウトを工夫することが必須であるという課題があった。
【解決手段】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭとするため、対をなす２つのフローティングゲート２５ａ，２５ｂと、２つのトンネルウインドウ３０ａ，３０ｂと、２つのソース２６ａ，２６ｂと、共有のコントロールゲート３１と、共有のセレクトゲート３２とを設けるとともに、ドレイン２７も共有とした。
【効果】高信頼性設計、高耐圧設計が実現されたＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭを実現できる。
【選択図】図１

Description

この発明は、ＦＬＯＴＯＸ型ＥＥＰＲＯＭに関し、特に、対をなす２つのセルを有し、１つのデータを２つのセルで記憶するＷセル方式のＥＥＰＲＯＭに関する。

電気的に書き込み・書き換えができるＥＥＰＲＯＭは、ボード上で書き換えができ、ページやバイト単位での書き換えも可能なため、高範囲な応用が可能であるが、そのためには、高信頼設計で、より微細化されたものが要求される。
ＦＬＡＳＨ（フラッシュ）においては、１つのデータに対して、記憶用セルに加え、もう１つベリファイセルを設けて、データの書き・消しが行われたかを容易に確認できるようにした信頼性向上のための構成が提案されている（特許文献２参照）。ＥＥＰＲＯＭにおける高信頼性設計の方法としては、１つのデータを２つのセルで記憶するＷセル方式が考えられる。
特開平８−１８０６９６号公報

Ｗセル方式のＥＥＰＲＯＭを設計する場合に、セルを単純に２つ並べ、その２つのセルにより１つのデータを記憶する構成としたのでは、セル面積を縮小することができず、信頼性は向上するものの、ＥＥＰＲＯＭの微細化を達成することができない。このため、Ｗセル方式のＥＥＰＲＯＭにおいては、セルのレイアウトを工夫することが必須であるという課題がある。

より具体的に、図面を参照して説明する。
図３は、従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭのセル構造を示す図解図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＸ−Ｘに沿う断面図、（Ｃ）は（Ａ）におけるＹ−Ｙに沿う縦断面である。
ＥＥＰＲＯＭは、たとえばｐ型シリコン基板１の表層領域にＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜２により素子間分離された領域に形成されたセルトランジスタ３およびセレクトトランジスタ４を含んでいる。これらトランジスタは、ドレイン５と、ソース６と、ドレイン５およびソース６間に設けられたフローティングゲート７およびコントロールゲート８と、フローティングゲート７とドレイン５との間に設けられたセレクトゲート９とを有している。また、フローティングゲート７とドレイン間の絶縁膜１０の一部は１００〜２００Å程度の薄い膜となっていて、ここにトンネルウインドウ１１が形成されている。トンネルウインドウ１１を介してフローティングゲート７への電子の注入、引き抜きを行うことができる。

つまりＦＬＯＴＯＸ型ＥＥＰＲＯＭは、書き込み動作時に、ＦＮトンネル電流を用いるため、高耐圧設計とする必要がある。そのため、ＬＯＣＯＳ酸化膜２の下にチャネルストッパ１２と呼ばれる不純物濃度の高いｐ＋領域が設けられ、素子分離耐圧が高められている。
ところで、ＥＥＰＲＯＭのセル構造において、チャネルストッパ領域１２とドレイン５（ドレイン接合領域）との間は一定の距離１３を確保しなければならない。この距離１３が確保されなければ、ＥＥＰＲＯＭの耐圧が低下し、データの書き込みに必要な電圧を印加することができなくなって、メモリとしての機能が果たせなくなるからである。よって、チャネルストッパ１２とドレイン５との間の距離１３の確保が、セル面積縮小のネックとなる。

このため、ＥＥＰＲＯＭを高信頼性設計のために、１つのデータを２つのセルで記憶するＷセル方式にしようとした場合、単純に２つのセルを並列配置する構成を採用したのでは、従来のＥＥＰＲＯＭに比べて２倍のセル面積が必要となり、信頼性設計はできても、セル面積（チップ面積）の縮小を図ることはできない。
この発明は、このような背景のもとになされたものであり、高信頼設計のためのＷセル方式を採用するとともに、セル面積が縮小されたＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを主たる目的とする。

この発明は、また、Ｗセル方式のＥＥＰＲＯＭであって、対をなす２つのセルを有し、各セルのソースを個別に設けることにより、互いに独立したセルとして読み出し可能なＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを他の目的とする。
さらにこの発明は、Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの駆動方法および動作確認方法を提供することを他の目的とする。

上記目的を達成するための請求項１記載の発明は、１つのデータを２つのセルで記憶するＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭであって、対をなす２つのフローティングゲート（２５ａ，２５ｂ）と、各フローティングゲートに関連して個別に設けられた２つのトンネルウインドウ（３０ａ，３０ｂ）と、２つのフローティングゲートに共有に設けられた１つのコントロールゲート（３１）と、コントロールゲートと協働して、２つのフローティングゲートを選択するために、２つのフローティングゲートに共有に設けられた１つのセレクトゲート（３２）と、２つのフローティングゲートに共有に設けられた１つのドレイン（２７）と、各フローティングゲートにそれぞれ個別に設けられた２つのソース（２６ａ，２６ｂ）と、を含むことを特徴とするＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。

なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、高耐圧設計が必要なセレクトトランジスタ（２４）側のドレイン（２７）領域が２つのセルで共有されている。これにより、２つのセルに個別にドレインを形成する場合に比べて、ドレイン領域を小さくすることができる。このため、ＬＯＣＯＳ酸化膜（２２）の下に形成されたチャネルストッパ（２８）領域にドレイン（２７）領域が接しないようにセルを構成でき、十分な耐圧を持つドレインを最小面積で形成することができる。

また、２つのセルの他の部分を、必要な耐圧に応じて縮小することにより、セル面積を最適化することができる。
さらに、ソース（２６ａ，２６ｂ）を２つのセルに対してそれぞれ個別に設けることにより、２つのセルを互いに独立したセルとして取り扱え、２つのセルから個別にデータを読み出すことが可能である。このため、出荷前には、２つのセルが正常に動作するか否かを確認することが可能である。

請求項２記載の発明は、前記対をなす２つのフローティングゲート（２５ａ，２５ｂ）は、ドレイン（２７）およびソース（２６ａ，２６ｂ）間の方向に対して交差方向に並ぶように配列されていることを特徴とする、請求項１記載のＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。
この構成では、ドレイン（２７）およびソース（２６ａ，２６ｂ）間の方向に対して、２つのフローティングゲート（２５ａ，２５ｂ）が交差方向に並ぶように配列されているから、共有のドレイン（２７）領域の前記交差方向の寸法を小さくできる。また、フローティングゲート（２５ａ，２５ｂ）やソース（２６ａ，２６ｂ）の耐圧を必要な耐圧に保ちながら、セル面積の縮小が可能である。

請求項３記載の発明は、請求項１または２記載のＥＥＰＲＯＭの駆動方法であって、消去動作は、前記コントロールゲート（３１）およびセレクトゲート（３２）に高電圧を印加し、前記ドレインを低電圧とし、かつ、前記２つのソース（２６ａ，２６ｂ）をオープンにして、前記トンネルウインドウ（３０ａ，３０ｂ）を介して２つのフローティングゲート（２５ａ，２５ｂ）に電子を注入し、書き込み動作は、前記ドレイン（２７）およびセレクトゲート（３２）に高電圧を印加し、前記コントロールゲート（３１）を低電圧とし、かつ、前記２つのソース（２６ａ，２６ｂ）をオープンにして、前記トンネルウインドウ（３０ａ，３０ｂ）を介して２つのフローティングゲート（２５ａ，２５ｂ）から電子を引き抜き、読み出し動作は、前記セレクトゲート（３２）およびドレイン（２７）に動作電圧を印加し、前記コントロールゲート（３１）にセンス電圧を印加し、前記２つのソース（２６ａ，２６ｂ）をアース電位にして電流を検出することを特徴とする、ＥＥＰＲＯＭの駆動方法である。

この構成によれば、対をなす２つのフローティングゲート（２５ａ，２５ｂ）に対し、共有されたコントロールゲート（３１）、セレクトゲート（３２）およびドレイン（２７）ならびに２つのソース（２６ａ，２６ｂ）の電圧を制御し、消去、書き込みおよび読み出し動作を良好に行うことができる。
請求項４記載の発明は、請求項１または２記載のＥＥＰＲＯＭの動作確認方法であって、前記セレクトゲート（３２）およびドレイン（２７）に動作電圧を印加し、前記コントロールゲート（３１）にセンス電圧を印加し、前記２つのソース（２６ａ，２６ｂ）の一方をオープンとし、他方をアース電位とすることにより、アース電位にしたソースに対応するフローティングゲートの動作を確認することを特徴とする、ＥＥＰＲＯＭの動作確認方法である。

この方法により、２つのセルが両方とも正常に機能しているか否かを、容易に確認することができる。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図であり、（Ａ）は図解的な平面図、（Ｂ）は（Ａ）におけるｂ−ｂに沿う切断面断面図、（Ｃ）は（Ａ）におけるｃ−ｃに沿う切断面断面図である。
ｐ型シリコン基板２１の表層領域にＬＯＣＯＳ法によるフィールド酸化膜（ＬＯＣＯＳ酸化膜）２２が形成され、素子間分離が行われたｐ型シリコン基板２１の表層領域にＥＥＰＲＯＭのセル構造が形成されている。セル構造には、セルトランジスタ２３およびセレクトトランジスタ２４が含まれており、セルトランジスタ２３側に含まれる対をなす２つのフローティングゲート２５ａ，２５ｂおよび２つのソース２６ａ，２６ｂに対して、セレクトトランジスタ２４側のドレイン２７が共有にされている。つまり、ドレイン−ソース間の方向に対して略直交方向に２つのフローティングゲート２５ａ，２５ｂが対をなすように配置されている。これにより、ドレイン２７領域を小さくでき、ＬＯＣＯＳ酸化膜２２の下方に形成されたチャネルストッパ２８領域とドレイン２７領域とが所定の距離３０，３１を保てる構造が実現され、高耐圧設計が実現されている。

対をなす２つのフローティングゲート２５ａ，２５ｂには、それぞれ、ドレイン２７との間の絶縁膜２９の一部が薄くされたトンネルウインドウ３０ａ，３０ｂが形成されている。このトンネルウインドウ３０ａ，３０ｂを介してフローティングゲート２５ａ，２５ｂへの電子の注入や引き抜きが行われる。
一対のフローティングゲート２５ａ，２５ｂには共有のコントロールゲート３１が設けられている。また、コントロールゲート３１と協働して、２つのフローティングゲート２５ａ，２５ｂを選択するための、２つのフローティングゲート２５ａ，２５ｂに共有のセレクトゲート３２が設けられている。

一方、各フローティングゲート２５ａ，２５ｂには、それぞれ、個別にソース２６ａ，２６ｂが設けられている。
このような構成であるから、上述したように、ドレイン２７の領域を小さくでき、高耐圧設計を実現できるとともに、その他の部分も、必要な耐圧に応じて縮小することができるので、十分な耐圧を持つＷセル構造のＥＥＰＲＯＭが、最小面積で実現されている。

また、ソース２６ａ，２６ｂは、対をなすフローティングゲート２５ａ，２５ｂに対して個別に設けられているから、２つのフローティングゲート２５ａ，２５ｂを、それぞれ独立したセルとして駆動させ、データの読み出しが可能である。
図２は、図１に示すＷセル構造のＥＥＰＲＯＭの動作を説明するための回路図である。この実施形態に係るＷセル構造のＥＥＰＲＯＭの動作について以下説明する。
＜消去動作＞
図２（Ａ）を参照して、コントロールゲート３１およびセレクトゲート３２に、たとえば１５〜１７Ｖの高電圧を印加するとともに、ドレイン２７を０Ｖとし、ソース２６ａ，２６ｂをオープンとする。これにより、一対のフローティングゲート２５ａ，２５ｂに、それぞれ、電子を注入することができる。
＜書き込み動作＞
図２（Ｂ）を参照して、ドレイン２７およびセレクトゲート３２に、たとえば１５〜１７Ｖの高電圧を印加する。そして、コントロールゲート３１を０Ｖとし、ソース２６ａ，２６ｂはオープンにする。これにより、一対のフローティングゲート２５ａ，２５ｂから、それぞれ、電子を引き抜くことができる。
＜読み出し動作（通常時）＞
ＥＥＰＲＯＭをユーザが使用する場合の通常の読み出し動作は次のようになる。

図２（Ｃ）を参照して、セレクトゲート３２およびドレイン２７に、動作電圧（たとえば電源電圧）Ｖｃｃを印加し、コントロールゲート３１には、センス電圧と呼ばれるたとえば１〜２Ｖ程度の低電圧を印加する。そして、ソース２６ａ，２６ｂをアース電位（ＧＮＤ）にして、ドレイン２７からの電流の流れを検出する。フローティングゲート２５ａ，２５ｂに電子が注入された状態では、セルトランジスタのＶｔｈがセンス電圧より低くなって電流は流れるが、フローティングゲート２５ａ，２５ｂから電流が引き抜かれた状態では、セルトランジスタのＶｔｈがセンス電圧より高く電流は流れない。これにより、セルに記憶されたデータを判別することができる。
＜読み出し動作（テスト時）＞
出荷前に、２つのセルが共に良好に動作しているか否かをテストする場合の読み出し動作は、次の通りである。

図２（Ｄ）を参照して、上述した通常時の読み出し動作と同様に、各ゲートおよびドレインに電圧を印加する。すなわち、セレクトゲート３２およびドレイン２７にＶｃｃを印加し、コントロールゲート３１にセンス電圧を印加する。
ここで、ソース２６ａおよび２６ｂのうちの、いずれか一方をオープンにし、いずれか他方をアース電位（ＧＮＤ）とする。これにより、アース電位（ＧＮＤ）としたソース２６ａまたは２６ｂに対応したフローティングゲート２５ａ，２５ｂのデータを読み出すことができる。

そして、両方のデータが等しいデータであれば、２つのセルは良好に動作しているものと確認することができる。
この実施形態によれば、高信頼設計のＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭであって、セル面積の縮小化を実現でき、高範囲な利用が可能なＥＥＰＲＯＭを提供することができる。

上記実施形態における半導体のｐ型、ｎ型は、逆にしてもよく、その場合、電子の移動も逆になる。また、フィールド酸化膜はＬＯＣＯＳ法ではなく、ＳＴＩ法によって形成してもよい。要は、この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。

この発明の一実施形態に係るＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図である。 この発明の一実施形態に係るＷセル構造のＦＬＯＴＯＸ型ＥＥＰＲＯＭの動作を説明するための回路図である。 従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭのセル構造を示す図解図である。

符号の説明

２１ ｐ型シリコン基板
２２ ＬＯＣＯＳ酸化膜
２３ セルトランジスタ
２４ セレクトトランジスタ
２５ａ，２５ｂ フローティングゲート
２６ａ，２６ｂ ソース
２７ ドレイン（共有ドレイン）
２８ チャネルストッパ
３０ａ，３０ｂ トンネルウインドウ
３１ コントロールゲート（共有コントロールゲート）
３２ セレクトゲート（共有セレクトゲート）

Claims (4)

1. １つのデータを２つのセルで記憶するＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭであって、
   対をなす２つのフローティングゲートと、
   各フローティングゲートに関連して個別に設けられた２つのトンネルウインドウと、
   ２つのフローティングゲートに共有に設けられた１つのコントロールゲートと、
   コントロールゲートと協働して、２つのフローティングゲートを選択するために、２つのフローティングゲートに共有に設けられた１つのセレクトゲートと、
   ２つのフローティングゲートに共有に設けられた１つのドレインと、
   各フローティングゲートにそれぞれ個別に設けられた２つのソースと、
   を含むことを特徴とするＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
2. 前記対をなす２つのフローティングゲートは、ドレインおよびソース間の方向に対して交差方向に並ぶように配列されていることを特徴とする、請求項１記載のＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
3. 請求項１または２記載のＥＥＰＲＯＭの駆動方法であって、
   消去動作は、前記コントロールゲートおよびセレクトゲートに高電圧を印加し、前記ドレインを低電圧とし、かつ、前記２つのソースをオープンにして、前記トンネルウインドウを介して２つのフローティングゲートに電子を注入し、
   書き込み動作は、前記ドレインおよびセレクトゲートに高電圧を印加し、前記コントロールゲートを低電圧とし、かつ、前記２つのソースをオープンにして、前記トンネルウインドウを介して２つのフローティングゲートから電子を引き抜き、
   読み出し動作は、前記セレクトゲートおよびドレインに動作電圧を印加し、前記コントロールゲートにセンス電圧を印加し、前記２つのソースをアース電位にして電流を検出することを特徴とする、ＥＥＰＲＯＭの駆動方法。
4. 請求項１または２記載のＥＥＰＲＯＭの動作確認方法であって、
   前記セレクトゲートおよびドレインに動作電圧を印加し、前記コントロールゲートにセンス電圧を印加し、前記２つのソースの一方をオープンとし、他方をアース電位とすることにより、アース電位にしたソースに対応するフローティングゲートの動作を確認することを特徴とする、ＥＥＰＲＯＭの動作確認方法。

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