JP2001257324A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
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-
- G—PHYSICS
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-
- G—PHYSICS
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- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10B99/00—Subject matter not provided for in other groups of this subclass
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/10—Floating gate memory cells with a single polysilicon layer
Abstract
(57)【要約】
【課題】 単層ポリフラッシュ技術で形成された不揮発
性記憶素子による長期の情報保持性能を向上させる。 【解決手段】 半導体集積回路は、第１ソース電極、第
１ドレイン電極、フローティングゲート電極及びコント
ロールゲート電極を有し、異なる閾値電圧を持つ事が可
能な不揮発性記憶素子（ＰＭ１，ＰＭ２）と、第２ソー
ス電極及び第２ドレイン電極を有し前記フローティング
ゲート電極をゲート電極とし前記不揮発性記憶素子が持
つ閾値電圧に応じて異なる相互コンダクタンスを持つ事
が可能な読み出しトランジスタ素子（Ｄｍ１，ＤＭ２）
とを有する。読み出しトランジスタ素子は、フローティ
ングゲート電極の電子注入状態・電子放出状態、換言す
れば書込み状態・消去状態に応じたスイッチ状態を採
る。読み出し動作では、不揮発性記憶素子の閾値電圧に
応じてチャネル電流を流す必要はない。
性記憶素子による長期の情報保持性能を向上させる。 【解決手段】 半導体集積回路は、第１ソース電極、第
１ドレイン電極、フローティングゲート電極及びコント
ロールゲート電極を有し、異なる閾値電圧を持つ事が可
能な不揮発性記憶素子（ＰＭ１，ＰＭ２）と、第２ソー
ス電極及び第２ドレイン電極を有し前記フローティング
ゲート電極をゲート電極とし前記不揮発性記憶素子が持
つ閾値電圧に応じて異なる相互コンダクタンスを持つ事
が可能な読み出しトランジスタ素子（Ｄｍ１，ＤＭ２）
とを有する。読み出しトランジスタ素子は、フローティ
ングゲート電極の電子注入状態・電子放出状態、換言す
れば書込み状態・消去状態に応じたスイッチ状態を採
る。読み出し動作では、不揮発性記憶素子の閾値電圧に
応じてチャネル電流を流す必要はない。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
書き込み可能な不揮発性記憶素子を有する半導体集積回
路に関し、例えば、既存のＣＭＯＳプロセスへ新たなプ
ロセスを追加することなく搭載できる単層ポリフラッシ
ュ技術を適用して形成した不揮発性記憶素子を欠陥救済
等に適用したマイクロコンピュータやメモリＬＳＩに適
用して有効な技術に関する。
書き込み可能な不揮発性記憶素子を有する半導体集積回
路に関し、例えば、既存のＣＭＯＳプロセスへ新たなプ
ロセスを追加することなく搭載できる単層ポリフラッシ
ュ技術を適用して形成した不揮発性記憶素子を欠陥救済
等に適用したマイクロコンピュータやメモリＬＳＩに適
用して有効な技術に関する。
【０００２】
【従来の技術】単層のポリシリコンゲートで不揮発性メ
モリのメモリセルを構成する単層ポリフラッシュ技術に
ついては、特開平６−３３４１９０号公報、米国特許公
報第５，４４０，１５９号、米国特許公報第５，５０
４，７０６号、特開平４−２１２４７１号公報（対応米
国特許公報第５，４５７，３３５号）、及び、大崎らに
よる”A single Ploy EEPROM Cell Structure for Use
in Standard CMOS Processes", IEEE Journal of solid
state circuits", VOL. 29, NO.3, Ｍarch 1994,pp311
-316に記載がある。例えば特開平６−３３４１９０号公
報に記載された単層ポリフラッシュによる不揮発性メモ
リセルは、半導体基板に第１導電型のＭＯＳトランジス
タが形成されると共に、第２導電型のウェルに絶縁層を
介してプレート電極が形成され、前記ＭＯＳトランジス
タのゲート電極及びプレート電極が共通接続されてフロ
ーティングゲートとして機能され、第２導電型のウェル
がコントロールゲートとして機能されるようになってい
る。
モリのメモリセルを構成する単層ポリフラッシュ技術に
ついては、特開平６−３３４１９０号公報、米国特許公
報第５，４４０，１５９号、米国特許公報第５，５０
４，７０６号、特開平４−２１２４７１号公報（対応米
国特許公報第５，４５７，３３５号）、及び、大崎らに
よる”A single Ploy EEPROM Cell Structure for Use
in Standard CMOS Processes", IEEE Journal of solid
state circuits", VOL. 29, NO.3, Ｍarch 1994,pp311
-316に記載がある。例えば特開平６−３３４１９０号公
報に記載された単層ポリフラッシュによる不揮発性メモ
リセルは、半導体基板に第１導電型のＭＯＳトランジス
タが形成されると共に、第２導電型のウェルに絶縁層を
介してプレート電極が形成され、前記ＭＯＳトランジス
タのゲート電極及びプレート電極が共通接続されてフロ
ーティングゲートとして機能され、第２導電型のウェル
がコントロールゲートとして機能されるようになってい
る。
【０００３】特開平４−２１２４７１号公報には、電気
に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）をリー
ド・オンリ・メオリ（ＲＯＭ）の救済回路として利用す
る技術についても開示している。更に同公報には、この
発明に係る１層ゲート構造の不揮発性記憶素子は、書き
込みをホットキャリアで行い、消去をソース又はドレイ
ンに高電圧を印加してトンネル電流で行う、或いは書き
込みと消去をトンネル電流で行う電気的に書き込みと消
去とが可能な不揮発性記憶素子としても利用できる、と
の記載がある。
に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）をリー
ド・オンリ・メオリ（ＲＯＭ）の救済回路として利用す
る技術についても開示している。更に同公報には、この
発明に係る１層ゲート構造の不揮発性記憶素子は、書き
込みをホットキャリアで行い、消去をソース又はドレイ
ンに高電圧を印加してトンネル電流で行う、或いは書き
込みと消去をトンネル電流で行う電気的に書き込みと消
去とが可能な不揮発性記憶素子としても利用できる、と
の記載がある。
【０００４】一方、誤動作防止の観点より２個の不揮発
性記憶素子を差動的に利用する技術については、特開平
４−１６３７９７、特開平１−２６３９９９、特開平４
−７４３９２、特開平２−１２７４７８、特開平４−１
２９０９１、特開平６−２６８１８０の各号公報、及
び、米国特許公報５，０２９，１３１号がある。差動形
態のメモリセル構造では、相互に一方の不揮発性記憶素
子を書込み状態、他方の不揮発性記憶素子を消去状態と
し、双方の不揮発性記憶素子から並列的に読み出した読
み出し信号を差動増幅するものであり、書込み、消去状
態の何れの不揮発性記憶素子の出力が反転、非反転側何
れの入力になるかに応じて記憶情報の論理値が判定され
る。
性記憶素子を差動的に利用する技術については、特開平
４−１６３７９７、特開平１−２６３９９９、特開平４
−７４３９２、特開平２−１２７４７８、特開平４−１
２９０９１、特開平６−２６８１８０の各号公報、及
び、米国特許公報５，０２９，１３１号がある。差動形
態のメモリセル構造では、相互に一方の不揮発性記憶素
子を書込み状態、他方の不揮発性記憶素子を消去状態と
し、双方の不揮発性記憶素子から並列的に読み出した読
み出し信号を差動増幅するものであり、書込み、消去状
態の何れの不揮発性記憶素子の出力が反転、非反転側何
れの入力になるかに応じて記憶情報の論理値が判定され
る。
【０００５】
【発明が解決しようとする課題】本発明者により差動形
態の不揮発性メモリセル構造を検討した結果、以下の点
が明らかにされた。すなわち、差動形態のメモリセル構
造においても、フローティングゲートに電荷の全く無い
初期の閾値電圧、書き込み・消去状態の閾値電圧、およ
び、読み出し時のワード線電位の状態によって、電荷保
持特性の劣化に起因する読み出し不良の発生率が大きく
影響されるという問題点のあることが本発明者によって
見出された。尚、以下で説明される図４９及び図５０
は、公知とされた技術ではなく、本発明の理解を容易と
するために、本発明者によって作成された図面である。
態の不揮発性メモリセル構造を検討した結果、以下の点
が明らかにされた。すなわち、差動形態のメモリセル構
造においても、フローティングゲートに電荷の全く無い
初期の閾値電圧、書き込み・消去状態の閾値電圧、およ
び、読み出し時のワード線電位の状態によって、電荷保
持特性の劣化に起因する読み出し不良の発生率が大きく
影響されるという問題点のあることが本発明者によって
見出された。尚、以下で説明される図４９及び図５０
は、公知とされた技術ではなく、本発明の理解を容易と
するために、本発明者によって作成された図面である。
【０００６】図４９には初期閾値電圧（Ｖｔｈｉ）を比
較的高く設定した場合におけるメモリセルの閾値電圧分
布が示されている。例えば消去状態のような低閾値電圧
（ＶｔｈＬ）と書き込み状態のような高閾値電圧（Ｖｔ
ｈＨ）との平均値よりも初期閾値電圧（Ｖｔｈｉ）が高
くされている。初期閾値電圧（Ｖｔｈｉ）は熱平衡状態
の閾値電圧である。読み出しワード線電位（Ｖｒｅａ
ｄ）は、低閾値電圧（ＶｔｈＬ）と初期閾値電圧（Ｖｔ
ｈｉ）の中間領域に設定されている。この設定状態にお
いては、高閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔ
ｈｉ）との電圧差は小さい。すなわち、蓄積電荷量が少
なく、ゲート酸化膜に印加される自己電界強度も小さ
い。その結果、フローティングゲートからの電荷漏洩に
よる閾値電圧の低下、即ちデータリテンションは発生し
にくい。一方、読み出し動作時のワード線電圧によっ
て、低閾値電圧（ＶｔｈＬ）のメモリセルのトンネル酸
化膜にはフローティングゲートへ電子が注入される方向
の電界が印加され、ドレイン近傍で弱いホットエレクト
ロンも発生するため、チャージゲインが発生し、閾値電
圧が上昇する。この閾値電圧の不所望な上昇限界は初期
閾値電圧（Ｖｔｈｉ）にまで達するため、読み出しワー
ド線電位（Ｖｒｅａｄ）より閾値電圧が高くなると、デ
ータが反転して読み出し不良となる。したがって、図４
９のような特性では、データリテンションには比較的強
いがチャージゲインには弱いということが本発明者によ
って明らかにされた。
較的高く設定した場合におけるメモリセルの閾値電圧分
布が示されている。例えば消去状態のような低閾値電圧
（ＶｔｈＬ）と書き込み状態のような高閾値電圧（Ｖｔ
ｈＨ）との平均値よりも初期閾値電圧（Ｖｔｈｉ）が高
くされている。初期閾値電圧（Ｖｔｈｉ）は熱平衡状態
の閾値電圧である。読み出しワード線電位（Ｖｒｅａ
ｄ）は、低閾値電圧（ＶｔｈＬ）と初期閾値電圧（Ｖｔ
ｈｉ）の中間領域に設定されている。この設定状態にお
いては、高閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔ
ｈｉ）との電圧差は小さい。すなわち、蓄積電荷量が少
なく、ゲート酸化膜に印加される自己電界強度も小さ
い。その結果、フローティングゲートからの電荷漏洩に
よる閾値電圧の低下、即ちデータリテンションは発生し
にくい。一方、読み出し動作時のワード線電圧によっ
て、低閾値電圧（ＶｔｈＬ）のメモリセルのトンネル酸
化膜にはフローティングゲートへ電子が注入される方向
の電界が印加され、ドレイン近傍で弱いホットエレクト
ロンも発生するため、チャージゲインが発生し、閾値電
圧が上昇する。この閾値電圧の不所望な上昇限界は初期
閾値電圧（Ｖｔｈｉ）にまで達するため、読み出しワー
ド線電位（Ｖｒｅａｄ）より閾値電圧が高くなると、デ
ータが反転して読み出し不良となる。したがって、図４
９のような特性では、データリテンションには比較的強
いがチャージゲインには弱いということが本発明者によ
って明らかにされた。
【０００７】図５０は、上記とは逆に、初期閾値電圧
（Ｖｔｈｉ）を比較的低く設定した場合におけるメモリ
セルの閾値電圧分布が示されている。例えば低閾値電圧
（ＶｔｈＬ）と高閾値電圧（ＶｔｈＨ）の平均値よりも
初期閾値電圧（Ｖｔｈｉ）が低くされている。読み出し
ワード線電位（Ｖｒｅａｄ）は、高閾値電圧（Ｖｔｈ
Ｈ）と初期閾値電圧（Ｖｔｈｉ）の中間領域に設定され
ている。この設定状態においては、低閾値電圧（Ｖｔｈ
Ｌ）と初期閾値電圧（Ｖｔｈｉ）との電圧差が小さく、
読み出し動作時のワード線電圧によるチャージゲインは
起こりにくい。一方、高閾値電圧（ＶｔｈＨ）のメモリ
セルは初期閾値電圧（Ｖｔｈｉ）との電圧差が大きいた
め、蓄積電荷量が多く、ゲート酸化膜に印加される自己
電界強度が高くなる。その結果、フローティングゲート
からの電荷漏洩による閾値電圧の不所望な低下が発生し
易い。この閾値電圧の不所望な低下の限界は初期閾値電
圧（Ｖｔｈｉ）まで達するので、読み出しワード線電位
（Ｖｒｅａｄ）より閾値電圧が低くなると、データが反
転し読み出し不良となる。図５０のような特性は、チャ
ージゲインに強く、低閾値電圧（ＶｔｈＬ）と読み出し
ワード線電位（Ｖｒｅａｄ）との差が大きいため比較的
大きな読み出し電流が得られるが、データリテンション
には弱い、ということが本発明者によって見出された。
（Ｖｔｈｉ）を比較的低く設定した場合におけるメモリ
セルの閾値電圧分布が示されている。例えば低閾値電圧
（ＶｔｈＬ）と高閾値電圧（ＶｔｈＨ）の平均値よりも
初期閾値電圧（Ｖｔｈｉ）が低くされている。読み出し
ワード線電位（Ｖｒｅａｄ）は、高閾値電圧（Ｖｔｈ
Ｈ）と初期閾値電圧（Ｖｔｈｉ）の中間領域に設定され
ている。この設定状態においては、低閾値電圧（Ｖｔｈ
Ｌ）と初期閾値電圧（Ｖｔｈｉ）との電圧差が小さく、
読み出し動作時のワード線電圧によるチャージゲインは
起こりにくい。一方、高閾値電圧（ＶｔｈＨ）のメモリ
セルは初期閾値電圧（Ｖｔｈｉ）との電圧差が大きいた
め、蓄積電荷量が多く、ゲート酸化膜に印加される自己
電界強度が高くなる。その結果、フローティングゲート
からの電荷漏洩による閾値電圧の不所望な低下が発生し
易い。この閾値電圧の不所望な低下の限界は初期閾値電
圧（Ｖｔｈｉ）まで達するので、読み出しワード線電位
（Ｖｒｅａｄ）より閾値電圧が低くなると、データが反
転し読み出し不良となる。図５０のような特性は、チャ
ージゲインに強く、低閾値電圧（ＶｔｈＬ）と読み出し
ワード線電位（Ｖｒｅａｄ）との差が大きいため比較的
大きな読み出し電流が得られるが、データリテンション
には弱い、ということが本発明者によって見出された。
【０００８】このように、不揮発性記憶素子の高閾値電
圧（ＶｔｈＨ）はゲート酸化膜へ印加される自己電界に
よる電荷漏洩（データリテンション）に起因して熱平衡
状態である初期閾値電圧（Ｖｔｈｉ）へ漸近し、また、
低閾値電圧（ＶｔｈＬ）は読み出し時のワード線電圧
（Ｖｒｅａｄ）によるチャージゲイン方向の電界やドレ
イン電流によって熱平衡状態である初期閾値電圧（Ｖｔ
ｈｉ）へ漸近する。上記データリテンション及びチャー
ジゲインの両方の特性劣化により、差動形態のメモリセ
ル構造を採用しても、１０年以上の長期に亘るような連
続読み出しに対して、高い信頼性を維持するのは難しい
ことが本発明者によって認識された。
圧（ＶｔｈＨ）はゲート酸化膜へ印加される自己電界に
よる電荷漏洩（データリテンション）に起因して熱平衡
状態である初期閾値電圧（Ｖｔｈｉ）へ漸近し、また、
低閾値電圧（ＶｔｈＬ）は読み出し時のワード線電圧
（Ｖｒｅａｄ）によるチャージゲイン方向の電界やドレ
イン電流によって熱平衡状態である初期閾値電圧（Ｖｔ
ｈｉ）へ漸近する。上記データリテンション及びチャー
ジゲインの両方の特性劣化により、差動形態のメモリセ
ル構造を採用しても、１０年以上の長期に亘るような連
続読み出しに対して、高い信頼性を維持するのは難しい
ことが本発明者によって認識された。
【０００９】本発明の目的は、不揮発性記憶素子を用い
たメモリセルによる長期の情報保持性能を向上させるこ
とができる半導体集積回路を提供することにある。
たメモリセルによる長期の情報保持性能を向上させるこ
とができる半導体集積回路を提供することにある。
【００１０】本発明の別の目的は、通常のロジック回路
プロセス、あるいは汎用ＤＲＡＭプロセス等に対して、
全く新たなプロセスを追加することなく、読み出し不良
の発生率を著しく低下できる不揮発性メモリを搭載した
半導体集積回路を提供することにある。
プロセス、あるいは汎用ＤＲＡＭプロセス等に対して、
全く新たなプロセスを追加することなく、読み出し不良
の発生率を著しく低下できる不揮発性メモリを搭載した
半導体集積回路を提供することにある。
【００１１】本発明の他の目的は、単層のポリシリコン
ゲートで構成されたフラッシュメモリセルを半導体装置
に形成されたメモリモジュールやメモリ回路の救済回路
として利用する技術を提供することにある。
ゲートで構成されたフラッシュメモリセルを半導体装置
に形成されたメモリモジュールやメモリ回路の救済回路
として利用する技術を提供することにある。
【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１４】本発明は、読み出し動作において不揮発性
記憶素子にチャネル電流を流さなくても済み、また大き
なワード線電圧を印加させなくても済むようにしたメモ
リセル構造を採用して、チャージゲイン等に起因するデ
ータ反転を生じないようにするものである。
記憶素子にチャネル電流を流さなくても済み、また大き
なワード線電圧を印加させなくても済むようにしたメモ
リセル構造を採用して、チャージゲイン等に起因するデ
ータ反転を生じないようにするものである。
【００１５】〔１〕本発明に係る半導体集積回路は、メ
モリセル若しくは情報記憶セルが備える基本的な構成と
して、第１ソース電極、第１ドレイン電極、フローティ
ングゲート電極及びコントロールゲート電極を有し、異
なる閾値電圧を持つ事が可能な不揮発性記憶素子と、第
２ソース電極及び第２ドレイン電極を有し前記フローテ
ィングゲート電極をゲート電極とし前記不揮発性記憶素
子が持つ閾値電圧に応じて異なる相互コンダクタンスを
持つ事が可能な読み出しトランジスタ素子とを有する。
前記読み出しトランジスタ素子の相互コンダクタンスに
応じて発生される信号は伝達手段に伝達される。
モリセル若しくは情報記憶セルが備える基本的な構成と
して、第１ソース電極、第１ドレイン電極、フローティ
ングゲート電極及びコントロールゲート電極を有し、異
なる閾値電圧を持つ事が可能な不揮発性記憶素子と、第
２ソース電極及び第２ドレイン電極を有し前記フローテ
ィングゲート電極をゲート電極とし前記不揮発性記憶素
子が持つ閾値電圧に応じて異なる相互コンダクタンスを
持つ事が可能な読み出しトランジスタ素子とを有する。
前記読み出しトランジスタ素子の相互コンダクタンスに
応じて発生される信号は伝達手段に伝達される。
【００１６】前記読み出しトランジスタ素子に対する機
能上の観点は上記第１の観点に限定されず、第２ソース
電極及び第２ドレイン電極を有し前記フローティングゲ
ート電極をゲート電極とし前記不揮発性記憶素子が持つ
閾値電圧に応じて異なるスイッチ状態を持つ事が可能な
読み出しトランジスタという第２の観点、或いは、第２
ソース電極及び第２ドレイン電極を有し前記フローティ
ングゲート電極をゲート電極とし前記不揮発性記憶素子
が持つ閾値電圧に応じて異なる閾値電圧を持つことが可
能な読み出しトランジスタ素子という第３の観点で把握
することも可能である。
能上の観点は上記第１の観点に限定されず、第２ソース
電極及び第２ドレイン電極を有し前記フローティングゲ
ート電極をゲート電極とし前記不揮発性記憶素子が持つ
閾値電圧に応じて異なるスイッチ状態を持つ事が可能な
読み出しトランジスタという第２の観点、或いは、第２
ソース電極及び第２ドレイン電極を有し前記フローティ
ングゲート電極をゲート電極とし前記不揮発性記憶素子
が持つ閾値電圧に応じて異なる閾値電圧を持つことが可
能な読み出しトランジスタ素子という第３の観点で把握
することも可能である。
【００１７】上記において、例えば、前記不揮発性記憶
素子の一つの閾値電圧を相対的に高い閾値電圧（フロー
ティングゲートに電子が注入された書込み状態の閾値電
圧）、他の閾値電圧を低い閾値電圧（フローティングゲ
ートから電子が放出されら消去状態の閾値電圧）とする
とき、高閾値電圧状態において前記トランジスタ素子は
カットオフ状態、低閾値電圧状態においてトランジスタ
素子はオン状態にされるものとする（トランジスタ素子
の導電型によっては当然逆の場合もある）。不揮発性記
憶素子に対する消去状態は、例えば不揮発性記憶素子の
第１ドレイン電極とコントロールゲート電極を回路の接
地電圧のような０Ｖ、不揮発性記憶素子の第１ソース電
極を６Ｖとし、フローティングゲート電極からトンネル
電流で電子を第１ソース電極に引き抜くことによって達
成できる。前記書込み状態は、例えば不揮発性記憶素子
の第１ドレイン電極とコントロールゲート電極を５Ｖ、
不揮発性記憶素子の第１ソース電極を回路の接地電圧の
ような０Ｖとし、第１ドレイン電極で発生したホットエ
レクトロンをフローティングゲートに注入することによ
って達成することができる。
素子の一つの閾値電圧を相対的に高い閾値電圧（フロー
ティングゲートに電子が注入された書込み状態の閾値電
圧）、他の閾値電圧を低い閾値電圧（フローティングゲ
ートから電子が放出されら消去状態の閾値電圧）とする
とき、高閾値電圧状態において前記トランジスタ素子は
カットオフ状態、低閾値電圧状態においてトランジスタ
素子はオン状態にされるものとする（トランジスタ素子
の導電型によっては当然逆の場合もある）。不揮発性記
憶素子に対する消去状態は、例えば不揮発性記憶素子の
第１ドレイン電極とコントロールゲート電極を回路の接
地電圧のような０Ｖ、不揮発性記憶素子の第１ソース電
極を６Ｖとし、フローティングゲート電極からトンネル
電流で電子を第１ソース電極に引き抜くことによって達
成できる。前記書込み状態は、例えば不揮発性記憶素子
の第１ドレイン電極とコントロールゲート電極を５Ｖ、
不揮発性記憶素子の第１ソース電極を回路の接地電圧の
ような０Ｖとし、第１ドレイン電極で発生したホットエ
レクトロンをフローティングゲートに注入することによ
って達成することができる。
【００１８】不揮発性記憶素子のフローティングゲート
電極は前記読み出しトランジスタ素子のゲート電極にな
るから、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じたスイッチ状態若しくは相
互コンダクタンスを採る。したがって、コントロールゲ
ートに選択レベルを与えなくても、そのスイッチ状態若
しくは相互コンダクタンス状態に応じた電流を前記伝達
手段に流すことができる。この態様に準拠する回路形式
は図１に例示される。この形式では、コントロールゲー
ト電極に選択レベルを与えないため、伝達手段に必要な
信号量を確保するという意味で、前記読み出しトランジ
スタ素子にはディプレッションタイプのＭＩＳトランジ
スタを採用するとよい。
電極は前記読み出しトランジスタ素子のゲート電極にな
るから、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じたスイッチ状態若しくは相
互コンダクタンスを採る。したがって、コントロールゲ
ートに選択レベルを与えなくても、そのスイッチ状態若
しくは相互コンダクタンス状態に応じた電流を前記伝達
手段に流すことができる。この態様に準拠する回路形式
は図１に例示される。この形式では、コントロールゲー
ト電極に選択レベルを与えないため、伝達手段に必要な
信号量を確保するという意味で、前記読み出しトランジ
スタ素子にはディプレッションタイプのＭＩＳトランジ
スタを採用するとよい。
【００１９】一方、前記読み出しトランジスタ素子にエ
ンハンスメントタイプのＭＩＳトランジスタを採用する
場合には、伝達手段に必要な信号量を確保するという意
味で、読み出し動作においてもコントロールゲート電極
に選択レベルを与えることが望ましい。この態様に準拠
する回路形式は図４４のメモリ部に例示される。この形
式では、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じて異なる閾値電圧を持つ事
になるとも理解することができる。
ンハンスメントタイプのＭＩＳトランジスタを採用する
場合には、伝達手段に必要な信号量を確保するという意
味で、読み出し動作においてもコントロールゲート電極
に選択レベルを与えることが望ましい。この態様に準拠
する回路形式は図４４のメモリ部に例示される。この形
式では、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じて異なる閾値電圧を持つ事
になるとも理解することができる。
【００２０】上記より、読み出し動作では、不揮発性記
憶素子の閾値電圧に応じてチャネル電流を流す必要はな
い。したがって、読み出し動作時には不揮発性記憶素子
のソース電極及びドレイン電極を夫々０Ｖのような回路
の接地電位電位にしてよい。したがって、第１ドレイン
電極からフローティングゲートに弱いホットエレクトロ
ン注入は生じない。この時コントロールゲート電極も回
路の接地電位にされている場合にはトンネル電流も生じ
ない。仮に、コントロールゲート電極に選択レベルを印
可しても、第１ドレイン電極とフローティングゲート電
極の間でトンネル電流を生ずる事はない。読み出しトラ
ンジスタ素子の第２ドレイン電極との間で弱いトンネル
等を生ずる虞はあるが、コントロールゲート電極の選択
レベルが低ければ実質的に問題ないと推定できる。或い
は図４４に例示されるように縦積みされたＭＩＳトラン
ジスタを介して読み出しトランジスタ素子にドレイン電
圧が印可される場合にはドレイン電圧それ自体が低くな
って、実質的に問題ないと推定できる。
憶素子の閾値電圧に応じてチャネル電流を流す必要はな
い。したがって、読み出し動作時には不揮発性記憶素子
のソース電極及びドレイン電極を夫々０Ｖのような回路
の接地電位電位にしてよい。したがって、第１ドレイン
電極からフローティングゲートに弱いホットエレクトロ
ン注入は生じない。この時コントロールゲート電極も回
路の接地電位にされている場合にはトンネル電流も生じ
ない。仮に、コントロールゲート電極に選択レベルを印
可しても、第１ドレイン電極とフローティングゲート電
極の間でトンネル電流を生ずる事はない。読み出しトラ
ンジスタ素子の第２ドレイン電極との間で弱いトンネル
等を生ずる虞はあるが、コントロールゲート電極の選択
レベルが低ければ実質的に問題ないと推定できる。或い
は図４４に例示されるように縦積みされたＭＩＳトラン
ジスタを介して読み出しトランジスタ素子にドレイン電
圧が印可される場合にはドレイン電圧それ自体が低くな
って、実質的に問題ないと推定できる。
【００２１】このように、読み出し動作において、チャ
ージゲインによるデータ反転の問題を生ぜず、これによ
って、長期のデータ保持性能を向上させ、読み出し不良
率の低下を実現することが可能になる。
ージゲインによるデータ反転の問題を生ぜず、これによ
って、長期のデータ保持性能を向上させ、読み出し不良
率の低下を実現することが可能になる。
【００２２】〔２〕前記不揮発性記憶素子は、コントロ
ールゲート電極として機能される第１半導体領域の上に
絶縁層を介して容量電極が設けられた容量素子と、第２
半導体領域に形成されたソース電極、ドレイン電極及び
ゲート電極を有するＭＩＳトランジスタとを有し、前記
容量電極が前記ゲート電極に共通接続されてフローティ
ングゲート電極として機能される構成を採用してよい。
ールゲート電極として機能される第１半導体領域の上に
絶縁層を介して容量電極が設けられた容量素子と、第２
半導体領域に形成されたソース電極、ドレイン電極及び
ゲート電極を有するＭＩＳトランジスタとを有し、前記
容量電極が前記ゲート電極に共通接続されてフローティ
ングゲート電極として機能される構成を採用してよい。
【００２３】別の観点よりすれば、前記不揮発性記憶素
子は、半導体基板に形成された第１導電型の第１ウェル
領域と、前記半導体基板に形成された第２導電型の第２
ウェル領域と、前記第１ウェルに形成され第１信号線に
結合されるべき第２導電型のソース電極の領域と、前記
第１ウェルに形成され第２信号線に結合されるべき第２
導電型のドレイン電極の領域と、前記ソース電極の領域
とドレイン電極の領域との間に位置して前記第１ウェル
領域の主面に形成された第１絶縁膜と、前記第２ウェル
領域の主面に形成された第２絶縁膜と、前記第１及び第
２絶縁膜の上に形成されたフローティングゲート電極の
領域と、前記第２ウェル領域に形成され、第３信号線に
結合されるべきコントロールゲート電極の領域と、によ
って構成してよい。
子は、半導体基板に形成された第１導電型の第１ウェル
領域と、前記半導体基板に形成された第２導電型の第２
ウェル領域と、前記第１ウェルに形成され第１信号線に
結合されるべき第２導電型のソース電極の領域と、前記
第１ウェルに形成され第２信号線に結合されるべき第２
導電型のドレイン電極の領域と、前記ソース電極の領域
とドレイン電極の領域との間に位置して前記第１ウェル
領域の主面に形成された第１絶縁膜と、前記第２ウェル
領域の主面に形成された第２絶縁膜と、前記第１及び第
２絶縁膜の上に形成されたフローティングゲート電極の
領域と、前記第２ウェル領域に形成され、第３信号線に
結合されるべきコントロールゲート電極の領域と、によ
って構成してよい。
【００２４】何れにおいても、前記不揮発性記憶素子を
有する半導体集積回路は、ＣＭＯＳプロセス若しくは単
層ポリシリコンゲートプロセスのような、通常のロジッ
ク回路プロセス或いは汎用ＤＲＡＭプロセス等に対し
て、全く新たなプロセスを追加することなく製造可能に
なる。
有する半導体集積回路は、ＣＭＯＳプロセス若しくは単
層ポリシリコンゲートプロセスのような、通常のロジッ
ク回路プロセス或いは汎用ＤＲＡＭプロセス等に対し
て、全く新たなプロセスを追加することなく製造可能に
なる。
【００２５】〔３〕上記不揮発性記憶素子と読み出しト
ランジスタ素子とのペア構造によるチャージゲイン対策
を行った情報記憶セルに対して、更にデータリテンショ
ン対策を行って読み出し不良率を改善するには、以下の
構成を採用するとよい。
ランジスタ素子とのペア構造によるチャージゲイン対策
を行った情報記憶セルに対して、更にデータリテンショ
ン対策を行って読み出し不良率を改善するには、以下の
構成を採用するとよい。
【００２６】第１は、前記不揮発性記憶素子と読み出し
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記伝達手段に直列接続する。この構成において一対の不
揮発性記憶素子は共に書込み状態又は消去状態にプログ
ラムされる。双方の不揮発性記憶素子の書込み状態にお
いて双方の読み出しトランジスタ素子はオフ状態になっ
ている。書込み状態の不揮発性記憶素子から何らかの原
因で保持電荷が漏洩する可能性は確率的に０ではない
が、一方の不揮発性記憶素子から保持電荷が漏洩しても
前記読み出しトランジスタ素子の直列経路はカットオフ
状態のままであり、双方の不揮発性記憶素子から共に保
持電荷が漏洩する確率は極めて低く、これにより、デー
タリテンション対策が改善され、読み出し不良率を更に
低くすることが可能になる。
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記伝達手段に直列接続する。この構成において一対の不
揮発性記憶素子は共に書込み状態又は消去状態にプログ
ラムされる。双方の不揮発性記憶素子の書込み状態にお
いて双方の読み出しトランジスタ素子はオフ状態になっ
ている。書込み状態の不揮発性記憶素子から何らかの原
因で保持電荷が漏洩する可能性は確率的に０ではない
が、一方の不揮発性記憶素子から保持電荷が漏洩しても
前記読み出しトランジスタ素子の直列経路はカットオフ
状態のままであり、双方の不揮発性記憶素子から共に保
持電荷が漏洩する確率は極めて低く、これにより、デー
タリテンション対策が改善され、読み出し不良率を更に
低くすることが可能になる。
【００２７】この構成に準拠した回路形式として、読み
出しトランジスタ素子としてディプレッションタイプの
ＭＩＳトランジスタを縦積みに採用した図１、或いはエ
ンハンスメントタイプのＭＩＳトランジスタを直列配置
した図４４のメモリセル部に例示されるものがある。
出しトランジスタ素子としてディプレッションタイプの
ＭＩＳトランジスタを縦積みに採用した図１、或いはエ
ンハンスメントタイプのＭＩＳトランジスタを直列配置
した図４４のメモリセル部に例示されるものがある。
【００２８】第２は、前記不揮発性記憶素子と読み出し
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記伝達手段に並列接続する。この構成においても上記同
様に、一対の不揮発性記憶素子は共に書込み状態又は消
去状態にプログラムされる。第２の例は、前記読み出し
トランジスタ素子の導電型が上記とは相違する場合を想
定するものであるから、不揮発性記憶素子が書込み状態
にされているとき、双方の読み出しトランジスタ素子は
オン状態になっている。このとき、書込み状態の不揮発
性記憶素子から何らかの原因で保持電荷が漏洩する可能
性は確率的に０ではないが、一方の不揮発性記憶素子か
ら保持電荷が漏洩しても前記読み出しトランジスタ素子
の並列経路はオン状態のままであり、双方の不揮発性記
憶素子から共に保持電荷が漏洩する確率は極めて低く、
これにより、データリテンション対策が改善され、読み
出し不良率を更に低くすることが可能になる。
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記伝達手段に並列接続する。この構成においても上記同
様に、一対の不揮発性記憶素子は共に書込み状態又は消
去状態にプログラムされる。第２の例は、前記読み出し
トランジスタ素子の導電型が上記とは相違する場合を想
定するものであるから、不揮発性記憶素子が書込み状態
にされているとき、双方の読み出しトランジスタ素子は
オン状態になっている。このとき、書込み状態の不揮発
性記憶素子から何らかの原因で保持電荷が漏洩する可能
性は確率的に０ではないが、一方の不揮発性記憶素子か
ら保持電荷が漏洩しても前記読み出しトランジスタ素子
の並列経路はオン状態のままであり、双方の不揮発性記
憶素子から共に保持電荷が漏洩する確率は極めて低く、
これにより、データリテンション対策が改善され、読み
出し不良率を更に低くすることが可能になる。
【００２９】〔４〕前記不揮発性記憶素子及び読み出し
トランジスタ素子による用途として、冗長構成による不
良救済の用途を考慮する。このとき、半導体集積回路
は、前記夫々一対の不揮発性記憶素子と読み出しトラン
ジスタ素子を単位情報セルとし、単位情報セルを複数個
有し、複数個の単位情報セルの不揮発性記憶素子に対す
る電気的なプログラム回路を有し、前記複数個の単位情
報セルを被救済回路に対する救済情報の記憶回路とす
る。これにより、不良救済の信頼性が高くなる。
トランジスタ素子による用途として、冗長構成による不
良救済の用途を考慮する。このとき、半導体集積回路
は、前記夫々一対の不揮発性記憶素子と読み出しトラン
ジスタ素子を単位情報セルとし、単位情報セルを複数個
有し、複数個の単位情報セルの不揮発性記憶素子に対す
る電気的なプログラム回路を有し、前記複数個の単位情
報セルを被救済回路に対する救済情報の記憶回路とす
る。これにより、不良救済の信頼性が高くなる。
【００３０】前記被救済回路に対する別の救済情報記憶
回路として、ヒューズ素子の溶断状態に応じて救済情報
を記憶するヒューズプログラム回路を更に設けてよい。
ウェーハ段階で検出された不良に対する救済をヒューズ
プログラム回路で行い、バーン・イン後に検出された不
良に対して前記電気的なプログラム回路を用いる事によ
り、救済効率を上げる事ができる。換言すれば、半導体
集積回路の歩留まりが向上する。ヒューズプログラム回
路だけではバーン・イン後に不良を救済する事ができな
い。電気的プログラム回路だけではヒューズプログラム
回路との併用の場合に比べて回路規模若しくはチップ占
有面積が大きくなる。
回路として、ヒューズ素子の溶断状態に応じて救済情報
を記憶するヒューズプログラム回路を更に設けてよい。
ウェーハ段階で検出された不良に対する救済をヒューズ
プログラム回路で行い、バーン・イン後に検出された不
良に対して前記電気的なプログラム回路を用いる事によ
り、救済効率を上げる事ができる。換言すれば、半導体
集積回路の歩留まりが向上する。ヒューズプログラム回
路だけではバーン・イン後に不良を救済する事ができな
い。電気的プログラム回路だけではヒューズプログラム
回路との併用の場合に比べて回路規模若しくはチップ占
有面積が大きくなる。
【００３１】前記被救済回路はＤＲＡＭ内蔵のメモリセ
ルアレイとしてよい。また、前記被救済回路はマイクロ
コンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよ
い。また、前記被救済回路はマイクロコンピュータ内蔵
ＳＲＡＭのメモリセルアレイとしてよい。
ルアレイとしてよい。また、前記被救済回路はマイクロ
コンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよ
い。また、前記被救済回路はマイクロコンピュータ内蔵
ＳＲＡＭのメモリセルアレイとしてよい。
【００３２】〔５〕読み出し不良率を究極的に低減する
には、前記夫々一対の不揮発性記憶素子とトランジスタ
素子を単位情報セルとし、単位情報セルを複数個有し、
複数個の単位情報セルの不揮発性記憶素子に対するプロ
グラム回路を有し、前記複数個の単位情報セルの一部は
残りの単位情報セルの記憶情報に対する誤り訂正コード
を保持する領域とされ、前記複数個の単位情報セルの読
み出し情報に対して誤り訂正が可能なＥＣＣ回路を設け
て、半導体集積回路を構成すればよい。
には、前記夫々一対の不揮発性記憶素子とトランジスタ
素子を単位情報セルとし、単位情報セルを複数個有し、
複数個の単位情報セルの不揮発性記憶素子に対するプロ
グラム回路を有し、前記複数個の単位情報セルの一部は
残りの単位情報セルの記憶情報に対する誤り訂正コード
を保持する領域とされ、前記複数個の単位情報セルの読
み出し情報に対して誤り訂正が可能なＥＣＣ回路を設け
て、半導体集積回路を構成すればよい。
【００３３】ＥＣＣ回路によるエラー訂正機能を保証す
るには、前記プログラム回路はＥＣＣ回路が有効にされ
るとき、単位情報セルに対する書込みを禁止する動作モ
ードを持つとよい。
るには、前記プログラム回路はＥＣＣ回路が有効にされ
るとき、単位情報セルに対する書込みを禁止する動作モ
ードを持つとよい。
【００３４】
【発明の実施の形態】《ソース線共有型メモリセル構
造》図１には本発明に係る半導体集積回路が有する情報
記憶セルとしてのメモリセルの一例が等価回路で示され
る。図７には図１の回路における書込み、消去、読み出
し動作時の各端子への印加電圧の状態を例示する。
造》図１には本発明に係る半導体集積回路が有する情報
記憶セルとしてのメモリセルの一例が等価回路で示され
る。図７には図１の回路における書込み、消去、読み出
し動作時の各端子への印加電圧の状態を例示する。
【００３５】図１に示される回路は、複数の不揮発性記
憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、
ＯＲ論理接続された複数の読み出しＭＩＳトランジスタ
ＤＭ１，ＤＭ２のゲート電極として使用し、読み出し時
に不揮発性記憶素子ＰＭ１，ＰＭ２のワード線ＰＷＬを
回路の接地電位とする。
憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、
ＯＲ論理接続された複数の読み出しＭＩＳトランジスタ
ＤＭ１，ＤＭ２のゲート電極として使用し、読み出し時
に不揮発性記憶素子ＰＭ１，ＰＭ２のワード線ＰＷＬを
回路の接地電位とする。
【００３６】すなわち、図１に従えば、２つの不揮発性
記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆ
を、夫々直列接続されたｎチャンネル型の読み出しＭＩ
ＳトランジスタＤＭ１，ＤＭ２のゲート電極として接続
する。不揮発性記憶素子ＰＭ１，ＰＭ２が読み出しデー
タ線と接続する接続点を便宜上ドレイン電極と称し、不
揮発性記憶素子ＰＭ１，ＰＭ２がソース線Ｖｓｓと接続
する接続点を便宜上ソース電極と称する。不揮発性記憶
素子ＰＭ１，ＰＭ２のソース電極は読み出しＭＩＳトラ
ンジスタＤＭ１，ＤＭ２のソース電極に共にソース線Ｖ
ｓｓを共有する。
記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆ
を、夫々直列接続されたｎチャンネル型の読み出しＭＩ
ＳトランジスタＤＭ１，ＤＭ２のゲート電極として接続
する。不揮発性記憶素子ＰＭ１，ＰＭ２が読み出しデー
タ線と接続する接続点を便宜上ドレイン電極と称し、不
揮発性記憶素子ＰＭ１，ＰＭ２がソース線Ｖｓｓと接続
する接続点を便宜上ソース電極と称する。不揮発性記憶
素子ＰＭ１，ＰＭ２のソース電極は読み出しＭＩＳトラ
ンジスタＤＭ１，ＤＭ２のソース電極に共にソース線Ｖ
ｓｓを共有する。
【００３７】図５４には不揮発性記憶素子ＰＭ１，ＰＭ
２の詳細が示される。不揮発性記憶素子ＰＭ１，ＰＭ２
は、コントロールゲート電極として機能される第１半導
体領域の上に絶縁層を介して容量電極が設けられたＭＩ
Ｓ容量素子ＭＰ１ｂ，ＰＭ２ｂと、第２半導体領域に形
成された第１ソース電極及び第１ドレイン電極とゲート
電極とを有するＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａ
とを有する。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂは、要
するに、ソース電極、ドレイン電極、及びバックゲート
を夫々共通接続したＭＩＳトランジスタ容量によって構
成される。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂの容量電
極が前記ＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａゲート
電極に共通接続されてフローティングゲート電極Ｖｆと
して機能される。
２の詳細が示される。不揮発性記憶素子ＰＭ１，ＰＭ２
は、コントロールゲート電極として機能される第１半導
体領域の上に絶縁層を介して容量電極が設けられたＭＩ
Ｓ容量素子ＭＰ１ｂ，ＰＭ２ｂと、第２半導体領域に形
成された第１ソース電極及び第１ドレイン電極とゲート
電極とを有するＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａ
とを有する。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂは、要
するに、ソース電極、ドレイン電極、及びバックゲート
を夫々共通接続したＭＩＳトランジスタ容量によって構
成される。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂの容量電
極が前記ＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａゲート
電極に共通接続されてフローティングゲート電極Ｖｆと
して機能される。
【００３８】前記不揮発性記憶素子ＰＭ１，ＰＭ２の書
込み時には、図７に例示されるように、書込みデータ線
ＰＤＬを５Ｖ、書込みワード線ＰＷＬを５Ｖとし、読み
出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース
線Ｖｓｓを夫々０Ｖにする。これにより、ドレイン電極
で発生したホットエレクトロンがフローティングゲート
電極に注入され、不揮発性記憶素子ＰＭ１，ＰＭ２の閾
値電圧が高くされる。
込み時には、図７に例示されるように、書込みデータ線
ＰＤＬを５Ｖ、書込みワード線ＰＷＬを５Ｖとし、読み
出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース
線Ｖｓｓを夫々０Ｖにする。これにより、ドレイン電極
で発生したホットエレクトロンがフローティングゲート
電極に注入され、不揮発性記憶素子ＰＭ１，ＰＭ２の閾
値電圧が高くされる。
【００３９】前記不揮発性記憶素子ＰＭ１，ＰＭ２の消
去時には、図７に例示されるように、書込みデータ線Ｐ
ＤＬ、書込みワード線ＰＷＬ、読み出しデータ線ＲＤ
Ｌ、読み出しワード線ＲＷＬを夫々０Ｖにし、ソース線
Ｖｓｓを６Ｖにする。これにより、フローティングゲー
トからトンネル電流で電子がソース電極に引き抜かれ、
不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が低くされ
る。
去時には、図７に例示されるように、書込みデータ線Ｐ
ＤＬ、書込みワード線ＰＷＬ、読み出しデータ線ＲＤ
Ｌ、読み出しワード線ＲＷＬを夫々０Ｖにし、ソース線
Ｖｓｓを６Ｖにする。これにより、フローティングゲー
トからトンネル電流で電子がソース電極に引き抜かれ、
不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が低くされ
る。
【００４０】前記読み出しＭＩＳトランジスタＤＭ１，
ＤＭ２は、不揮発性記憶素子ＰＭ１，ＰＭ２の書込み状
態と消去状態でスイッチ状態若しくは相互コンダクタン
スが相違される。不揮発性記憶素子ＰＭ１，ＰＭ２の読
み出し動作時には、図７に例示されるように読み出しデ
ータ線ＲＤＬと読み出しワード線ＲＷＬが１．８Ｖ、信
号線ＰＤＬ，ＰＷＬ，Ｖｓｓが共に０Ｖにされる。読み
出しワード線をゲート電極に受けるｎチャンネル型選択
ＭＩＳトランジスタＳＭは前記読み出しＭＩＳトランジ
スタＤＭ１を読み出しデータ線ＲＤＬに接続可能にす
る。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳ
トランジスタＤＭ１，ＤＭ２がオン状態であるときソー
ス線Ｖｓｓに導通する。
ＤＭ２は、不揮発性記憶素子ＰＭ１，ＰＭ２の書込み状
態と消去状態でスイッチ状態若しくは相互コンダクタン
スが相違される。不揮発性記憶素子ＰＭ１，ＰＭ２の読
み出し動作時には、図７に例示されるように読み出しデ
ータ線ＲＤＬと読み出しワード線ＲＷＬが１．８Ｖ、信
号線ＰＤＬ，ＰＷＬ，Ｖｓｓが共に０Ｖにされる。読み
出しワード線をゲート電極に受けるｎチャンネル型選択
ＭＩＳトランジスタＳＭは前記読み出しＭＩＳトランジ
スタＤＭ１を読み出しデータ線ＲＤＬに接続可能にす
る。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳ
トランジスタＤＭ１，ＤＭ２がオン状態であるときソー
ス線Ｖｓｓに導通する。
【００４１】このように、読み出し時においては、前記
書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、ソース
線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。
したがて、このとき、フローティングゲートに対する弱
いホットエレクトロンの注入やトンネル電流による電子
の注入はない。
書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、ソース
線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。
したがて、このとき、フローティングゲートに対する弱
いホットエレクトロンの注入やトンネル電流による電子
の注入はない。
【００４２】図２には前記読み出しＭＩＳトランジスタ
ＤＭ１，ＤＭ２の電圧電流特性を示す。読み出しＭＩＳ
トランジスタＤＭ１，ＤＭ２の初期閾値電圧（Ｖｔｈｎ
ｄｍ）は、不揮発性記憶素子ＰＭ１，ＰＭ２へ書込みが
行われた電荷保持時（書込み状態）のフローティングゲ
ート電極Ｖｆの電位（約−２Ｖ）より高く、かつ不揮発
性記憶素子ＰＭ１，ＰＭ２へ書込みが行われない消去状
態の初期状態のフローティングゲート電極Ｖｆの電位
（約０Ｖ）より低くなる電圧範囲に設定されている。換
言すれば、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２
はディプレッションタイプのトランジスタとされる。読
み出しＭＩＳトランジスタＤＭ１，ＤＭ２の半導体領域
には例えば低濃度のリンが導入されている。
ＤＭ１，ＤＭ２の電圧電流特性を示す。読み出しＭＩＳ
トランジスタＤＭ１，ＤＭ２の初期閾値電圧（Ｖｔｈｎ
ｄｍ）は、不揮発性記憶素子ＰＭ１，ＰＭ２へ書込みが
行われた電荷保持時（書込み状態）のフローティングゲ
ート電極Ｖｆの電位（約−２Ｖ）より高く、かつ不揮発
性記憶素子ＰＭ１，ＰＭ２へ書込みが行われない消去状
態の初期状態のフローティングゲート電極Ｖｆの電位
（約０Ｖ）より低くなる電圧範囲に設定されている。換
言すれば、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２
はディプレッションタイプのトランジスタとされる。読
み出しＭＩＳトランジスタＤＭ１，ＤＭ２の半導体領域
には例えば低濃度のリンが導入されている。
【００４３】フローティングゲートに対する電荷保持時
状態である書込み状態では、直列接続された２つの読み
出しＭＩＳトランジスタＤＭ１，ＤＭ２はカットオフさ
れ、不揮発性記憶素子ＰＭ１，ＰＭ２の内の何れか一方
の素子の保持電荷が何らかの原因で漏洩し、初期状態へ
戻っても、読み出し選択ＭＩＳトランジスタＳＭを介し
た電流パスはカットオフされたままであり、読み出し不
良とはならない。
状態である書込み状態では、直列接続された２つの読み
出しＭＩＳトランジスタＤＭ１，ＤＭ２はカットオフさ
れ、不揮発性記憶素子ＰＭ１，ＰＭ２の内の何れか一方
の素子の保持電荷が何らかの原因で漏洩し、初期状態へ
戻っても、読み出し選択ＭＩＳトランジスタＳＭを介し
た電流パスはカットオフされたままであり、読み出し不
良とはならない。
【００４４】この前提として、２個の不揮発性記憶素子
ＰＭ１，ＰＭ２で１ビットを構成する２セル１ビット形
式のメモリセルによる読み出し不良率を導出する。例え
ば１個の不揮発性記憶素子で１ビットを構成する１セル
１ビット構成のメモリセルにおける１０年後の不良確率
をｆとすると、２セルとも良品である確率Ｐａは、 Ｐａ＝（１−ｆ）2…（１） であり、いずれか一方のセルが不良である確率Ｐｂは、 Ｐｂ＝（１−ｆ）ｆ ＋ ｆ（１−ｆ）＝２ｆ（１−ｆ）…（２） であり、２セルとも不良である確率Ｐｃは、 Ｐｃ＝ｆ2…（３） となる。ここで、 Ｐａ＋Ｐｂ＋Ｐｃ＝（１−ｆ）2＋２ｆ（１−ｆ）＋ｆ2
＝１ である。チップの総ビット数をＮとすると、良品は前記
状態のビットが１つもないことであり、この時、Ｎビ
ットは前記式（１）又は式（２）の何れかの状態にある
はずであるから、良品確率Ｙは、 Ｙ＝ΣNＣk Ｐａk ＰｂN-k…（４） となり、チップ不良率Ｆは、 Ｆ＝１−Ｙ＝１−ΣN Ｃk Ｐａk ＰｂN-k…（５） となる。２項定理により、 Ｙ＝ΣN Ｃk Ｐａk ＰｂN-k＝（Ｐａ＋Ｐｂ）N ＝{（１−ｆ）2＋２ｆ（１−ｆ）} N ＝（１−ｆ2）N であるから、 Ｆ＝１−（１−ｆ2）N…（６） となる。ところで、１セル１ビット方式の場合の良品確
率Ｙ‘は、Ｎビット中の１ビットでも不良となるとチッ
プ不良となるので、良品率Ｙ‘は Ｙ‘＝（１−ｆ）N…（７） となり、１セル１ビット方式の場合のチップ不良率Ｆ
‘は Ｆ‘＝１−（１−ｆ）N…（８） となる。したがって、本発明の半導体集積回路装置によ
るチップ不良率の改善度Ｒは、 Ｒ＝Ｆ／Ｆ‘＝１−（１−ｆ2）N／｛１−（１−ｆ）N｝…（９） となり、ｆ＜＜１の場合には、 Ｒ＝Ｆ／Ｆ‘≒ｆ…（１０） となり、著しい不良率の改善が達成できる。
ＰＭ１，ＰＭ２で１ビットを構成する２セル１ビット形
式のメモリセルによる読み出し不良率を導出する。例え
ば１個の不揮発性記憶素子で１ビットを構成する１セル
１ビット構成のメモリセルにおける１０年後の不良確率
をｆとすると、２セルとも良品である確率Ｐａは、 Ｐａ＝（１−ｆ）2…（１） であり、いずれか一方のセルが不良である確率Ｐｂは、 Ｐｂ＝（１−ｆ）ｆ ＋ ｆ（１−ｆ）＝２ｆ（１−ｆ）…（２） であり、２セルとも不良である確率Ｐｃは、 Ｐｃ＝ｆ2…（３） となる。ここで、 Ｐａ＋Ｐｂ＋Ｐｃ＝（１−ｆ）2＋２ｆ（１−ｆ）＋ｆ2
＝１ である。チップの総ビット数をＮとすると、良品は前記
状態のビットが１つもないことであり、この時、Ｎビ
ットは前記式（１）又は式（２）の何れかの状態にある
はずであるから、良品確率Ｙは、 Ｙ＝ΣNＣk Ｐａk ＰｂN-k…（４） となり、チップ不良率Ｆは、 Ｆ＝１−Ｙ＝１−ΣN Ｃk Ｐａk ＰｂN-k…（５） となる。２項定理により、 Ｙ＝ΣN Ｃk Ｐａk ＰｂN-k＝（Ｐａ＋Ｐｂ）N ＝{（１−ｆ）2＋２ｆ（１−ｆ）} N ＝（１−ｆ2）N であるから、 Ｆ＝１−（１−ｆ2）N…（６） となる。ところで、１セル１ビット方式の場合の良品確
率Ｙ‘は、Ｎビット中の１ビットでも不良となるとチッ
プ不良となるので、良品率Ｙ‘は Ｙ‘＝（１−ｆ）N…（７） となり、１セル１ビット方式の場合のチップ不良率Ｆ
‘は Ｆ‘＝１−（１−ｆ）N…（８） となる。したがって、本発明の半導体集積回路装置によ
るチップ不良率の改善度Ｒは、 Ｒ＝Ｆ／Ｆ‘＝１−（１−ｆ2）N／｛１−（１−ｆ）N｝…（９） となり、ｆ＜＜１の場合には、 Ｒ＝Ｆ／Ｆ‘≒ｆ…（１０） となり、著しい不良率の改善が達成できる。
【００４５】図１に示される記憶情報セル構造によれ
ば、不揮発性記憶素子のフローティングゲート電極は前
記読み出しトランジスタ素子のゲート電極になるから、
読み出しトランジスタ素子は、フローティングゲート電
極の電子注入状態・電子放出状態、換言すれば書込み状
態・消去状態に応じたスイッチ状態若しくは相互コンダ
クタンスを採る。したがって、コントロールゲートに選
択レベルを与えなくても、そのスイッチ状態若しくは相
互コンダクタンス状態に応じた電流を前記伝達手段に流
すことができる。コントロールゲート電極に選択レベル
を与えないため、伝達手段に必要な信号量を確保すると
いう意味で、前記読み出しトランジスタ素子にはディプ
レッションタイプのＭＩＳトランジスタが採用されてい
る。
ば、不揮発性記憶素子のフローティングゲート電極は前
記読み出しトランジスタ素子のゲート電極になるから、
読み出しトランジスタ素子は、フローティングゲート電
極の電子注入状態・電子放出状態、換言すれば書込み状
態・消去状態に応じたスイッチ状態若しくは相互コンダ
クタンスを採る。したがって、コントロールゲートに選
択レベルを与えなくても、そのスイッチ状態若しくは相
互コンダクタンス状態に応じた電流を前記伝達手段に流
すことができる。コントロールゲート電極に選択レベル
を与えないため、伝達手段に必要な信号量を確保すると
いう意味で、前記読み出しトランジスタ素子にはディプ
レッションタイプのＭＩＳトランジスタが採用されてい
る。
【００４６】読み出し動作では、不揮発性記憶素子の閾
値電圧に応じてチャネル電流を流す必要はない。したが
って、読み出し動作時には不揮発性記憶素子のソース電
極及びドレイン電極を夫々０Ｖのような回路の接地電位
電位にしてよい。したがって、第１ドレイン電極からフ
ローティングゲートに弱いホットエレクトロン注入は生
じない。この時コントロールゲート電極も回路の接地電
位にされている場合にはトンネル電流も生じない。
値電圧に応じてチャネル電流を流す必要はない。したが
って、読み出し動作時には不揮発性記憶素子のソース電
極及びドレイン電極を夫々０Ｖのような回路の接地電位
電位にしてよい。したがって、第１ドレイン電極からフ
ローティングゲートに弱いホットエレクトロン注入は生
じない。この時コントロールゲート電極も回路の接地電
位にされている場合にはトンネル電流も生じない。
【００４７】このように、読み出し動作において、チャ
ージゲインによるデータ反転の問題を生ぜず、これによ
って、長期のデータ保持性能を向上させ、読み出し不良
率の低下を実現することが可能になる。
ージゲインによるデータ反転の問題を生ぜず、これによ
って、長期のデータ保持性能を向上させ、読み出し不良
率の低下を実現することが可能になる。
【００４８】また、双方の不揮発性記憶素子の書込み状
態において双方の読み出しトランジスタ素子はオフ状態
になっている。書込み状態の不揮発性記憶素子から何ら
かの原因で保持電荷が漏洩する可能性は確率的に０では
ないが、一方の不揮発性記憶素子から保持電荷が漏洩し
ても前記読み出しトランジスタ素子の直列経路はカット
オフ状態のままであり、双方の不揮発性記憶素子から共
に保持電荷が漏洩する確率は極めて低く、これにより、
上記不揮発性記憶素子と読み出しトランジスタ素子との
ペア構造によるチャージゲイン対策を行った情報記憶セ
ルに対して、更にデータリテンション対策も万全とな
り、読み出し不良率を更に改善することができる。
態において双方の読み出しトランジスタ素子はオフ状態
になっている。書込み状態の不揮発性記憶素子から何ら
かの原因で保持電荷が漏洩する可能性は確率的に０では
ないが、一方の不揮発性記憶素子から保持電荷が漏洩し
ても前記読み出しトランジスタ素子の直列経路はカット
オフ状態のままであり、双方の不揮発性記憶素子から共
に保持電荷が漏洩する確率は極めて低く、これにより、
上記不揮発性記憶素子と読み出しトランジスタ素子との
ペア構造によるチャージゲイン対策を行った情報記憶セ
ルに対して、更にデータリテンション対策も万全とな
り、読み出し不良率を更に改善することができる。
【００４９】図３には図１の回路構成を実現するための
デバイス構造が例示される。同図に示される構造は、単
層ポリシリコンプロセス等の製造プロセスで生成可能な
前記不揮発性記憶素子は、ＭＩＳトランジスタ、及び前
記ＭＩＳトランジスタのフローティングゲートとの間に
絶縁膜が介在されたコントロールゲートを持ち、このコ
ントロールゲートは不純物導入層によって形成される構
造である。
デバイス構造が例示される。同図に示される構造は、単
層ポリシリコンプロセス等の製造プロセスで生成可能な
前記不揮発性記憶素子は、ＭＩＳトランジスタ、及び前
記ＭＩＳトランジスタのフローティングゲートとの間に
絶縁膜が介在されたコントロールゲートを持ち、このコ
ントロールゲートは不純物導入層によって形成される構
造である。
【００５０】更に詳しくは、図３の平面レイアウトで示
されるように、不揮発性記憶素子を構成するコントロー
ルゲートは、第１導電型の半導体領域２に設けられた第
２導電型の半導体領域１によって形成される。不揮発性
記憶素子ＰＭ１，ＰＭ２を構成する書込みＭＩＳトラン
ジスタは第１導電型の半導体領域２の活性領域３内に形
成される。前記フローティングゲートは、書込みＭＩＳ
トランジスタのチャネルの上、及び前記第１導電型の半
導体領域２の活性領域５内に形成される読み出しＭＩＳ
トランジスタのチャネルの上にゲート絶縁膜を介して配
置された導電層７によって形成される。前記コントロー
ルゲートは、前記フローティングゲート７から延在され
た活性領域４の下にゲート絶縁膜を介して配置された第
２導電型の半導体領域１によって形成される。
されるように、不揮発性記憶素子を構成するコントロー
ルゲートは、第１導電型の半導体領域２に設けられた第
２導電型の半導体領域１によって形成される。不揮発性
記憶素子ＰＭ１，ＰＭ２を構成する書込みＭＩＳトラン
ジスタは第１導電型の半導体領域２の活性領域３内に形
成される。前記フローティングゲートは、書込みＭＩＳ
トランジスタのチャネルの上、及び前記第１導電型の半
導体領域２の活性領域５内に形成される読み出しＭＩＳ
トランジスタのチャネルの上にゲート絶縁膜を介して配
置された導電層７によって形成される。前記コントロー
ルゲートは、前記フローティングゲート７から延在され
た活性領域４の下にゲート絶縁膜を介して配置された第
２導電型の半導体領域１によって形成される。
【００５１】前記読み出しＭＩＳトランジスタＤＭ１，
ＤＭ２の初期閾値電圧を調整するには、第２導電型の不
純物を導入するためのマスクパターン６が追加され、前
記フローティングゲートと同一の導電層から成る読み出
しワード線８が形成される。９はコンタクト孔パター
ン、１０は第１金属配線層、１１は第２金属配線層、１
２は第３金属配線層のパターンである。不揮発性記憶素
子のコントロールゲートに接続された書込みワード線Ｐ
ＷＬと、書込みＭＩＳトランジスタ及び読み出しＭＩＳ
トランジスタのソース領域が接続されたソース線Ｖｓｓ
は第１金属配線層から成り、書込みデータ線ＰＤＬは第
２金属配線層で形成され、読み出しデータ線ＲＤＬは第
３金属配線層から成る。
ＤＭ２の初期閾値電圧を調整するには、第２導電型の不
純物を導入するためのマスクパターン６が追加され、前
記フローティングゲートと同一の導電層から成る読み出
しワード線８が形成される。９はコンタクト孔パター
ン、１０は第１金属配線層、１１は第２金属配線層、１
２は第３金属配線層のパターンである。不揮発性記憶素
子のコントロールゲートに接続された書込みワード線Ｐ
ＷＬと、書込みＭＩＳトランジスタ及び読み出しＭＩＳ
トランジスタのソース領域が接続されたソース線Ｖｓｓ
は第１金属配線層から成り、書込みデータ線ＰＤＬは第
２金属配線層で形成され、読み出しデータ線ＲＤＬは第
３金属配線層から成る。
【００５２】図４は図３におけるＡ−Ａ‘断面を示し、
図５は図３におけるＢ−Ｂ’断面を示す。第１導電型の
半導体基板２１の表面領域に、不揮発性記憶素子のコン
トロールゲートとして機能する第２導電型の半導体領域
２２と第１導電型の半導体領域２３が形成され、第１導
電型の半導体領域２３内には素子分離領域２４で分離さ
れゲート絶縁膜２６を備えた不揮発性記憶素子の書込み
ＭＩＳトランジスタ領域と、素子分離領域２４で分離さ
れゲート絶縁膜２６と初期閾値電圧を調整するための第
２導電型の不純物層２５を備えた読み出しＭＩＳトラン
ジスタ領域が形成される。前記第２導電型の半導体領域
２２、書込みＭＩＳトランジスタ領域、及び読み出しＭ
ＩＳトランジスタ領域の上部にはゲート絶縁膜２６を介
してフローティングゲート２７が配置され、前記第２導
電型の半導体領域２２の表面領域には第２導電型の拡散
層３１及び第１導電型の拡散層３２が形成される。前記
フローティングゲート２７、第２導電型の拡散層３１及
び第１導電型の拡散層３２の表面領域には金属シリサイ
ド層２９が形成される。前記フローティングゲート２７
の周辺部には絶縁膜サイドスペーサ３０を備え、第１層
間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３
５、第２金属配線層３６、第３層間絶縁膜３７、第３金
属配線層３８を備える。
図５は図３におけるＢ−Ｂ’断面を示す。第１導電型の
半導体基板２１の表面領域に、不揮発性記憶素子のコン
トロールゲートとして機能する第２導電型の半導体領域
２２と第１導電型の半導体領域２３が形成され、第１導
電型の半導体領域２３内には素子分離領域２４で分離さ
れゲート絶縁膜２６を備えた不揮発性記憶素子の書込み
ＭＩＳトランジスタ領域と、素子分離領域２４で分離さ
れゲート絶縁膜２６と初期閾値電圧を調整するための第
２導電型の不純物層２５を備えた読み出しＭＩＳトラン
ジスタ領域が形成される。前記第２導電型の半導体領域
２２、書込みＭＩＳトランジスタ領域、及び読み出しＭ
ＩＳトランジスタ領域の上部にはゲート絶縁膜２６を介
してフローティングゲート２７が配置され、前記第２導
電型の半導体領域２２の表面領域には第２導電型の拡散
層３１及び第１導電型の拡散層３２が形成される。前記
フローティングゲート２７、第２導電型の拡散層３１及
び第１導電型の拡散層３２の表面領域には金属シリサイ
ド層２９が形成される。前記フローティングゲート２７
の周辺部には絶縁膜サイドスペーサ３０を備え、第１層
間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３
５、第２金属配線層３６、第３層間絶縁膜３７、第３金
属配線層３８を備える。
【００５３】図６は図３の平面レイアウトであり、記憶
セルアレーを構成する場合の４ビット分のレイアウトを
示している。
セルアレーを構成する場合の４ビット分のレイアウトを
示している。
【００５４】《ソース線分離型メモリセル構造》図８に
は本発明に係る半導体集積回路が有する情報記憶セルと
してのメモリセルの第２の例が等価回路で示される。
は本発明に係る半導体集積回路が有する情報記憶セルと
してのメモリセルの第２の例が等価回路で示される。
【００５５】同図に示されるメモリセルは、不揮発性記
憶素子ＰＭ１，ＰＭ２のソース線Ｖｓと、読み出しＭＩ
ＳトランジスタＤＭ２のソース線Ｖｓｓとを分離した点
が図１と相違する。
憶素子ＰＭ１，ＰＭ２のソース線Ｖｓと、読み出しＭＩ
ＳトランジスタＤＭ２のソース線Ｖｓｓとを分離した点
が図１と相違する。
【００５６】図９には図８のメモリセルの平面レイアウ
ト図が示される。図１０には、図８のメモリセルに対す
る書込み、消去、読み出し動作時の各端子への印加電圧
の状態が例示される。
ト図が示される。図１０には、図８のメモリセルに対す
る書込み、消去、読み出し動作時の各端子への印加電圧
の状態が例示される。
【００５７】不揮発性記憶素子ＰＭ１、ＰＭ２のソース
線Ｖｓを独立させたことにより、消去動作時の印加電圧
６Ｖが読み出しＭＩＳトランジスタＤＭ１，ＤＭ２へ印
加されないため、電圧ストレスによる当該トランジスタ
のゲート酸化膜の劣化を防止することが可能となる。
線Ｖｓを独立させたことにより、消去動作時の印加電圧
６Ｖが読み出しＭＩＳトランジスタＤＭ１，ＤＭ２へ印
加されないため、電圧ストレスによる当該トランジスタ
のゲート酸化膜の劣化を防止することが可能となる。
【００５８】《ＤＲＡＭマット救済ヒューズ》図１１に
は本発明に係る半導体集積回路の一例であるＤＲＡＭの
マット選択救済回路図が示されている。また、図１２に
は従来のレーザー溶断ヒューズを用いた場合のマット選
択救済回路図が示されている。従来のレーザー溶断ヒュ
ーズを本発明の不揮発性記憶素子へ置き換えるため、書
込み制御用のカラムデコーダ３００、書込みドライバ３
０１、ローデコーダ３０２、及びワードドライバ３０３
が付加されており、書込みを行うことによりレーザーヒ
ューズを溶断した状態と等価の状態を実現でき、読み出
し動作は従来のレーザー溶断ヒューズと同様の動作で良
い。書込みに必要な電源電圧Ｖｐｐは外部から供給され
る。
は本発明に係る半導体集積回路の一例であるＤＲＡＭの
マット選択救済回路図が示されている。また、図１２に
は従来のレーザー溶断ヒューズを用いた場合のマット選
択救済回路図が示されている。従来のレーザー溶断ヒュ
ーズを本発明の不揮発性記憶素子へ置き換えるため、書
込み制御用のカラムデコーダ３００、書込みドライバ３
０１、ローデコーダ３０２、及びワードドライバ３０３
が付加されており、書込みを行うことによりレーザーヒ
ューズを溶断した状態と等価の状態を実現でき、読み出
し動作は従来のレーザー溶断ヒューズと同様の動作で良
い。書込みに必要な電源電圧Ｖｐｐは外部から供給され
る。
【００５９】図１で説明した基本的な構成を有するメモ
リセル３０４は８行５列設けられ、カラムデコーダ３０
０及びロウデコーダ３０２によって一つづつ選択して書
込み可能にされる。読み出しは、マット選択信号ＭＳ０
〜ＭＳ４によって列単位で選択される８個のメモリセル
３０４単位で行われる。読み出された情報は救済アドレ
ス情報ＣＲＡ０〜ＣＲＡ７としてアドレス比較回路３０
５に供給され、その時のアクセスアドレス信号の対応８
ビットと比較され、比較結果ＹＳＥＮ，ＹＲが冗長の選
択制御に利用される。
リセル３０４は８行５列設けられ、カラムデコーダ３０
０及びロウデコーダ３０２によって一つづつ選択して書
込み可能にされる。読み出しは、マット選択信号ＭＳ０
〜ＭＳ４によって列単位で選択される８個のメモリセル
３０４単位で行われる。読み出された情報は救済アドレ
ス情報ＣＲＡ０〜ＣＲＡ７としてアドレス比較回路３０
５に供給され、その時のアクセスアドレス信号の対応８
ビットと比較され、比較結果ＹＳＥＮ，ＹＲが冗長の選
択制御に利用される。
【００６０】本不揮発性記憶素子を構成するトランジス
タのゲート酸化膜はＤＲＡＭメモリセルで使用するゲー
ト酸化膜と同一の酸化工程で形成されたものである。し
たがって、基本となるＤＲＡＭプロセスへ何らの新たな
プロセスを追加することなく不揮発性記憶素子ＰＭ１，
ＰＭ２を形成することができる。尚、ＤＲＡＭのメモリ
セルは例えば図５３のような断面構造になっている。
タのゲート酸化膜はＤＲＡＭメモリセルで使用するゲー
ト酸化膜と同一の酸化工程で形成されたものである。し
たがって、基本となるＤＲＡＭプロセスへ何らの新たな
プロセスを追加することなく不揮発性記憶素子ＰＭ１，
ＰＭ２を形成することができる。尚、ＤＲＡＭのメモリ
セルは例えば図５３のような断面構造になっている。
【００６１】《フラッシュメモリ》図１３には本発明に
係る半導体集積回路の一例であるフラッシュメモリの回
路ブロック図が概略的に示されている。図８で説明した
複数のメモリセル３１０がマトリクス状に配置され、書
込みデータ線ＰＤＬ１〜ＰＤＬｎは書込みドライバ３１
１に、読み出しデータ線ＲＤＬ１〜ＲＤＬｎは宣すアン
プ３１２に、書込みワード線ＰＷＬ１〜ＰＷｍ及び読み
出しワード線ＲＷＬ１〜ＲＷＬｎはワードドライバ３１
３に接続される。カラムデコーダ３１４は書込み動作時
にカラムアドレス信号ＣＡＤＤをデコードして書込みデ
ータ線ＰＤＬ１〜ＰＤＬｎの選択信号を生成し、選択し
た書込みデータ線を書込みドライバ３１１で駆動させ
る。書込み動作時の書込みワード線ＰＷＬ１〜ＰＷＬｍ
の選択はロウアドレス信号ＲＡＤＤをデコードするロウ
デコーダ３１６がワードドライバ３１３に指示する。一
方、カラムデコーダ３１５は読み出し動作時にカラムア
ドレス信号ＣＡＤＤをデコードして読み出しデータ線Ｒ
ＤＬ１〜ＲＤＬｎの選択信号を生成し、選択した読み出
しデータ線の信号を宣すアンプ３１２で増幅させ、読み
出しデータＤＡＴＡとして出力させる。読み出し動作時
の読み出しワード線ＲＷＬ１〜ＲＷＬｍの選択はロウア
ドレス信号ＲＡＤＤをデコードするロウデコーダ３１６
がワードドライバ３１３に指示する。メモリセル３１０
に対する消去動作はメモリセル一括消去とされる。ワー
ドドライバ３１３によるワード線駆動電圧はワード線駆
動電圧切り換え回路３１７が行う。ソース線Ｖｓｓの電
圧はソース線駆動電圧切り換え回路３１８で切り換え
る。フラッシュメモリ全体の制御は制御回路３１９が行
う。
係る半導体集積回路の一例であるフラッシュメモリの回
路ブロック図が概略的に示されている。図８で説明した
複数のメモリセル３１０がマトリクス状に配置され、書
込みデータ線ＰＤＬ１〜ＰＤＬｎは書込みドライバ３１
１に、読み出しデータ線ＲＤＬ１〜ＲＤＬｎは宣すアン
プ３１２に、書込みワード線ＰＷＬ１〜ＰＷｍ及び読み
出しワード線ＲＷＬ１〜ＲＷＬｎはワードドライバ３１
３に接続される。カラムデコーダ３１４は書込み動作時
にカラムアドレス信号ＣＡＤＤをデコードして書込みデ
ータ線ＰＤＬ１〜ＰＤＬｎの選択信号を生成し、選択し
た書込みデータ線を書込みドライバ３１１で駆動させ
る。書込み動作時の書込みワード線ＰＷＬ１〜ＰＷＬｍ
の選択はロウアドレス信号ＲＡＤＤをデコードするロウ
デコーダ３１６がワードドライバ３１３に指示する。一
方、カラムデコーダ３１５は読み出し動作時にカラムア
ドレス信号ＣＡＤＤをデコードして読み出しデータ線Ｒ
ＤＬ１〜ＲＤＬｎの選択信号を生成し、選択した読み出
しデータ線の信号を宣すアンプ３１２で増幅させ、読み
出しデータＤＡＴＡとして出力させる。読み出し動作時
の読み出しワード線ＲＷＬ１〜ＲＷＬｍの選択はロウア
ドレス信号ＲＡＤＤをデコードするロウデコーダ３１６
がワードドライバ３１３に指示する。メモリセル３１０
に対する消去動作はメモリセル一括消去とされる。ワー
ドドライバ３１３によるワード線駆動電圧はワード線駆
動電圧切り換え回路３１７が行う。ソース線Ｖｓｓの電
圧はソース線駆動電圧切り換え回路３１８で切り換え
る。フラッシュメモリ全体の制御は制御回路３１９が行
う。
【００６２】《システムＬＳＩ救済ヒューズ》図１４に
は本発明に係る半導体集積回路の一例であるシステムＬ
ＳＩのチップ平面図が概略的に示されている。同図に示
されるシステムＬＳＩ３２０は、特に制限されないが、
半導体基板の周縁に多数のボンディングパッド等の外部
接続電極３２１が配置され、その内側に外部入出力回路
（３．３ＶＩ／Ｆ）３２２、アナログ入出力回路（アナ
ログＩ／Ｏ）３２３が設けられている。外部入出力回路
３２２及びアナログ入出力回路３２３は３．３Ｖのよう
な相対的にレベルの高い外部電源を動作電源とする。レ
ベルシフタ３２４は前記外部電源を１．８Ｖのような内
部電源電圧に降圧する。レベルシフタ３２４の内側に
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）３２５、中央処理装置（ＣＰＵ）３２６、キャッ
シュメモリ（ＣＡＣＨ）３２７、ロジック回路（ＬＯ
Ｇ）３２８、フェーズ・ロックド・ループ回路（ＰＬ
Ｌ）３２９、アナログ・ディジタル変換回路（ＡＤＣ）
３３０、及びディジタル・アナログ変換回路（ＤＡＣ）
３３１、ビルト・イン・セルフ・テスト回路（ＢＩＳ
Ｔ）３３２を有する。３３３で示されるものは夫々電気
的に消去及び書き込みが可能な不揮発性メモリＦＵＳ
Ｅ、例えば、フラッシュメモリである。前記ＤＲＡＭ３
２５、ＣＰＵ３２６、ＬＯＧ３２８、ＣＡＣＨ３２７、
ＢＩＳＴ３３２はレベルシフタ３２４から供給される
１．８Ｖのような内部電源電圧を動作電源として動作さ
れる。但し、ＤＲＡＭ３２５は内部電源電圧を昇圧して
ワード線選択レベルを形成し、ワードドライバなどの動
作電源に用いる。フラッシュメモリ（ＦＵＳＥ）３３３
はデータ読み出し動作では内部電源電圧を用いて動作す
るが、消去・書き込み動作には高電圧を要し、当該高電
圧は、内部昇圧回路によって形成してもよいし、また、
システムＬＳＩ３２０の後述するＥＰＲＯＭライタモー
ドのような所定の動作モードにおいて所定の外部接続電
極を介して外部から供給されるようにしてもよい。
は本発明に係る半導体集積回路の一例であるシステムＬ
ＳＩのチップ平面図が概略的に示されている。同図に示
されるシステムＬＳＩ３２０は、特に制限されないが、
半導体基板の周縁に多数のボンディングパッド等の外部
接続電極３２１が配置され、その内側に外部入出力回路
（３．３ＶＩ／Ｆ）３２２、アナログ入出力回路（アナ
ログＩ／Ｏ）３２３が設けられている。外部入出力回路
３２２及びアナログ入出力回路３２３は３．３Ｖのよう
な相対的にレベルの高い外部電源を動作電源とする。レ
ベルシフタ３２４は前記外部電源を１．８Ｖのような内
部電源電圧に降圧する。レベルシフタ３２４の内側に
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）３２５、中央処理装置（ＣＰＵ）３２６、キャッ
シュメモリ（ＣＡＣＨ）３２７、ロジック回路（ＬＯ
Ｇ）３２８、フェーズ・ロックド・ループ回路（ＰＬ
Ｌ）３２９、アナログ・ディジタル変換回路（ＡＤＣ）
３３０、及びディジタル・アナログ変換回路（ＤＡＣ）
３３１、ビルト・イン・セルフ・テスト回路（ＢＩＳ
Ｔ）３３２を有する。３３３で示されるものは夫々電気
的に消去及び書き込みが可能な不揮発性メモリＦＵＳ
Ｅ、例えば、フラッシュメモリである。前記ＤＲＡＭ３
２５、ＣＰＵ３２６、ＬＯＧ３２８、ＣＡＣＨ３２７、
ＢＩＳＴ３３２はレベルシフタ３２４から供給される
１．８Ｖのような内部電源電圧を動作電源として動作さ
れる。但し、ＤＲＡＭ３２５は内部電源電圧を昇圧して
ワード線選択レベルを形成し、ワードドライバなどの動
作電源に用いる。フラッシュメモリ（ＦＵＳＥ）３３３
はデータ読み出し動作では内部電源電圧を用いて動作す
るが、消去・書き込み動作には高電圧を要し、当該高電
圧は、内部昇圧回路によって形成してもよいし、また、
システムＬＳＩ３２０の後述するＥＰＲＯＭライタモー
ドのような所定の動作モードにおいて所定の外部接続電
極を介して外部から供給されるようにしてもよい。
【００６３】前記フラッシュメモリ（ＦＵＳＥ）３３３
はＤＲＡＭ３２５の救済情報（欠陥メモリセルを冗長メ
モリセルに置き換える為の制御情報）の格納に利用さ
れ、フラッシュメモリ（ＦＵＳＥ）３３３はキャッシュ
メモリ３２７の救済情報の格納に利用され、特に制限さ
れないが、ヒューズによる救済用プログラム回路に代え
て搭載されている。前記フラッシュメモリ３３３は入力
に対して出力の論理機能をその記憶情報が決定するプロ
グラマブルロジック回路を構成する。例えばフラッシュ
メモリ（ＦＵＳＥ）３３３は、アドレス信号の複数ビッ
トに対して所定の論理演算を行って得られる結果を予め
データとして保持することにより、アドレス入力信号の
論理値の組み合わせに応じた所定の論理演算結果を出力
するロジック回路として機能される。
はＤＲＡＭ３２５の救済情報（欠陥メモリセルを冗長メ
モリセルに置き換える為の制御情報）の格納に利用さ
れ、フラッシュメモリ（ＦＵＳＥ）３３３はキャッシュ
メモリ３２７の救済情報の格納に利用され、特に制限さ
れないが、ヒューズによる救済用プログラム回路に代え
て搭載されている。前記フラッシュメモリ３３３は入力
に対して出力の論理機能をその記憶情報が決定するプロ
グラマブルロジック回路を構成する。例えばフラッシュ
メモリ（ＦＵＳＥ）３３３は、アドレス信号の複数ビッ
トに対して所定の論理演算を行って得られる結果を予め
データとして保持することにより、アドレス入力信号の
論理値の組み合わせに応じた所定の論理演算結果を出力
するロジック回路として機能される。
【００６４】前記システムＬＳＩ３２０は、特に制限さ
れないが、単層ポリシリコンゲートプロセスによって単
結晶シリコンのような１個の半導体基板上に形成された
相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トラ
ンジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜
厚は２種類に分類される。
れないが、単層ポリシリコンゲートプロセスによって単
結晶シリコンのような１個の半導体基板上に形成された
相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トラ
ンジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜
厚は２種類に分類される。
【００６５】外部入出力回路３２２、アナログ入出力回
路３２３、ＤＲＡＭ３２５、フラッシュメモリ３３３、
ＡＤＣ３３０、及びＤＡＣ３３１は、特に制限されない
が、０．２μｍプロセス技術を用いた場合、ゲート長
０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジス
タを有する。これは、ゲート酸化膜で構成されるトンネ
ル酸化膜に比較的厚い膜厚を設定することがフラッシュ
メモリの情報保持性能を良好にする上で望ましく、その
他にＭＩＳトランジスタの動作電圧に対してある程度の
耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必
要があるからである。したがって、前記フラッシュメモ
リの不揮発性記憶素子を構成するＭＩＳトランジスタの
ゲート絶縁膜や、前記外部インタフェース回路に含まれ
るＭＩＳトランジスタのゲート絶縁膜等は、プロセスば
らつきによる許容誤差範囲内で等しい膜厚を有する事に
なる。前記ゲート絶縁膜厚のプロセスばらつきによる許
容範囲は特に制限されないが、０．２５μｍ〜０．２μ
ｍの最少加工寸法のプロセスでは、８．０ｎｍの目標膜
厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜
０．１５μｍの最少加工寸法のプロセスでは、６．５ｎ
ｍの目標膜厚に対して±０．３ｎｍ程度である。
路３２３、ＤＲＡＭ３２５、フラッシュメモリ３３３、
ＡＤＣ３３０、及びＤＡＣ３３１は、特に制限されない
が、０．２μｍプロセス技術を用いた場合、ゲート長
０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジス
タを有する。これは、ゲート酸化膜で構成されるトンネ
ル酸化膜に比較的厚い膜厚を設定することがフラッシュ
メモリの情報保持性能を良好にする上で望ましく、その
他にＭＩＳトランジスタの動作電圧に対してある程度の
耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必
要があるからである。したがって、前記フラッシュメモ
リの不揮発性記憶素子を構成するＭＩＳトランジスタの
ゲート絶縁膜や、前記外部インタフェース回路に含まれ
るＭＩＳトランジスタのゲート絶縁膜等は、プロセスば
らつきによる許容誤差範囲内で等しい膜厚を有する事に
なる。前記ゲート絶縁膜厚のプロセスばらつきによる許
容範囲は特に制限されないが、０．２５μｍ〜０．２μ
ｍの最少加工寸法のプロセスでは、８．０ｎｍの目標膜
厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜
０．１５μｍの最少加工寸法のプロセスでは、６．５ｎ
ｍの目標膜厚に対して±０．３ｎｍ程度である。
【００６６】これに対して、降圧された比較的低い内部
電圧を動作電源とする回路、即ち、ロジック回路３２
８、キャッシュメモリ３２７、ＣＰＵ３２６は、ゲート
長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジ
スタで構成される。レベルシフト回路は、特に制限され
ないが、双方のゲート酸化膜厚のＭＩＳトランジスタを
有している。
電圧を動作電源とする回路、即ち、ロジック回路３２
８、キャッシュメモリ３２７、ＣＰＵ３２６は、ゲート
長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジ
スタで構成される。レベルシフト回路は、特に制限され
ないが、双方のゲート酸化膜厚のＭＩＳトランジスタを
有している。
【００６７】上記夫々ゲート酸化膜厚の異なるＭＩＳト
ランジスタのゲート電極は同一膜厚のポリシリコン層に
よって構成されている。ここでポリシリコン層の同一膜
厚とは、プロセスばらつきによる許容範囲内で等しい膜
厚であることを意味し、ゲート膜厚のプロセスばらつき
による許容範囲は特に制限されないが、３０ｎｍ〜２０
０ｎｍの目標膜厚で±１０％程度ある。
ランジスタのゲート電極は同一膜厚のポリシリコン層に
よって構成されている。ここでポリシリコン層の同一膜
厚とは、プロセスばらつきによる許容範囲内で等しい膜
厚であることを意味し、ゲート膜厚のプロセスばらつき
による許容範囲は特に制限されないが、３０ｎｍ〜２０
０ｎｍの目標膜厚で±１０％程度ある。
【００６８】上述のゲート酸化膜は膜厚の等しいもの同
士で同じフォトマスクを用いて生成し、また、上述のポ
リシリコンゲートは膜厚の等しいもの同士で同じフォト
マスクを用いて生成することができる。このように、単
層ゲート構造の不揮発性記憶素子におけるゲート酸化膜
厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚
と共通化することにより、システムＬＳＩの製造プロセ
スを複雑化しないことを優先させて、フラッシュメモリ
の不揮発性記憶素子にある程度長い情報保持性能を持た
せることができる。
士で同じフォトマスクを用いて生成し、また、上述のポ
リシリコンゲートは膜厚の等しいもの同士で同じフォト
マスクを用いて生成することができる。このように、単
層ゲート構造の不揮発性記憶素子におけるゲート酸化膜
厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚
と共通化することにより、システムＬＳＩの製造プロセ
スを複雑化しないことを優先させて、フラッシュメモリ
の不揮発性記憶素子にある程度長い情報保持性能を持た
せることができる。
【００６９】図１５には本発明のシステムＬＳＩのテス
ティングフロー図が示されている。ウエハ完成（Ｓ１）
後、まずロジックテスタを用いたロジック回路のテスト
を行い（Ｓ２）、これにパスしたチップはメモリテスト
（Ｓ３）が実施される。メモリテストはチップ上に搭載
したビルト・イン・セルフ・テスト（ＢＩＳＴ）回路３
３２による自己診断により行われ、得られた欠陥情報は
前記フラッシュメモリ（ＦＵＳＥ）３３３の書込みデー
タとして記憶され、その記憶情報が決定するプログラマ
ブルロジック回路を構成して欠陥救済が完了する。次
に、メモリ救済が完了したチップは所定のパッケージ内
に組み立てが行われ（Ｓ４）、温度と電源電圧が加速さ
れた動作試験（バーンインテスト）が実施される（Ｓ
５）。このバーンインテストにおいて、例えばＤＲＡＭ
３２５のメモリセルにリフレッシュ不良等が発生した場
合、不良ビットを冗長ビットへ置換する２回目の救済を
実施し、救済情報はフラッシュメモリ（ＦＵＳＥ）３３
３へ書き込まれる。この後、ロジック回路の選別テスト
が行われて（Ｓ６）、動作速度等のグレード分けを行っ
た後、出荷される。
ティングフロー図が示されている。ウエハ完成（Ｓ１）
後、まずロジックテスタを用いたロジック回路のテスト
を行い（Ｓ２）、これにパスしたチップはメモリテスト
（Ｓ３）が実施される。メモリテストはチップ上に搭載
したビルト・イン・セルフ・テスト（ＢＩＳＴ）回路３
３２による自己診断により行われ、得られた欠陥情報は
前記フラッシュメモリ（ＦＵＳＥ）３３３の書込みデー
タとして記憶され、その記憶情報が決定するプログラマ
ブルロジック回路を構成して欠陥救済が完了する。次
に、メモリ救済が完了したチップは所定のパッケージ内
に組み立てが行われ（Ｓ４）、温度と電源電圧が加速さ
れた動作試験（バーンインテスト）が実施される（Ｓ
５）。このバーンインテストにおいて、例えばＤＲＡＭ
３２５のメモリセルにリフレッシュ不良等が発生した場
合、不良ビットを冗長ビットへ置換する２回目の救済を
実施し、救済情報はフラッシュメモリ（ＦＵＳＥ）３３
３へ書き込まれる。この後、ロジック回路の選別テスト
が行われて（Ｓ６）、動作速度等のグレード分けを行っ
た後、出荷される。
【００７０】《ＤＲＡＭハイブリッド救済ヒューズ》図
１６には本発明に係る半導体集積回路の一例である１Ｇ
ビットＤＲＡＭ３４０のチップ平面図が概略的に示され
ている。メモリアレー３４１〜３４４は４バンク構成で
あり、ボンディングパッド３４５はセンター配置されて
いる。Ｙデコーダ及びメインアンプは３５１〜３５４で
示されるようにメモリアレイ毎に設けられる。ワードド
ライバ３５５Ａ、Ｘデコーダ３５６Ａ、ワードドライバ
３５７Ａはメモリりアレイ３４１，３４２に共有され、
ワードドライバ３５５Ｂ、Ｘデコーダ３５６Ｂ、ワード
ドライバ３５７Ｂはメモリアレイ３４３，３４４に共有
される。
１６には本発明に係る半導体集積回路の一例である１Ｇ
ビットＤＲＡＭ３４０のチップ平面図が概略的に示され
ている。メモリアレー３４１〜３４４は４バンク構成で
あり、ボンディングパッド３４５はセンター配置されて
いる。Ｙデコーダ及びメインアンプは３５１〜３５４で
示されるようにメモリアレイ毎に設けられる。ワードド
ライバ３５５Ａ、Ｘデコーダ３５６Ａ、ワードドライバ
３５７Ａはメモリりアレイ３４１，３４２に共有され、
ワードドライバ３５５Ｂ、Ｘデコーダ３５６Ｂ、ワード
ドライバ３５７Ｂはメモリアレイ３４３，３４４に共有
される。
【００７１】救済ヒューズは、３４６，３４７で示され
る２０００本のレーザーヒューズが２セットと、３４８
で示される１００ビットのフラッシュメモリからなる電
気ヒューズがチップの中央部に配置されている。レーザ
ヒューズ３４６，３４７と電気ヒューズ３４８との関係
を回路回路接続的に示すと、例えば、図５２のＦｌａｓ
ｈヒューズとレーザ溶断ヒューズとの関係になる。
る２０００本のレーザーヒューズが２セットと、３４８
で示される１００ビットのフラッシュメモリからなる電
気ヒューズがチップの中央部に配置されている。レーザ
ヒューズ３４６，３４７と電気ヒューズ３４８との関係
を回路回路接続的に示すと、例えば、図５２のＦｌａｓ
ｈヒューズとレーザ溶断ヒューズとの関係になる。
【００７２】図１７には前記ＤＲＡＭ３４０のテスティ
ングフロー図が示されている。ウエハ完成（Ｓ１）後、
まずメモリテスタを用いたメモリテストを行い（Ｓ
２）、判明した欠陥ビットは冗長ビット、あるいは冗長
マットとの置換のためレーザーヒューズ救済が実施され
る（Ｓ３）。次に、所定のパッケージ内に組み立てが行
われ（Ｓ４）、温度と電源電圧が加速された動作試験で
あるバーンインテスト（Ｓ５）と、選別テスト（Ｓ６）
が実施される。このバーンインテスト（Ｓ５）におい
て、ＤＲＡＭ３４０のメモリセルにリフレッシュ不良等
の不良が発生した場合、不良ビットを冗長ビットへ置換
する２回目の電気ヒューズによる救済として、救済情報
をフラッシュメモリから成る電気ヒューズ３４８に書き
込む。この電気ヒューズ救済の後、被救済アドレスのメ
モリテストが実施され（Ｓ７）、この後で出荷される。
ングフロー図が示されている。ウエハ完成（Ｓ１）後、
まずメモリテスタを用いたメモリテストを行い（Ｓ
２）、判明した欠陥ビットは冗長ビット、あるいは冗長
マットとの置換のためレーザーヒューズ救済が実施され
る（Ｓ３）。次に、所定のパッケージ内に組み立てが行
われ（Ｓ４）、温度と電源電圧が加速された動作試験で
あるバーンインテスト（Ｓ５）と、選別テスト（Ｓ６）
が実施される。このバーンインテスト（Ｓ５）におい
て、ＤＲＡＭ３４０のメモリセルにリフレッシュ不良等
の不良が発生した場合、不良ビットを冗長ビットへ置換
する２回目の電気ヒューズによる救済として、救済情報
をフラッシュメモリから成る電気ヒューズ３４８に書き
込む。この電気ヒューズ救済の後、被救済アドレスのメ
モリテストが実施され（Ｓ７）、この後で出荷される。
【００７３】《フラッシュメモリ》図１８から図２１に
は、本発明に係る半導体集積回路の一例であるフラッシ
ュメモリの断面構造図が各製造工程毎に示されている。
は、本発明に係る半導体集積回路の一例であるフラッシ
ュメモリの断面構造図が各製造工程毎に示されている。
【００７４】先ず、図１８に示されるように、ｐ型半導
体基板２１上に深さ３００ｎｍの溝型素子分離領域２４
が形成され、次いで、フラッシュメモリ（フラッシュ
部）のコントロールゲートとなり且つｐ型チャンネルＭ
ＩＳトランジスタ（ＰＭＯＳ−Ｔｒ）が形成されるべき
ｎ型半導体領域２２と、ｎ型チャンネルＭＩＳトランジ
スタ（ＮＭＯＳ−Ｔｒ）が形成されるべきｐ型半導体領
域２３が形成され、厚さ７ｎｍのゲート酸化膜２６が成
長され、その後、フラッシュメモリの読み出しＭＩＳト
ランジスタ部のみに初期閾値電圧を調整するためのｎ型
不純物層２５が導入される。
体基板２１上に深さ３００ｎｍの溝型素子分離領域２４
が形成され、次いで、フラッシュメモリ（フラッシュ
部）のコントロールゲートとなり且つｐ型チャンネルＭ
ＩＳトランジスタ（ＰＭＯＳ−Ｔｒ）が形成されるべき
ｎ型半導体領域２２と、ｎ型チャンネルＭＩＳトランジ
スタ（ＮＭＯＳ−Ｔｒ）が形成されるべきｐ型半導体領
域２３が形成され、厚さ７ｎｍのゲート酸化膜２６が成
長され、その後、フラッシュメモリの読み出しＭＩＳト
ランジスタ部のみに初期閾値電圧を調整するためのｎ型
不純物層２５が導入される。
【００７５】次に、図１９に示されるように、周辺回路
トランジスタのゲート電極、及びフラッシュメモリのフ
ローティングゲートとなる厚さ２００ｎｍのポリシリコ
ン膜２７を堆積し、厚さ８０ｎｍのシリコン窒化膜から
なるサイドスペーサ３０を形成する。その後、フラッシ
ュメモリセルのコントロールゲートとなるｎ型半導体領
域２２の表面領域、及びｎ型チャンネルＭＩＳトランジ
スタＮＭＯＳ−Ｔｒのソース・ドレイン領域となるｎ型
拡散層３１、ｐ型チャンネルＭＩＳトランジスタＰＭＯ
Ｓ−Ｔｒのソース・ドレイン領域となるｐ型拡散層３２
を導入し、前記ポリシリコン膜２７と前記ｎ型拡散層３
１及びｐ型拡散層３２の表面領域に選択的に厚さ２０ｎ
ｍのコバルトシリサイド膜２９を形成する。
トランジスタのゲート電極、及びフラッシュメモリのフ
ローティングゲートとなる厚さ２００ｎｍのポリシリコ
ン膜２７を堆積し、厚さ８０ｎｍのシリコン窒化膜から
なるサイドスペーサ３０を形成する。その後、フラッシ
ュメモリセルのコントロールゲートとなるｎ型半導体領
域２２の表面領域、及びｎ型チャンネルＭＩＳトランジ
スタＮＭＯＳ−Ｔｒのソース・ドレイン領域となるｎ型
拡散層３１、ｐ型チャンネルＭＩＳトランジスタＰＭＯ
Ｓ−Ｔｒのソース・ドレイン領域となるｐ型拡散層３２
を導入し、前記ポリシリコン膜２７と前記ｎ型拡散層３
１及びｐ型拡散層３２の表面領域に選択的に厚さ２０ｎ
ｍのコバルトシリサイド膜２９を形成する。
【００７６】さらに、図２０に例示されるように、第１
層間絶縁膜３３の堆積とコンタクト穴の開口が行われ、
第１金属配線層３４が堆積され、そこに所定のパターン
が形成される。更に、第２層間絶縁膜３５の堆積と第１
スルーホールの開口、第２金属配線層３６の堆積とパタ
ーン形成が行われる。
層間絶縁膜３３の堆積とコンタクト穴の開口が行われ、
第１金属配線層３４が堆積され、そこに所定のパターン
が形成される。更に、第２層間絶縁膜３５の堆積と第１
スルーホールの開口、第２金属配線層３６の堆積とパタ
ーン形成が行われる。
【００７７】最後に、図２１に示されるように、第３層
間絶縁膜３７の堆積と第２スルーホールの開口が行わ
れ、第３金属配線層３８の堆積とパターン形成が行われ
る。そして、最終パッシペーション膜の堆積とボンディ
ングパッド上の開口工程を経てフラッシュメモリの製造
工程が完了する。
間絶縁膜３７の堆積と第２スルーホールの開口が行わ
れ、第３金属配線層３８の堆積とパターン形成が行われ
る。そして、最終パッシペーション膜の堆積とボンディ
ングパッド上の開口工程を経てフラッシュメモリの製造
工程が完了する。
【００７８】《高信頼化セル構造》図２２には、本発明
に係る半導体集積回路に含まれる不揮発性情報記憶セル
の更に別の例である高信頼化フラッシュメモリセルの等
価回路図が示されている。同図に示されるメモリセル
は、並列接続された３つ不揮発性記憶素子ＰＭ１，ＰＭ
２，ＰＭ３の各々のフローティングゲートが別個の読み
出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ３のゲー
ト電極として配置されており、３つの読み出しトランジ
スタＤＭ１，ＤＭ２，ＤＭ３はＯＲ論理をとるため、直
列に接続されている。書込みデータ線ＰＤＬと書込みワ
ード線ＰＷＬを選択することにより、３つの不揮発性記
憶素子ＰＭ１，ＰＭ２，ＰＭ３は同時に書込みが行わ
れ、全てのフローティングゲートに電子が保持され、３
つの読み出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ
３は同時にカットオフされる。電荷保持状態において、
ゲート酸化膜の欠陥や外部からの水分の浸入に起因した
電荷漏洩が発生する場合、３つの不揮発性記憶素子ＰＭ
１，ＰＭ２，ＰＭ３の内いずれかの２つまでが上記不良
をきたしても、読み出し電流パスはカットオフされたま
まであるため、不良とならず、これによって、長期のデ
ータ保持性能を更に向上させ、読み出し不良率の著しい
低下を実現することができる。
に係る半導体集積回路に含まれる不揮発性情報記憶セル
の更に別の例である高信頼化フラッシュメモリセルの等
価回路図が示されている。同図に示されるメモリセル
は、並列接続された３つ不揮発性記憶素子ＰＭ１，ＰＭ
２，ＰＭ３の各々のフローティングゲートが別個の読み
出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ３のゲー
ト電極として配置されており、３つの読み出しトランジ
スタＤＭ１，ＤＭ２，ＤＭ３はＯＲ論理をとるため、直
列に接続されている。書込みデータ線ＰＤＬと書込みワ
ード線ＰＷＬを選択することにより、３つの不揮発性記
憶素子ＰＭ１，ＰＭ２，ＰＭ３は同時に書込みが行わ
れ、全てのフローティングゲートに電子が保持され、３
つの読み出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ
３は同時にカットオフされる。電荷保持状態において、
ゲート酸化膜の欠陥や外部からの水分の浸入に起因した
電荷漏洩が発生する場合、３つの不揮発性記憶素子ＰＭ
１，ＰＭ２，ＰＭ３の内いずれかの２つまでが上記不良
をきたしても、読み出し電流パスはカットオフされたま
まであるため、不良とならず、これによって、長期のデ
ータ保持性能を更に向上させ、読み出し不良率の著しい
低下を実現することができる。
【００７９】《微細セル構造》図２３には本発明に係る
半導体集積回路に含まれる不揮発性情報記憶セルの更に
別の例である微細面積フラッシュメモリセルの等価回路
図が示されている。同図に示されるメモリセルは、不揮
発性記憶素子ＰＭのフローティングゲートが読み出しＭ
ＩＳトランジスタＤＭのゲート電極として配置されてお
り、セル面積を最小にできる。これによってチャージ対
策が施され、更に、電荷保持特性を確保するため、換言
すればデータリテンションに対しても耐性を増すため
に、使用するゲート酸化膜を１０ｎｍ以上に厚く設定す
る。
半導体集積回路に含まれる不揮発性情報記憶セルの更に
別の例である微細面積フラッシュメモリセルの等価回路
図が示されている。同図に示されるメモリセルは、不揮
発性記憶素子ＰＭのフローティングゲートが読み出しＭ
ＩＳトランジスタＤＭのゲート電極として配置されてお
り、セル面積を最小にできる。これによってチャージ対
策が施され、更に、電荷保持特性を確保するため、換言
すればデータリテンションに対しても耐性を増すため
に、使用するゲート酸化膜を１０ｎｍ以上に厚く設定す
る。
【００８０】《電圧センス型セル》図２４には本発明に
係る半導体集積回路に含まれる不揮発性情報記憶セルの
更に別の例である電圧センス型のフラッシュメモリセル
の等価回路図が示されている。同図に示されるメモリセ
ルは、並列接続された２つの不揮発性記憶素子ＰＭ１、
ＰＭ２の各々のフローティングゲートが、直列接続され
た読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート
電極として配置されており、読み出しＭＩＳトランジス
タＤＭ１と電源線Ｖｃｃとの間に読み出しＭＩＳトラン
ジスタが直列形態で配置されている。読み出し動作は、
読み出しワード線ＲＷＬを選択し、読み出しデータ線Ｒ
ＤＬ上に現れる電圧をセンスすることにより行う。すな
わち、読み出しＭＩＳトランジスタＤＭ１、ＤＭ２がカ
ットオフ状態か否かに応じて、読み出しデータ線ＲＤＬ
の電位変化を図示しない電圧検出型のセンスアンプなど
によって検出する。
係る半導体集積回路に含まれる不揮発性情報記憶セルの
更に別の例である電圧センス型のフラッシュメモリセル
の等価回路図が示されている。同図に示されるメモリセ
ルは、並列接続された２つの不揮発性記憶素子ＰＭ１、
ＰＭ２の各々のフローティングゲートが、直列接続され
た読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート
電極として配置されており、読み出しＭＩＳトランジス
タＤＭ１と電源線Ｖｃｃとの間に読み出しＭＩＳトラン
ジスタが直列形態で配置されている。読み出し動作は、
読み出しワード線ＲＷＬを選択し、読み出しデータ線Ｒ
ＤＬ上に現れる電圧をセンスすることにより行う。すな
わち、読み出しＭＩＳトランジスタＤＭ１、ＤＭ２がカ
ットオフ状態か否かに応じて、読み出しデータ線ＲＤＬ
の電位変化を図示しない電圧検出型のセンスアンプなど
によって検出する。
【００８１】《メタルカバー型メモリセル》図２５には
本発明に係る半導体集積回路に含まれる不揮発性情報記
憶セルの更に別の例であるメタルカバー型のフラッシュ
メモリセルの平面レイアウトが示されている。また、図
２６には、図２５中のＣ−Ｃ‘断面が示されている。同
図に示されるメモリセルでは、読み出しデータ線（ＲＤ
Ｌ）を構成する第３金属配線層４１が、下部に配置され
たフローティングゲート領域７、２７を覆うように配置
されており、これによって、外部からのＸ線、放射線、
光等の入射による保持電荷のフローティングゲートから
の励起放出を防止することが可能となり、長期のデータ
保持性能を更に向上させることできる。
本発明に係る半導体集積回路に含まれる不揮発性情報記
憶セルの更に別の例であるメタルカバー型のフラッシュ
メモリセルの平面レイアウトが示されている。また、図
２６には、図２５中のＣ−Ｃ‘断面が示されている。同
図に示されるメモリセルでは、読み出しデータ線（ＲＤ
Ｌ）を構成する第３金属配線層４１が、下部に配置され
たフローティングゲート領域７、２７を覆うように配置
されており、これによって、外部からのＸ線、放射線、
光等の入射による保持電荷のフローティングゲートから
の励起放出を防止することが可能となり、長期のデータ
保持性能を更に向上させることできる。
【００８２】図２７には、本発明に係る半導体集積回路
に含まれる不揮発性情報記憶セルの更に別の例であるメ
タルカバー型のフラッシュメモリセルの平面レイアウト
が示される。図２８には、図２７中のＤ−Ｄ‘断面の構
造が示される。同図に示されるメモリセルは、書込みデ
ータ線（ＰＤＬ）を構成する第２金属配線層４２が、下
部に配置されたフローティングゲート領域７、２７を覆
うように配置されており、これによって、外部からのＸ
線、放射線、光等の入射による保持電荷のフローティン
グゲートからの励起放出を防止することが可能となり、
長期のデータ保持性能を更に向上させることができる。
に含まれる不揮発性情報記憶セルの更に別の例であるメ
タルカバー型のフラッシュメモリセルの平面レイアウト
が示される。図２８には、図２７中のＤ−Ｄ‘断面の構
造が示される。同図に示されるメモリセルは、書込みデ
ータ線（ＰＤＬ）を構成する第２金属配線層４２が、下
部に配置されたフローティングゲート領域７、２７を覆
うように配置されており、これによって、外部からのＸ
線、放射線、光等の入射による保持電荷のフローティン
グゲートからの励起放出を防止することが可能となり、
長期のデータ保持性能を更に向上させることができる。
【００８３】《ＰＭＯＳセル》図２９には本発明に係る
半導体集積回路に含まれる不揮発性情報記憶セルの更に
別の例であるｐ型チャンネルＭＩＳトランジスタを用い
たフラッシュメモリセルの等価回路図が示される。同図
に示されるメモリセルは、読み出しＭＩＳトランジスタ
ＥＭ１，ＥＭ２がｐ型チャンネルＭＩＳトランジスタで
あり、ＯＲ論理を構成するため読み出しＭＩＳトランジ
スタは並列接続されている。読み出しＭＩＳトランジス
タＥＭ１，ＥＭ２の初期閾値電圧（Ｖｔｈｐeｍ）は図
３０に示した電圧電流特性において、初期状態ではノー
マリーオフに設定され、フローティングゲートに電子が
保持されてオンすることになる。したがって、電荷保持
状態において、何れか一方のフローティングゲートの電
荷が漏洩して不良を起こしても、読み出し電流パスはオ
ン状態ままであるため、不良とならず、これによって、
長期のデータ保持性能を向上させ、読み出し不良率の低
下を実現することができる。図３１には図２９のメモリ
セルの平面レイアウトが例示されている。
半導体集積回路に含まれる不揮発性情報記憶セルの更に
別の例であるｐ型チャンネルＭＩＳトランジスタを用い
たフラッシュメモリセルの等価回路図が示される。同図
に示されるメモリセルは、読み出しＭＩＳトランジスタ
ＥＭ１，ＥＭ２がｐ型チャンネルＭＩＳトランジスタで
あり、ＯＲ論理を構成するため読み出しＭＩＳトランジ
スタは並列接続されている。読み出しＭＩＳトランジス
タＥＭ１，ＥＭ２の初期閾値電圧（Ｖｔｈｐeｍ）は図
３０に示した電圧電流特性において、初期状態ではノー
マリーオフに設定され、フローティングゲートに電子が
保持されてオンすることになる。したがって、電荷保持
状態において、何れか一方のフローティングゲートの電
荷が漏洩して不良を起こしても、読み出し電流パスはオ
ン状態ままであるため、不良とならず、これによって、
長期のデータ保持性能を向上させ、読み出し不良率の低
下を実現することができる。図３１には図２９のメモリ
セルの平面レイアウトが例示されている。
【００８４】《２ＮＡＮＤ型セル》図３２には本発明に
係る半導体集積回路に含まれる不揮発性情報記憶セルの
更に別の例である２ＮＡＮＤ型のフラッシュメモリセル
の等価回路が示される。同図に示されるメモリセルは、
並列接続された２つのｐ型チャンネルＭＩＳトランジス
タＥＭ１，ＥＭ２と直列接続された２つのｎ型チャンネ
ルＭＩＳトランジスタＤＭ１，ＤＭ２とから読み出し回
路部が構成された、いわゆる２ＮＡＮＤ論理を構成して
いる。読み出しデータ線は、ｐ型チャンネルＭＩＳトラ
ンジスタＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトラン
ジスタＤＭ１，ＤＭ２の接続点、すなわち、２ＮＡＮＤ
の出力に接続されているため、読み出し時のデータ線電
圧としてほぼ電源電圧振幅を得ることができ、センスア
ンプは不要となる。ｐ型チャンネルＭＩＳトランジスタ
ＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトランジスタＤ
Ｍ１，ＤＭ２の初期閾値電圧の設定は、図３３に例示し
た電圧電流特性から理解されるように、フローティング
ゲートへの電荷の有無によって、オン・オフが対称とな
るように設定される。図３４には図３２のメモリセルの
平面レイアウトが例示されているが、同図より理解され
るように、構成素子数が多いためセル面積が大きくなる
反面、センスアンプが不要となるメリットもあり、メモ
リモジュール面積は必ずしも大きくはならない。
係る半導体集積回路に含まれる不揮発性情報記憶セルの
更に別の例である２ＮＡＮＤ型のフラッシュメモリセル
の等価回路が示される。同図に示されるメモリセルは、
並列接続された２つのｐ型チャンネルＭＩＳトランジス
タＥＭ１，ＥＭ２と直列接続された２つのｎ型チャンネ
ルＭＩＳトランジスタＤＭ１，ＤＭ２とから読み出し回
路部が構成された、いわゆる２ＮＡＮＤ論理を構成して
いる。読み出しデータ線は、ｐ型チャンネルＭＩＳトラ
ンジスタＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトラン
ジスタＤＭ１，ＤＭ２の接続点、すなわち、２ＮＡＮＤ
の出力に接続されているため、読み出し時のデータ線電
圧としてほぼ電源電圧振幅を得ることができ、センスア
ンプは不要となる。ｐ型チャンネルＭＩＳトランジスタ
ＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトランジスタＤ
Ｍ１，ＤＭ２の初期閾値電圧の設定は、図３３に例示し
た電圧電流特性から理解されるように、フローティング
ゲートへの電荷の有無によって、オン・オフが対称とな
るように設定される。図３４には図３２のメモリセルの
平面レイアウトが例示されているが、同図より理解され
るように、構成素子数が多いためセル面積が大きくなる
反面、センスアンプが不要となるメリットもあり、メモ
リモジュール面積は必ずしも大きくはならない。
【００８５】《自己学習型２ＮＡＮＤゲート》図３５に
は本発明に係る半導体集積回路に含まれる不揮発性情報
記憶セルの更に別の例である自己学習型の２ＮＡＮＤゲ
ートの回路図が示されている。同図に示される２ＮＡＮ
Ｄゲートは、伝源泉Ｖｃｃと出力ＯＵＴとの間に並列接
続された２つのｐ型チャンネルＭＩＳトランジスタＬＰ
Ｍ１，ＬＰＭ２が設けられ、不揮発性記憶素子ＰＭ２と
ｐ型チャンネルＭＩＳトランジスタＬＰＭ１との間には
ｎチャンネル型ＭＯＳトランジスタＬＮＭ１，ＬＮＭ２
が直列配置されている。前記ＭＩＳトランジスタＬＰＭ
２、ＬＮＭ２のゲートは不揮発性記憶素子ＰＭ２のフロ
ーティングゲートと共通化され、前記ＭＩＳトランジス
タＬＰＭ１、ＬＮＭ１のゲートは不揮発性記憶素子ＰＭ
１のフローティングゲートと共通化される。不揮発性記
憶素子ＰＭ１，ＰＭ２は回路にソース線Ｖｓｓとドレイ
ン線Ｖｐｐとの間に並列配置される。ソース線Ｖｓｓに
は回路の接地電位が、ドレイン線Ｖｐｐには書込み用高
電圧が印加される。
は本発明に係る半導体集積回路に含まれる不揮発性情報
記憶セルの更に別の例である自己学習型の２ＮＡＮＤゲ
ートの回路図が示されている。同図に示される２ＮＡＮ
Ｄゲートは、伝源泉Ｖｃｃと出力ＯＵＴとの間に並列接
続された２つのｐ型チャンネルＭＩＳトランジスタＬＰ
Ｍ１，ＬＰＭ２が設けられ、不揮発性記憶素子ＰＭ２と
ｐ型チャンネルＭＩＳトランジスタＬＰＭ１との間には
ｎチャンネル型ＭＯＳトランジスタＬＮＭ１，ＬＮＭ２
が直列配置されている。前記ＭＩＳトランジスタＬＰＭ
２、ＬＮＭ２のゲートは不揮発性記憶素子ＰＭ２のフロ
ーティングゲートと共通化され、前記ＭＩＳトランジス
タＬＰＭ１、ＬＮＭ１のゲートは不揮発性記憶素子ＰＭ
１のフローティングゲートと共通化される。不揮発性記
憶素子ＰＭ１，ＰＭ２は回路にソース線Ｖｓｓとドレイ
ン線Ｖｐｐとの間に並列配置される。ソース線Ｖｓｓに
は回路の接地電位が、ドレイン線Ｖｐｐには書込み用高
電圧が印加される。
【００８６】同図に示される２ＮＡＮＤゲートは、入力
信号ＩＮ１，ＩＮ２に対してＮＡＮＤ出力ＯＵＴを得る
事ができる。更に、不揮発性記憶素子ＰＭ１，ＰＭ２の
ソースが回路の接地電圧に、ドレインが書込み高電圧に
接続されているので、入力信号ＩＮ１，ＩＮ２のハイレ
ベルパルス信号の入力回数若しくはハイレベルパルス数
に比例して、信号伝達特性が図３６に例示されるように
ハイ出力側へ遷移して行く、という自己学習機能を有す
る。尚、図３７には図３５のメモリセルの平面レイアウ
トが例示されている。
信号ＩＮ１，ＩＮ２に対してＮＡＮＤ出力ＯＵＴを得る
事ができる。更に、不揮発性記憶素子ＰＭ１，ＰＭ２の
ソースが回路の接地電圧に、ドレインが書込み高電圧に
接続されているので、入力信号ＩＮ１，ＩＮ２のハイレ
ベルパルス信号の入力回数若しくはハイレベルパルス数
に比例して、信号伝達特性が図３６に例示されるように
ハイ出力側へ遷移して行く、という自己学習機能を有す
る。尚、図３７には図３５のメモリセルの平面レイアウ
トが例示されている。
【００８７】《ゲート酸化膜劣化モニター》図３８には
本発明に係る不揮発性記憶素子を適用したゲート酸化膜
劣化モニターの回路図が示される。不揮発性記憶素子Ｐ
１に読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩＳ
トランジスタＳＭ１を直列接続し、同様に不揮発性記憶
素子Ｐ１２読み出しＭＩＳトランジスタＤＭ２及び選択
ＭＩＳトランジスタＳＭ２を直列接続する。不揮発性記
憶素子Ｐ１，Ｐ２は標準ＭＩＳトランジスタと容量ＭＩ
Ｓトランジスタとによって構成される。読み出しＭＩＳ
トランジスタＤＭ１、ＤＭ２のドレイン電圧が差動アン
プ３７０の差動入力とされる。一方の不揮発性記憶素子
Ｐ２のコントロールゲートは回路の接地電圧Ｖｓｓに結
合される。他方の不揮発性記憶素子Ｐ１のコントロール
ゲート及び選択ＭＩＳトランジスタＳＭ１，ＳＭ２のゲ
ート電極は、信号ＭＧを入力に受ける相補型インバータ
回路の出力に結合される。実使用状態で不揮発性記憶素
子のフローティングゲートに対するＨＥ注入による特性
劣化に応じて、ＤＭ１，ＤＭ２の分圧電圧が変化する。
その差電圧が差動増幅回路３７０で増幅されることによ
って、フローティングゲートに対するＨＥ注入量をモニ
タすることが可能になる。
本発明に係る不揮発性記憶素子を適用したゲート酸化膜
劣化モニターの回路図が示される。不揮発性記憶素子Ｐ
１に読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩＳ
トランジスタＳＭ１を直列接続し、同様に不揮発性記憶
素子Ｐ１２読み出しＭＩＳトランジスタＤＭ２及び選択
ＭＩＳトランジスタＳＭ２を直列接続する。不揮発性記
憶素子Ｐ１，Ｐ２は標準ＭＩＳトランジスタと容量ＭＩ
Ｓトランジスタとによって構成される。読み出しＭＩＳ
トランジスタＤＭ１、ＤＭ２のドレイン電圧が差動アン
プ３７０の差動入力とされる。一方の不揮発性記憶素子
Ｐ２のコントロールゲートは回路の接地電圧Ｖｓｓに結
合される。他方の不揮発性記憶素子Ｐ１のコントロール
ゲート及び選択ＭＩＳトランジスタＳＭ１，ＳＭ２のゲ
ート電極は、信号ＭＧを入力に受ける相補型インバータ
回路の出力に結合される。実使用状態で不揮発性記憶素
子のフローティングゲートに対するＨＥ注入による特性
劣化に応じて、ＤＭ１，ＤＭ２の分圧電圧が変化する。
その差電圧が差動増幅回路３７０で増幅されることによ
って、フローティングゲートに対するＨＥ注入量をモニ
タすることが可能になる。
【００８８】《差動増幅型セル》図３９には本発明に係
る半導体集積回路に含まれる不揮発性情報記憶セルの更
に別の例である差動増幅型フラッシュセルの等価回路が
示される。同図に示される情報記憶セルは、図２３のセ
ル構造を反転、非反転側に夫々設け、双方を別々に書き
込み可能に構成されている。即ち、不揮発性記憶素子Ｐ
Ｍ１、読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩ
ＳトランジスタＳＭ１の直列回路と、不揮発性記憶素子
ＰＭ２、読み出しＭＩＳトランジスタＤＭ２及び選択Ｍ
ＩＳトランジスタＳＭ２の直列回路とを有し、読み出し
ＭＩＳトランジスタＤＭ１のドレインを相補読み出しデ
ータ線の一方ＲＤＬＴに、読み出しＭＩＳトランジスタ
ＤＭ２のドレインを相補読み出しデータ線の他方ＲＤＬ
Ｂに接続し、不揮発性記憶素子ＰＭ１のコントロールゲ
ートに書込みワード線ＰＷＬＴを、不揮発性記憶素子Ｐ
Ｍ２のコントロールゲートに書込みワード線ＰＷＬＢ
を、接続して構成される。不揮発性記憶素子ＰＭ１，Ｐ
Ｍ２は相互に一方が書込み状態、他方が消去状態にされ
て、情報を記憶する。尚、図４０には図３９のフラッシ
ュセルの平面レイアウトが例示されている。
る半導体集積回路に含まれる不揮発性情報記憶セルの更
に別の例である差動増幅型フラッシュセルの等価回路が
示される。同図に示される情報記憶セルは、図２３のセ
ル構造を反転、非反転側に夫々設け、双方を別々に書き
込み可能に構成されている。即ち、不揮発性記憶素子Ｐ
Ｍ１、読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩ
ＳトランジスタＳＭ１の直列回路と、不揮発性記憶素子
ＰＭ２、読み出しＭＩＳトランジスタＤＭ２及び選択Ｍ
ＩＳトランジスタＳＭ２の直列回路とを有し、読み出し
ＭＩＳトランジスタＤＭ１のドレインを相補読み出しデ
ータ線の一方ＲＤＬＴに、読み出しＭＩＳトランジスタ
ＤＭ２のドレインを相補読み出しデータ線の他方ＲＤＬ
Ｂに接続し、不揮発性記憶素子ＰＭ１のコントロールゲ
ートに書込みワード線ＰＷＬＴを、不揮発性記憶素子Ｐ
Ｍ２のコントロールゲートに書込みワード線ＰＷＬＢ
を、接続して構成される。不揮発性記憶素子ＰＭ１，Ｐ
Ｍ２は相互に一方が書込み状態、他方が消去状態にされ
て、情報を記憶する。尚、図４０には図３９のフラッシ
ュセルの平面レイアウトが例示されている。
【００８９】《ＥＣＣ内蔵ヒューズモジュール》図４１
には本発明に係る半導体集積回路の更に別の例であるヒ
ューズモジュールのブロック図が示される。同図に示さ
れるヒューズモジュールは、不揮発性情報記憶セル群と
して５個の不揮発性記憶ブロック（７ｂＦｉｌｅ＃０〜
７ｂＦｉｌｅ＃４）を有する不揮発性メモリ３８０、前
記不揮発性メモリ３８０から出力される３５ビットのデ
ータｑ０−３４に対してハミングコードを生成するハミ
ングコードジェネレータ３８１、ハミングコードジェネ
レータ３８１で生成されたハミングコードを記憶する不
揮発性記憶ブロック（７ｂＦｉｌｅ＃５）を有する不揮
発メモリ３８２、不揮発メモリブロック３８２から出力
されるハミングコードと前記不揮発性メモリ３８０から
出力される３５ビットのデータｑ０−３４とを入力し、
入力データに対して誤り訂正を行う事ができるエラー訂
正回路３８３、及び制御回路３８４を有する。不揮発性
メモリ３８０に対する書込みデータはｄ０−６として外
部から与えられる。エラー訂正回路３８３の出力はｑｃ
０−３４として図示されている。コントローラ３８４に
は不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌ
ｅ＃４を選択するためのアドレス信号ａ０−２、読み出
し動作の指示信号ｒｄ、書込み動作の指示信号ｐｒｇが
入力される。
には本発明に係る半導体集積回路の更に別の例であるヒ
ューズモジュールのブロック図が示される。同図に示さ
れるヒューズモジュールは、不揮発性情報記憶セル群と
して５個の不揮発性記憶ブロック（７ｂＦｉｌｅ＃０〜
７ｂＦｉｌｅ＃４）を有する不揮発性メモリ３８０、前
記不揮発性メモリ３８０から出力される３５ビットのデ
ータｑ０−３４に対してハミングコードを生成するハミ
ングコードジェネレータ３８１、ハミングコードジェネ
レータ３８１で生成されたハミングコードを記憶する不
揮発性記憶ブロック（７ｂＦｉｌｅ＃５）を有する不揮
発メモリ３８２、不揮発メモリブロック３８２から出力
されるハミングコードと前記不揮発性メモリ３８０から
出力される３５ビットのデータｑ０−３４とを入力し、
入力データに対して誤り訂正を行う事ができるエラー訂
正回路３８３、及び制御回路３８４を有する。不揮発性
メモリ３８０に対する書込みデータはｄ０−６として外
部から与えられる。エラー訂正回路３８３の出力はｑｃ
０−３４として図示されている。コントローラ３８４に
は不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌ
ｅ＃４を選択するためのアドレス信号ａ０−２、読み出
し動作の指示信号ｒｄ、書込み動作の指示信号ｐｒｇが
入力される。
【００９０】図４８には前記ハミングコードジェネレー
タ３８１によるハミングコード生々論理の一例と、前記
エラー訂正回路３８３によるエラー検出及びエラー訂正
論理の一例が示される。
タ３８１によるハミングコード生々論理の一例と、前記
エラー訂正回路３８３によるエラー検出及びエラー訂正
論理の一例が示される。
【００９１】図４２には不揮発性記憶ブロック７ｂＦｉ
ｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々
の不揮発性記憶ブロックは、相互に等しく構成された単
位情報セル３８６を７ビット分有する。単位情報セル３
８６に対する制御はバイアスコントローラ３８５が行
う。バイアスコントローラ３８５は制御回路３８４から
の指示に基づいて単位情報セル３８６に対する制御信号
ｒｄ，ｐｒｇ，ｓｅｔ，ｓｌ，ｃｇを出力する。
ｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々
の不揮発性記憶ブロックは、相互に等しく構成された単
位情報セル３８６を７ビット分有する。単位情報セル３
８６に対する制御はバイアスコントローラ３８５が行
う。バイアスコントローラ３８５は制御回路３８４から
の指示に基づいて単位情報セル３８６に対する制御信号
ｒｄ，ｐｒｇ，ｓｅｔ，ｓｌ，ｃｇを出力する。
【００９２】図４４には単位情報セル３８６の一例が示
される。単位情報セル３８６はメモリセル部３８７と書
込み読み出し制御回路３８８によって構成される。
される。単位情報セル３８６はメモリセル部３８７と書
込み読み出し制御回路３８８によって構成される。
【００９３】メモリセル部３８７は、図５４と同様にＭ
ＩＳ容量素子ＰＭ１ｂとＭＩＳトランジスタＰＭ１ａに
よって構成された不揮発性記憶素子ＰＭ１、ＭＩＳ容量
素子ＰＭ２ｂとＭＩＳトランジスタＰＭ２ａによって構
成された不揮発性記憶素子ＰＭ２を有する。
ＩＳ容量素子ＰＭ１ｂとＭＩＳトランジスタＰＭ１ａに
よって構成された不揮発性記憶素子ＰＭ１、ＭＩＳ容量
素子ＰＭ２ｂとＭＩＳトランジスタＰＭ２ａによって構
成された不揮発性記憶素子ＰＭ２を有する。
【００９４】図４４の構成では読み出しＭＩＳトランジ
スタＤＭ１，ＤＭ２はエンハンスメントタイプで構成さ
れる。このＭＩＳトランジスタＤＭ１，ＤＭ２の電圧―
電流特性は図５１に例示される通りであり、コントロー
ルゲート電圧ｃｇに対する電圧―電流特性は、対応する
不揮発性記憶素子の書込み状態と消去状態により相違す
る。“１”は書込み状態、“０”は消去状態の時を意味
する。
スタＤＭ１，ＤＭ２はエンハンスメントタイプで構成さ
れる。このＭＩＳトランジスタＤＭ１，ＤＭ２の電圧―
電流特性は図５１に例示される通りであり、コントロー
ルゲート電圧ｃｇに対する電圧―電流特性は、対応する
不揮発性記憶素子の書込み状態と消去状態により相違す
る。“１”は書込み状態、“０”は消去状態の時を意味
する。
【００９５】読み出しＭＩＳトランジスタＤＭ２のドレ
インはｎチャンネル型のＭＩＳトランジスタＴＲ３，Ｔ
Ｒ４を介して制御ノードｐｕに結合され、トランジスタ
ＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとして書
込み読み出し制御回路３８８に与えられる。前記ＭＩＳ
ｔｏｒａｎｎｊｉｓｕｔａＰＭ１ａ、ＰＭ２ａは夫々ｎ
チャンネル型ＭＩＳトランジスタＴＲ１，ＴＲ２を介し
て制御ノードｗｌに結合される。トランジスタＴＲ１〜
ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃｇ
はコントロールゲート、ｓｌはソース線に相当する。
インはｎチャンネル型のＭＩＳトランジスタＴＲ３，Ｔ
Ｒ４を介して制御ノードｐｕに結合され、トランジスタ
ＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとして書
込み読み出し制御回路３８８に与えられる。前記ＭＩＳ
ｔｏｒａｎｎｊｉｓｕｔａＰＭ１ａ、ＰＭ２ａは夫々ｎ
チャンネル型ＭＩＳトランジスタＴＲ１，ＴＲ２を介し
て制御ノードｗｌに結合される。トランジスタＴＲ１〜
ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃｇ
はコントロールゲート、ｓｌはソース線に相当する。
【００９６】図４６にはメモリセル部３８７のレイアウ
トパターンが例示される。同図において、メモリセル部
３８７はｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷに形
成される。Ｎ＋はｐ型ウェル領域ＰＷに形成されたｎ型
拡散領域であり、ｎチャンネルＭＩＳトランジスタのソ
ース電極及びドレイン電極とされる。ＡＧはＴＲ１，Ｔ
Ｒ２等のゲート電極、ＣＯＮＴはコンタクトホールであ
る。Ｐ＋はｎ型ウェル領域ＮＷに形成された拡散層であ
り、ＰＭ１ｂ，ＰＭ２ｂによって構成されるコントロー
ルゲートである。
トパターンが例示される。同図において、メモリセル部
３８７はｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷに形
成される。Ｎ＋はｐ型ウェル領域ＰＷに形成されたｎ型
拡散領域であり、ｎチャンネルＭＩＳトランジスタのソ
ース電極及びドレイン電極とされる。ＡＧはＴＲ１，Ｔ
Ｒ２等のゲート電極、ＣＯＮＴはコンタクトホールであ
る。Ｐ＋はｎ型ウェル領域ＮＷに形成された拡散層であ
り、ＰＭ１ｂ，ＰＭ２ｂによって構成されるコントロー
ルゲートである。
【００９７】図４３には前記バイアスコントローラ３８
５による単位情報セル３８６の制御態様が例示される。
図４７には、その制御態様に従った単位情報セル３８６
に対数するプログラム動作のタイミングチャートの一例
が示される。図４５には単位情報セル３８６に対するプ
ログラム完了後におけるヒューズモジュールの実使用状
態での読み出しタイミングチャートが示される。
５による単位情報セル３８６の制御態様が例示される。
図４７には、その制御態様に従った単位情報セル３８６
に対数するプログラム動作のタイミングチャートの一例
が示される。図４５には単位情報セル３８６に対するプ
ログラム完了後におけるヒューズモジュールの実使用状
態での読み出しタイミングチャートが示される。
【００９８】それら図面に示される動作を要約する。デ
ータ書込み時は、端子ｓｌ、ｃｇに５Ｖ、端子ｗｌを０
Ｖとして不揮発性記憶素子ＰＭ１，ＰＭ２をオンさせ、
端子ｓｌ側からフローティングゲートにホットエレクト
ロン注入を行う。消去動作は、端子ｓｌにのみ５Ｖを印
加し、トンネル放出によりフローティングゲートから電
子を放出させる。読み出し動作では、端子ｐｕを１．５
Ｖ、端子ｃｇに１．５Ｖを印加し、フローティングゲー
ト上の蓄積電荷に応じたトランジスタＤＭ１，ＤＭ２の
スイッチ状態若しくは相互コンダクタンス状態で決まる
端子ｒｌの電位を後段のラッチ回路にラッチさせる。読
み出し動作では、不揮発性記憶素子ＰＭ１ａ，ＰＭ２ａ
のソース電極（ｓｌ）及びドレイン電極（ｗｌ）側は共
に０Ｖに固定されている。したがって、読み出し時に、
トランジスタＰＭ１ａ，ＰＭ２ａから弱いホットエレク
トロンがフローティングゲートに注入されることはな
い。その際、読み出しＭＩＳトランジスタＤＭ１，ＤＭ
２からフローティングゲートに弱いホットエレクトロン
注入が発生しようとするが、ＴＲ４，ＴＲ３、ＤＭ２、
ＤＭ１が縦積みされているから、読み出しＭＩＳトラン
ジスタＤＭ１，ＤＭ２のドレイン電圧はｐｕ以下の電圧
になり、また、読み出し時におけるｃｇの制御レベルも
低いので、そのようなホットエレクトロン注入は実質的
に無視し得るほど小さいと推定することができる。した
がって、不揮発性記憶素子ＰＭ１，ＰＭ２それ自体の読
み出し不良率は低くされる。
ータ書込み時は、端子ｓｌ、ｃｇに５Ｖ、端子ｗｌを０
Ｖとして不揮発性記憶素子ＰＭ１，ＰＭ２をオンさせ、
端子ｓｌ側からフローティングゲートにホットエレクト
ロン注入を行う。消去動作は、端子ｓｌにのみ５Ｖを印
加し、トンネル放出によりフローティングゲートから電
子を放出させる。読み出し動作では、端子ｐｕを１．５
Ｖ、端子ｃｇに１．５Ｖを印加し、フローティングゲー
ト上の蓄積電荷に応じたトランジスタＤＭ１，ＤＭ２の
スイッチ状態若しくは相互コンダクタンス状態で決まる
端子ｒｌの電位を後段のラッチ回路にラッチさせる。読
み出し動作では、不揮発性記憶素子ＰＭ１ａ，ＰＭ２ａ
のソース電極（ｓｌ）及びドレイン電極（ｗｌ）側は共
に０Ｖに固定されている。したがって、読み出し時に、
トランジスタＰＭ１ａ，ＰＭ２ａから弱いホットエレク
トロンがフローティングゲートに注入されることはな
い。その際、読み出しＭＩＳトランジスタＤＭ１，ＤＭ
２からフローティングゲートに弱いホットエレクトロン
注入が発生しようとするが、ＴＲ４，ＴＲ３、ＤＭ２、
ＤＭ１が縦積みされているから、読み出しＭＩＳトラン
ジスタＤＭ１，ＤＭ２のドレイン電圧はｐｕ以下の電圧
になり、また、読み出し時におけるｃｇの制御レベルも
低いので、そのようなホットエレクトロン注入は実質的
に無視し得るほど小さいと推定することができる。した
がって、不揮発性記憶素子ＰＭ１，ＰＭ２それ自体の読
み出し不良率は低くされる。
【００９９】更に前述の如く、ハミングコードジェネレ
ータ３８１、不揮発メモリ３８２、エラー訂正回路３８
３はＥＣＣ回路を実現するから、仮に、不揮発性メモリ
３８９の不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂ
Ｆｉｌｅ＃４から読み出されたデータに読み出し不良を
生じても、自動的にエラーが訂正され、これによって読
み出し不良率を究極的に低減する事ができる。そのよう
なＥＣＣ回路によるエラー訂正機能を保証するには、前
記不揮発性メモリ３８０、３８２において、不揮発性記
憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂ
Ｆｉｌｅ＃５に書込みを行うプログラム回路は、ＥＣＣ
回路が有効にされるとき、不揮発性記憶ブロック７ｂＦ
ｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂＦｉｌｅ＃５に対
する書込みを禁止する動作モードを持つ。例えば、図示
はしないが、書込み完了／未完を示す１ビットの不揮発
性フラグを不揮発性メモリ３８０に設け、当該不揮発性
フラグがコントローラ３８４の制御でセット状態にされ
たとき、前記プログラム回路に前記書込みを禁止する動
作モードを指定する。
ータ３８１、不揮発メモリ３８２、エラー訂正回路３８
３はＥＣＣ回路を実現するから、仮に、不揮発性メモリ
３８９の不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂ
Ｆｉｌｅ＃４から読み出されたデータに読み出し不良を
生じても、自動的にエラーが訂正され、これによって読
み出し不良率を究極的に低減する事ができる。そのよう
なＥＣＣ回路によるエラー訂正機能を保証するには、前
記不揮発性メモリ３８０、３８２において、不揮発性記
憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂ
Ｆｉｌｅ＃５に書込みを行うプログラム回路は、ＥＣＣ
回路が有効にされるとき、不揮発性記憶ブロック７ｂＦ
ｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂＦｉｌｅ＃５に対
する書込みを禁止する動作モードを持つ。例えば、図示
はしないが、書込み完了／未完を示す１ビットの不揮発
性フラグを不揮発性メモリ３８０に設け、当該不揮発性
フラグがコントローラ３８４の制御でセット状態にされ
たとき、前記プログラム回路に前記書込みを禁止する動
作モードを指定する。
【０１００】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１０１】例えば、前記不揮発性記憶素子は救済回路
における救済情報の格納などの他に、プログラマブルロ
ジックを構成するための不揮発性記憶素子等に広く適用
することが可能である。
における救済情報の格納などの他に、プログラマブルロ
ジックを構成するための不揮発性記憶素子等に広く適用
することが可能である。
【０１０２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０３】すなわち、不揮発性記憶素子を用いたメモ
リセルによる長期の情報保持性能を向上させることがで
きる。通常のロジック回路プロセス、あるいは汎用ＤＲ
ＡＭプロセス等に対して、全く新たなプロセスを追加す
ることなく、読み出し不良の発生率を著しく低下でき
る。単層のポリシリコンゲートで構成されたフラッシュ
メモリセルを半導体装置に形成されたメモリモジュール
やメモリ回路の救済回路として利用する技術を提供する
ことができる。
リセルによる長期の情報保持性能を向上させることがで
きる。通常のロジック回路プロセス、あるいは汎用ＤＲ
ＡＭプロセス等に対して、全く新たなプロセスを追加す
ることなく、読み出し不良の発生率を著しく低下でき
る。単層のポリシリコンゲートで構成されたフラッシュ
メモリセルを半導体装置に形成されたメモリモジュール
やメモリ回路の救済回路として利用する技術を提供する
ことができる。
【０１０４】単層ポリシリコンゲートプロセスのような
単層ゲートプロセスを用いても、前記データ保持性能に
優れた不揮発性メモリをＤＲＡＭなどを一緒に混載した
システムＬＳＩのような半導体集積回路を得ることがで
きる。更に、従来の標準ＣＭＯＳの製造プロセスのよう
な製造プロセスに何らの工程追加を行うことなしに、高
信頼度の不揮発性メモリを形成することができることか
ら、同一半導体基板上に不揮発性メモリとロジックＬＳ
Ｉ、あるいは不揮発性メモリとＤＲＡＭとを混載するＬ
ＳＩへの適用も容易である。したがって、製造コストを
増加することなくフラッシュメモリ混載のシステムＬＳ
Ｉを提供することができる。
単層ゲートプロセスを用いても、前記データ保持性能に
優れた不揮発性メモリをＤＲＡＭなどを一緒に混載した
システムＬＳＩのような半導体集積回路を得ることがで
きる。更に、従来の標準ＣＭＯＳの製造プロセスのよう
な製造プロセスに何らの工程追加を行うことなしに、高
信頼度の不揮発性メモリを形成することができることか
ら、同一半導体基板上に不揮発性メモリとロジックＬＳ
Ｉ、あるいは不揮発性メモリとＤＲＡＭとを混載するＬ
ＳＩへの適用も容易である。したがって、製造コストを
増加することなくフラッシュメモリ混載のシステムＬＳ
Ｉを提供することができる。
【図１】本発明に係る半導体集積回路が有する情報記憶
セルとしてのメモリセルの一例を示す等価回路図であ
る。
セルとしてのメモリセルの一例を示す等価回路図であ
る。
【図２】図１の読み出しＭＩＳトランジスタの電圧電流
特性図である。
特性図である。
【図３】図１の回路構成を実現するためのデバイス構造
を示す断面図である。
を示す断面図である。
【図４】図３におけるＡ−Ａ‘断面図である。
【図５】図３におけるＢ−Ｂ’断面図である。
【図６】図３の平面レイアウト図である。
【図７】図１の回路における書込み、消去、読み出し動
作時の各端子への印加電圧の状態を例示する説明図であ
る。
作時の各端子への印加電圧の状態を例示する説明図であ
る。
【図８】本発明に係る半導体集積回路が有する情報記憶
セルとしてのメモリセルの第２の例を示す等価回路図で
ある。
セルとしてのメモリセルの第２の例を示す等価回路図で
ある。
【図９】図８のメモリセルの平面レイアウト図である。
【図１０】図８のメモリセルに対する書込み、消去、読
み出し動作時の各端子への印加電圧の状態を例示する説
明図である。
み出し動作時の各端子への印加電圧の状態を例示する説
明図である。
【図１１】本発明に係る半導体集積回路の一例であるＤ
ＲＡＭのマット選択救済回路図を示す回路図である。
ＲＡＭのマット選択救済回路図を示す回路図である。
【図１２】従来のレーザー溶断ヒューズを用いた場合の
マット選択救済回路を示す回路図である。
マット選択救済回路を示す回路図である。
【図１３】本発明に係る半導体集積回路の一例であるフ
ラッシュメモリの回路ブロックを概略的に示すブロック
図である。
ラッシュメモリの回路ブロックを概略的に示すブロック
図である。
【図１４】本発明に係る半導体集積回路の一例であるシ
ステムＬＳＩのチップ平面図である。
ステムＬＳＩのチップ平面図である。
【図１５】本発明のシステムＬＳＩのテスティングフロ
ーを示すフローチャートである。
ーを示すフローチャートである。
【図１６】本発明に係る半導体集積回路の一例である１
ＧビットＤＲＡＭを示すチップ平面図である。
ＧビットＤＲＡＭを示すチップ平面図である。
【図１７】図１６のＤＲＡＭのテスティングフローを示
すフローチャートである。
すフローチャートである。
【図１８】本発明に係る半導体集積回路の一例であるフ
ラッシュメモリの製造工程を示すための第１の断面構造
図である。
ラッシュメモリの製造工程を示すための第１の断面構造
図である。
【図１９】本発明に係る半導体集積回路の一例であるフ
ラッシュメモリの製造工程を示すための第２の断面構造
図である。
ラッシュメモリの製造工程を示すための第２の断面構造
図である。
【図２０】本発明に係る半導体集積回路の一例であるフ
ラッシュメモリの製造工程を示すための第３の断面構造
図である。
ラッシュメモリの製造工程を示すための第３の断面構造
図である。
【図２１】本発明に係る半導体集積回路の一例であるフ
ラッシュメモリの製造工程を示すための第４の断面構造
図である。
ラッシュメモリの製造工程を示すための第４の断面構造
図である。
【図２２】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である高信頼化フラッシ
ュメモリセルを示す等価回路図である。
発性情報記憶セルの更に別の例である高信頼化フラッシ
ュメモリセルを示す等価回路図である。
【図２３】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である微細面積フラッシ
ュメモリセルを示す等価回路図である。
発性情報記憶セルの更に別の例である微細面積フラッシ
ュメモリセルを示す等価回路図である。
【図２４】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である電圧センス型のフ
ラッシュメモリセルを示す等価回路図である。
発性情報記憶セルの更に別の例である電圧センス型のフ
ラッシュメモリセルを示す等価回路図である。
【図２５】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例であるメタルカバー型の
フラッシュメモリセルを示す平面レイアウト図である。
発性情報記憶セルの更に別の例であるメタルカバー型の
フラッシュメモリセルを示す平面レイアウト図である。
【図２６】図２５中のＣ−Ｃ‘断面図である。
【図２７】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例であるメタルカバー型の
フラッシュメモリセルを示す平面レイアウト図である。
発性情報記憶セルの更に別の例であるメタルカバー型の
フラッシュメモリセルを示す平面レイアウト図である。
【図２８】図２７中のＤ−Ｄ‘断面図である。
【図２９】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例であるｐ型チャンネルＭ
ＩＳトランジスタを用いたフラッシュメモリセルを示す
等価回路図である。
発性情報記憶セルの更に別の例であるｐ型チャンネルＭ
ＩＳトランジスタを用いたフラッシュメモリセルを示す
等価回路図である。
【図３０】読み出しＭＩＳトランジスタＥＭ１，ＥＭ２
に関する電圧電流特性図である。
に関する電圧電流特性図である。
【図３１】図２９のメモリセルの平面レイアウト図であ
る。
る。
【図３２】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である２ＮＡＮＤ型のフ
ラッシュメモリセルを示す等価回路図である。
発性情報記憶セルの更に別の例である２ＮＡＮＤ型のフ
ラッシュメモリセルを示す等価回路図である。
【図３３】図３２の２ＮＡＮＤ型のフラッシュメモリセ
ルに用いられるＭＩＳトランジスタの電圧電流特性図で
ある。
ルに用いられるＭＩＳトランジスタの電圧電流特性図で
ある。
【図３４】図３２のメモリセルの平面レイアウト図であ
る。
る。
【図３５】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である自己学習型の２Ｎ
ＡＮＤゲートを示す回路図である。
発性情報記憶セルの更に別の例である自己学習型の２Ｎ
ＡＮＤゲートを示す回路図である。
【図３６】図３５の回路の入力信号に対する信号伝達特
性図である。
性図である。
【図３７】図３５のメモリセルの平面レイアウト図であ
る。
る。
【図３８】本発明に係る不揮発性記憶素子を適用したゲ
ート酸化膜劣化モニター回路の回路図である。
ート酸化膜劣化モニター回路の回路図である。
【図３９】本発明に係る半導体集積回路に含まれる不揮
発性情報記憶セルの更に別の例である差動増幅型フラッ
シュセルを示す等価回路図である。
発性情報記憶セルの更に別の例である差動増幅型フラッ
シュセルを示す等価回路図である。
【図４０】図３９のフラッシュセルの平面レイアウト図
である。
である。
【図４１】本発明に係る半導体集積回路の更に別の例で
あるヒューズモジュールのブロック図である。
あるヒューズモジュールのブロック図である。
【図４２】不揮発性記憶ブロックの回路例を示す回路図
である。
である。
【図４３】バイアスコントローラによる単位情報セルの
制御態様を例示する説明図である。
制御態様を例示する説明図である。
【図４４】単位情報セルの一例を示す回路図である。
【図４５】単位情報セルに対するプログラム完了後にお
けるヒューズモジュールの実使用状態での読み出しタイ
ミングチャートである。
けるヒューズモジュールの実使用状態での読み出しタイ
ミングチャートである。
【図４６】メモリセル部のレイアウトパターンを示す平
面図である。
面図である。
【図４７】図４３の制御態様に従った単位情報セルに対
数するプログラム動作のタイミングチャートである。
数するプログラム動作のタイミングチャートである。
【図４８】ハミングコードジェネレータによるハミング
コード生々論理の一例を示す論理回路図である。
コード生々論理の一例を示す論理回路図である。
【図４９】初期閾値電圧（Ｖｔｈｉ）を比較的高く設定
した場合における不揮発性メモリセルの閾値電圧分布を
例示する説明図である。
した場合における不揮発性メモリセルの閾値電圧分布を
例示する説明図である。
【図５０】初期閾値電圧（Ｖｔｈｉ）を比較的低く設定
した場合における不揮発性メモリセルの閾値電圧分布を
例示する説明図である。
した場合における不揮発性メモリセルの閾値電圧分布を
例示する説明図である。
【図５１】エンハンスメントタイプで構成された読み出
しＭＩＳトランジスタの電圧―電流特性図である。
しＭＩＳトランジスタの電圧―電流特性図である。
【図５２】レーザヒューズと電気ヒューズとの関係を回
路接続的に示したブロック図である。
路接続的に示したブロック図である。
【図５３】ＤＲＡＭにおけるダイナミックメモリセルの
一例を示す縦断面図である。
一例を示す縦断面図である。
【図５４】図１の不揮発性記憶素子の詳細を例示する回
路図である。
路図である。
ＰＭ、ＰＭ１、ＰＭ２、ＰＭ３ 不揮発性記憶素子 ＤＭ、ＤＭ１，ＤＭ２、ＤＭ３ 読み出しＭＩＳトラン
ジスタ ＳＭ 選択ＭＩＳトランジスタ ＲＤＬ 読み出しデータ線 ＰＤＬ 書込みデータ線 ＲＷＬ 読み出しワード線 ＰＷＬ 書込みワード線 Ｖｆ フローティングゲート Ｖｓｓ、Ｖｓ ソース線 ３８０ 不揮発性メモリ ７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５ 不揮発性記憶ブ
ロック ３８１ ハミングコードジェネレータ ３８２ 不揮発性メモリ ３８３ エラー訂正回路 ３８４ コントローラ ３８５ バイアスコントローラ ３８６ 単位情報セル ＰＭ１ａ、ＰＭ２ａ 不揮発性記憶素子構成用ＭＩＳト
ランジスタ ＰＭ１ｂ、ＰＭ２ｂ 不揮発性記憶素子構成用ＭＩＳ容
量素子 ｃｇ コントロールゲート ｓｌ ソース線
ジスタ ＳＭ 選択ＭＩＳトランジスタ ＲＤＬ 読み出しデータ線 ＰＤＬ 書込みデータ線 ＲＷＬ 読み出しワード線 ＰＷＬ 書込みワード線 Ｖｆ フローティングゲート Ｖｓｓ、Ｖｓ ソース線 ３８０ 不揮発性メモリ ７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５ 不揮発性記憶ブ
ロック ３８１ ハミングコードジェネレータ ３８２ 不揮発性メモリ ３８３ エラー訂正回路 ３８４ コントローラ ３８５ バイアスコントローラ ３８６ 単位情報セル ＰＭ１ａ、ＰＭ２ａ 不揮発性記憶素子構成用ＭＩＳト
ランジスタ ＰＭ１ｂ、ＰＭ２ｂ 不揮発性記憶素子構成用ＭＩＳ容
量素子 ｃｇ コントロールゲート ｓｌ ソース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F001 AA02 AB06 AD04 AD52 AF06 AG40 AH07 AH10 5F064 BB09 BB13 BB14 FF02 FF27 FF36 FF42 5F083 EP13 EP22 ER22 ZA10 ZA12 ZA13 ZA14 ZA30 5F101 BA02 BB06 BD23 BD33 BF02 BG07 BG10 BH21
Claims (17)
- 【請求項１】 第１ソース電極、第１ドレイン電極、フ
ローティングゲート電極及びコントロールゲート電極を
有し、異なる閾値電圧を持つことが可能な不揮発性記憶
素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
ティングゲート電極をゲート電極とし、前記不揮発性記
憶素子が持つ閾値電圧に応じて異なる相互コンダクタン
スを持つことが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子の相互コンダクタンスに
応じて発生される信号の伝達手段と、を含んで成るもの
であることを特徴とする半導体集積回路。 - 【請求項２】 第１ソース電極、第１ドレイン電極、フ
ローティングゲート電極及びコントロールゲート電極を
有し、異なる閾値電圧を持つことが可能な不揮発性記憶
素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
ティングゲート電極をゲート電極とし、前記不揮発性記
憶素子が持つ閾値電圧に応じて異なるスイッチ状態を持
つことが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子のスイッチ状態に応じて
発生される信号の伝達手段と、を含んで成るものである
ことを特徴とする半導体集積回路。 - 【請求項３】 第１ソース電極、第１ドレイン電極、フ
ローティングゲート電極及びコントロールゲート電極を
有し、異なる閾値電圧を持つことが可能な不揮発性記憶
素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
ティングゲート電極をゲート電極とし、前記不揮発性記
憶素子が持つ閾値電圧に応じて異なる閾値電圧を持つこ
とが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子の閾値電圧に応じて発生
される信号の伝達手段と、を含んで成るものであること
を特徴とする半導体集積回路。 - 【請求項４】 読み出し動作において前記第１ソース電
極及び第１ドレイン電極に回路の接地電圧が与えられる
ものであることを特徴とする請求項１乃至３の何れか１
項記載の半導体集積回路。 - 【請求項５】 前記読み出しトランジスタ素子はディプ
レッションタイプのＭＩＳトランジスタであり、読み出
し動作においてコントロールゲート電極は非選択レベル
にされるものであることを特徴とする請求項１又は２項
記載の半導体集積回路。 - 【請求項６】 前記読み出しトランジスタ素子はエンハ
ンスメントタイプのＭＩＳトランジスタであり、読み出
し動作においてコントロールゲート電極は選択レベルに
されるものであることを特徴とする請求項１乃至４の何
れか１項記載の半導体集積回路。 - 【請求項７】 前記不揮発性記憶素子は、コントロール
ゲート電極として機能される第１半導体領域の上に絶縁
層を介して容量電極が設けられたＭＩＳ容量素子と、第
２半導体領域に形成された第１ソース電極及び第１ドレ
イン電極とゲート電極とを有するＭＩＳトランジスタと
を有し、前記容量電極は前記ゲート電極に共通接続され
てフローティングゲート電極として機能されて成るもの
であることを特徴とする請求項１乃至６の何れか１項記
載の半導体集積回路。 - 【請求項８】 前記不揮発性記憶素子は、半導体基板に
形成された第１導電型の第１ウェル領域と、 前記半導体基板に形成された第２導電型の第２ウェル領
域と、 前記第１ウェルに形成され、第１信号線に結合されるべ
き第２導電型の第１ソース電極の領域と、 前記第１ウェルに形成され、第２信号線に結合されるべ
き第２導電型の第１ドレイン電極の領域と、 前記第１ソース電極の領域と第１ドレイン電極の領域と
の間に位置して前記第１ウェル領域の主面に形成された
第１絶縁膜と、 前記第２ウェル領域の主面に形成された第２絶縁膜と、 前記第１及び第２絶縁膜の上に形成されたフローティン
グゲート電極の領域と、 前記第２ウェル領域に形成され、第３信号線に結合され
るべきコントロールゲート電極の領域と、を有して成る
ものであることを特徴とする請求項１乃至６の何れか１
項記載の半導体集積回路。 - 【請求項９】 前記不揮発性記憶素子と読み出しトラン
ジスタ素子を夫々一対有し、一方の不揮発性記憶素子の
フローティングゲート電極は一方の読み出しトランジス
タ素子が共有し、他方の不揮発性記憶素子のフローティ
ングゲート電極は他方の読み出しトランジスタ素子が共
有し、 前記一対の読み出しトランジスタ素子は前記伝達手段に
直列接続されて成るものであることを特徴とする請求項
１乃至８の何れか１項記載の半導体集積回路。 - 【請求項１０】 前記不揮発性記憶素子と読み出しトラ
ンジスタ素子を夫々一対有し、一方の不揮発性記憶素子
のフローティングゲート電極は一方の読み出しトランジ
スタ素子が共有し、他方の不揮発性記憶素子のフローテ
ィングゲート電極は他方の読み出しトランジスタ素子が
共有し、 前記一対の読み出しトランジスタ素子は前記伝達手段に
並列接続されて成るものであることを特徴とする請求項
１乃至８の何れか１項記載の半導体集積回路。 - 【請求項１１】 前記夫々一対の不揮発性記憶素子と読
み出しトランジスタ素子を単位情報セルとし、単位情報
セルを複数個有し、複数個の単位情報セルの不揮発性記
憶素子に対する電気的なプログラム回路を有し、前記複
数個の単位情報セルを被救済回路に対する救済情報の記
憶回路とするものであることを特徴とする請求項９又は
１０記載の半導体集積回路。 - 【請求項１２】 前記被救済回路に対する別の救済情報
記憶回路として、ヒューズ素子の溶断状態に応じて救済
情報を記憶するヒューズプログラム回路を更に有して成
るものであることを特徴とする請求項１１記載の半導体
集積回路。 - 【請求項１３】 前記被救済回路はＤＲＡＭ内蔵のメモ
リセルアレイであることを特徴とする請求項１１又は１
２記載の半導体集積回路。 - 【請求項１４】 前記被救済回路はマイクロコンピュー
タ内蔵ＤＲＡＭのメモリセルアレイであることを特徴と
する請求項１１又は１２記載の半導体集積回路。 - 【請求項１５】 前記被救済回路はマイクロコンピュー
タ内蔵ＳＲＡＭのメモリセルアレイであることを特徴と
する請求項１１又は１２記載の半導体集積回路。 - 【請求項１６】 前記夫々一対の不揮発性記憶素子とト
ランジスタ素子を単位情報セルとし、単位情報セルを複
数個有し、複数個の単位情報セルの不揮発性記憶素子に
対する電気的なプログラム回路を有し、前記複数個の単
位情報セルの一部は残りの単位情報セルの記憶情報に対
する誤り訂正コードを保持する領域とされ、前記複数個
の単位情報セルの読み出し情報に対して誤り訂正が可能
なＥＣＣ回路を有して成るものであることを特徴とする
請求項９又は１０記載の半導体集積回路。 - 【請求項１７】 前記電気的なプログラム回路はＥＣＣ
回路が有効にされるとき、単位情報セルに対する書込み
を禁止する動作モードを有して成るものであることを特
徴とする請求項１５記載の半導体集積回路。
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