CN101965638B - 非易失性随机存取存储器 - Google Patents

Abstract

本发明提供一种非易失性随机存取存储器，其能够在标准的CMOS工艺工序内安装在基板上。存储器单元(1)具备第一MIS晶体管(2)和第二MIS晶体管(3)，其中，第一MIS晶体管(2)具有：电浮置状态的第一导电型的第一半导体层(6)；在所述第一半导体层(6)表面形成的第二导电型的第一漏极区域(8)和第一源极区域(10)；和在第一半导体层(6)表面的上方隔着第一栅极绝缘膜(12)形成的第一栅极电极(14)，第二MIS晶体管(3)具有：与所述第一半导体层(6)绝缘的第一导电型的第二半导体层(7)；在第二半导体层(7)表面形成的第二导电型的第二漏极区域(9)和第二源极区域(11)；和在第二半导体层(7)表面的上方隔着第二栅极绝缘膜(13)形成的第二栅极电极(15)，第一栅极电极(14)与第二栅极电极(15)相互电连接而构成电浮置状态的浮置栅极。

Description

非易失性随机存取存储器

技术领域

本发明涉及非易失性随机存取存储器，特别涉及能够在标准的CMOS工艺工序内安装于基板上的非易失性随机存取存储器，该非易失性随机存取存储器能够以电的方式改写数据，并且既能够易失性地存储改写后的数据，且能够非易失性地存储改写后的数据。

背景技术

能够以电的方式改写数据并能够非易失性地存储改写后的数据的非易失性半导体存储装置，具有即使切断电源保存数据也不消失而被存储的特性，但是，因为一般在改写次数、改写速度(～10m秒左右)方面存在限制，所以不适合于经常频繁地改写数据的用途。作为该非易失性半导体存储装置，有EEPROM(可电擦除程序的只读存储器)、闪速存储器等。另一方面，能够以电的方式改写数据并能够易失性地存储改写后的数据的非易失性半导体存储装置为，如果切断电源则存储数据消失，但是，改写次数没有限制，并且与非易失性半导体存储装置相比数据改写非常快速(100n秒以下)。作为代表性的易失性半导体存储装置，具有DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)等。

于是，为了同时实现如下的两个方面，即，作为易失性半导体存储装置的优点的能够高速地改写数据这一方面，以及在切断非易失性半导体存储装置的电源时也能够保持数据这一方面，提案有一种非易失性随机存取存储器(NVRAM)(例如参照下述专利文献1、专利文献2)，其在存储器单元级别统合了易失性半导体存储装置的存储器单元结构和非易失性半导体存储装置的存储器单元结构。

在专利文献1中，公开有一种非易失性动态随机存取存储器(NVDRAM)，其设置有组合了DRAM单元和EEPROM单元的存储器单元。如图13的等价电路所示，专利文献1所公开的存储器单元构成为：成为DRAM单元的转移栅极的晶体管Q11的漏极或源极中的一方与位线BL连接，另一方与第二MIS晶体管Q12的漏极或源极中的一方连接，栅极与字线WL连接，第二MIS晶体管Q12的漏极或源极中的另一方与用于抑制第二MIS晶体管Q12对DRAM动作的干涉的晶体管Q13的漏极和源极中的一方连接，栅极与改写控制线GL连接，晶体管Q13的漏极或源极中的另一方与控制线SL连接，栅极与切换控制线TL连接，在晶体管Q11的漏极或源极中的另一方和第二MIS晶体管Q12的漏极或源极中的一方的连接点，连接有存储电容元件Cs的一端，存储电容元件Cs的另一端接地。

在专利文献2中，公开有一种非易失性静态随机存取存储器(NVSRAM)，其设置有组合了SRAM单元和EEPROM单元的存储器单元。如图14的等价电路所示，专利文献2所公开的存储器单元构成为：在电阻负载型的SRAM单元的1对互补数据存储节点DN、DNB各自上，经由选择晶体管Q22、Q23连接有EEPROM单元Q20、Q21。

接着，作为能够在标准的CMOS工艺工序内安装于基板上的非易失性半导体存储装置，有下述的专利文献3所公开的非易失性半导体存储装置。参照图15，对专利文献1所公开的非易失性半导体存储装置的结构进行说明。图15(a)是在专利文献1所记载的非易失性半导体存储装置中使用的存储器单元的概略截面图，图15(b)是其等价电路图。

图15(a)所示的存储器单元100在P型半导体基板101上形成有N型阱102，在该阱102上形成有P型杂质扩散层110、111和N+型杂质扩散层112。此外，P型杂质扩散层111与N+型杂质扩散层112通过元件分离绝缘膜114相互分离地形成。此外，在半导体基板101上的未形成N型阱102的区域(以下，根据情况称为“阱外区域”)内，N型杂质扩散层108和109分离地形成。此外，N型杂质扩散层109与在N型阱102上形成的P型杂质扩散层110隔着元件分离绝缘膜113相互分离地形成。

而且，在该阱外区域的上部区域，隔着第一栅极绝缘膜104，以与被N型杂质扩散层108和109夹着的区域重叠的方式形成有第一栅极电极106。另一方面，在N型阱102的形成区域的上部区域，隔着第二栅极绝缘膜103，以与被P型杂质扩散层110和111夹着的区域部分重叠的方式形成有第二栅极电极105。另外，该第一栅极电极106与第二栅极电极105经由导电体107电连接。

此外，存储器单元100分别设置有：用于对N型杂质扩散层108进行电连接的接触部C101；用于对N型杂质扩散层109进行电连接的接触部C102；和用于对P型杂质扩散层110、111和N+型杂质扩散层112一律进行电连接的接触部C103。如图15(a)所示，P型杂质扩散层110、111和N+型杂质扩散层112构成为：彼此与同一节点连接，如果通过接触部C103施加规定的电压，则对杂质扩散层110、111、112一律施加相同电压。

而且，专利文献3所公开的非易失性半导体存储装置设置有在行方向和列方向上排列有多个上述结构的存储器100的存储器单元阵列。此时，处于规定的位置关系的各存储器单元经由多个位线、字线和源极线分别相互电连接。在以下的说明中，使接触部C101与位线连接，使接触部C102与源极线连接，使接触部C103与字线连接。

即，图15(a)所示的存储器单元100设置有MOS晶体管Q30和MOS电容器Q31，其中，MOS晶体管Q30由P型半导体基板101、N型杂质扩散层108、N型杂质扩散层109、第一栅极绝缘膜104和第一栅极电极106构成，MOS电容器Q31由N型阱102、P型杂质扩散层110、P型杂质扩散层111、第二栅极绝缘膜103和第二栅极电极105构成。而且，构成该MOS晶体管Q30的第一栅极电极106和构成MOS电容器Q31的第二栅极电极105经由导电体107连接，第一栅极电极106通过第一栅极绝缘膜104与半导体基板101电绝缘、并且与N型杂质扩散层108和109电绝缘，第二栅极电极105通过第一栅极绝缘膜103与N型阱102电绝缘、并且与P型杂质扩散层110和111电绝缘，由此，第一栅极电极106、第二栅极电极105(和将它们电连接的导电体107)构成浮置栅极电极FG(参照图15(b))。

对于这样构成的存储器单元100，设想如下的情况，即，通过接触部C101对N型杂质扩散层108施加规定的第一正电压，通过接触部C102对N型杂质扩散层109施加接地电压，通过接触部C103对P型杂质扩散层110、111和N+型杂质扩散层112施加规定的第二正电压，该第二正电压的电压比第一正电压高(以下将该电压施加状态称为“第一电压状态”)。此时，在第二正电压相对于第二栅极电极105的带电电位为充分高的电压值的情况下，换言之，在第二栅极电极105的电位相对于N型阱102和P型杂质扩散层110、111的电位充分低的情况下，在第二栅极电极105的下方的N型阱102与第二栅极绝缘膜103的界面形成反转层(以下，根据情况称为“电容器侧反转层”)。此时，由于从相邻的P型杂质扩散层110和111供给该电容器侧反转层的作为少数载流子的空穴，所以电容器侧反转层的电位与第二正电压结合。

但是，在电容器侧反转层与第二栅极电极105之间，由于尺寸、材料而具有规定的静电电容。另一方面，在与第二栅极电极105电连接的第一栅极电极106也一样，在第一栅极电极106与半导体基板101的重叠部分，在第一栅极电极的电位相对于半导体基板101在正的方向上充分高的情况下，在位于第一栅极电极106下方的半导体基板101与第一栅极绝缘膜104的界面形成反转层(以下称为“晶体管侧反转层”)，在该晶体管侧反转层与第一栅极电极106之间，具有由于尺寸、材料而产生的规定的静电电容。

在上述第一电压状态下，当使半导体基板101的电位为接地电位时，在半导体基板101与电容器侧反转层之间产生第二正电压的电位差。第二栅极电极105与第一栅极电极106电连接而成为同电位，由此第二栅极电极105和第一栅极电极106(即浮置栅极电极FG)成为由与电容器侧反转层之间的静电电容和与晶体管侧反转层之间的静电电容决定的规定的正电位(电位上升)。

此时，在第一栅极电极106的电位相对于半导体基板101上升，该电位差是充分大的值的情况下，在第一栅极电极106与半导体基板101之间的重叠部分和第一栅极绝缘膜6的界面，形成如上所述的晶体管侧反转层。在上述第一电压状态下，通过接触部C101对N型杂质扩散层108施加第一正电压，通过接触部C102对N型杂质扩散层109施加接地电压，从N型杂质扩散层109朝向N型杂质扩散层108产生正电场，N型杂质扩散层109内的电子受到该正电界的影响被加速而成为热电子状态。该热电子被第一栅极电极106的高电压状态引出的结果是，被注入浮置栅极电极FG。由此，浮置栅极电极FG带负电。

在MOS晶体管Q30中，电压值根据存储在浮置栅极电极FG的电子的多少而变化，其中，该电压值是为了形成晶体管侧反转层而应该通过接触部C103对N型阱102施加的电压值。即，在通过接触部C103施加规定的第三正电压，通过接触部C101对N型杂质扩散层108施加规定的第四正电压的情况下，在形成有晶体管侧反转层，MOS晶体管Q30成为通电状态的情况下，在浮置栅极电极FG没有充分存储电子，相反，在没有形成晶体管侧反转层，MOS晶体管Q30为非导通状态的情况下，在浮置栅极电极FG充分存储电子。通常，使在浮置栅极电极FG充分存储电子而带负电的状况为写入状态，使相反的状态为非写入状态。

即，通过接触部C101对N型杂质扩散层108施加上述第四正电压，通过接触部C102对N型杂质扩散层109施加接地电压，通过接触部C103对P型杂质扩散层110、111和N+型杂质扩散层112施加上述第三正电压(以下将该电压施加状态称为“第二电压状态”)，并辨别是否能够检测到与接触部C101连接的位线中流动的电流、或者与接触部C102连接的源极线中流动的电流，通过将该辨别结果与“0”和“1”这2个值对应，进行存储在存储器单元100的2值数据的读出处理。

根据以上的说明，对存储器单元100，通过使其为上述第一电压状态而进行数据的写入处理，通过使其为上述第二电压状态而进行数据的读出处理。另外，通过利用写入处理注入热电子而带负电的浮置栅极电极FG构成为：由于周围通过绝缘膜(第一栅极绝缘膜103和第二栅极绝缘膜104)被分离，所以该带电不会易失，从而能够长时间地保持带电状态。此外，通过由接触部C103施加的电压，选择对存储器单元100进行写入处理或读出处理，因此，经由接触部C103被实际施加电压的P型杂质扩散层110、111和N+型杂质扩散层112，与将存储器单元100视作浮置栅极结构的EEPROM单元时的控制栅极电极CG相当。

接着，对将浮置栅极电极FG带负电的写入状态的存储器单元100的存储数据擦除的情况进行说明。

在进行擦除动作的情况下，通过接触部C103对P型杂质扩散层110、111和N+型杂质扩散层112施加接地电压，通过接触部C101对N型杂质扩散层108施加规定的第五正电压(第一正电压左右或比第一正电压高的电压)，使接触部C102为浮置(高阻抗)状态(以下将该电压施加状态称为“第三电压状态”)。此时，在浮置栅极电极FG(第一栅极电极106)与N型杂质扩散层108之间产生电位差而产生高电场，由于FN(福勒诺德海姆：Fowler-Nordheim)隧道现象，存储在浮置栅极电极FG内的电子被引出至N型杂质扩散层108一侧，由此解除写入状态。另外，在这种情况下，还可以从接触部C102对N型杂质扩散层109也施加上述第五正电压，使得从浮置栅极电极FG朝向与之相对的半导体基板101的面产生高电场，利用该电场进行电子的引出。

另外，作为其它的擦除方法，公开有对浮置栅极电极FG注入热空穴的方法(例如参照下述非专利文献1)。如果将非专利文献1所公开的擦除方法用于图15所示的存储器单元100，则成为如下所示的方式。即，对控制栅极电极CG施加接地电压或负电压，并且通过接触部C101对N型杂质扩散层108施加规定的正电压。此时，在N型杂质扩散层108与控制栅极电极CG之间产生相反极性的高电位差，其结果是，N型杂质扩散层108的表面成为深的缺乏状态，能量带的弯曲变得急剧。此时，由于带-带间隧道效应，电子从价电子带进入导电带。此时，产生电子和空穴，其中的电子在N型杂质扩散层108内流动并被吸收，另一方面，产生的空穴由于N型杂质扩散层108与半导体基板101(使半导体基板101为接地电位)之间的水平方向的电场，在水平方向上被加速而成为热空穴，进一步，该热空穴被引出至接近第一栅极电极106的接地电压的正电压状态的结果是，被注入浮置栅极FG(带-带间隧道效应诱发热空穴注入)。利用该被注入的热空穴，抵消存储在浮置栅极电极FG内的电子，解除带负电状态，由此进行信息的擦除。

另外，在基于上述FN隧道现象的擦除方法与基于热空穴注入的擦除方法之间，电压的施加方法相似，但是在前者的擦除方法中，为了在实用上能够施加的电压范围内充分提高绝缘膜的内部电场，直至产生隧道现象的程度，必需采用极薄栅极绝缘膜，另一方面，在后者的方法中，没有采用极薄栅极绝缘膜的必要，在这方面，两者不同。

能够在标准的CMOS工艺工序中安装于基板上的非易失性半导体存储装置之外，提供有能够在标准的CMOS工艺中不追加新工序地混载并能够以电的方式改写数据的DRAM(易失性半导体存储装置)(参照下述专利文献4)。关于专利文献4中公开的DRAM的结构，参照图16进行说明。图16是在专利文献4所公开的DRAM中使用的存储器单元200的概略截面图(该图(a))和存储器单元阵列的等价电路图(该图(b))。

存储器单元200由SOI结构的N沟道型MIS晶体管(绝缘栅极型场效应晶体管)构成。即，存储器单元200使用SOI基板，该SOI基板在硅基板201上形成有硅氧化膜202作为绝缘膜，在该硅氧化膜202上形成有P型硅层203。在该SOI基板的P型硅层203上，隔着栅极氧化膜204形成有栅极电极205，与栅极电极205自匹配地形成有n型源极、漏极扩散层206、207。

存储器单元阵列以下述方式构成：其在行方向和列方向上排列有多个存储器单元200，行方向上排列的存储器单元200的栅极205与字线WL连接，列方向上排列的存储器单元200的漏极207与位线BL连接，存储器单元200的源极206与接地线连接。存储器单元200能够动态地存储第一数据状态和第二数据状态，并且能够进行任意的位单位的数据改写，其中，第一数据状态具有在P型硅层203保持有过剩的多数载流子的第一阈值电压，第二数据状态具有释放P型硅层203的过剩的多数载流子的第二阈值电压，存储器单元200还具有将存储器单元阵列的存储器单元200写入第一数据状态的初始化模式。

n型源极、漏极扩散层206、207形成为到达底部的硅氧化膜202的深度。因此，由P型硅层203构成的主体区域的水平方向和底面方向与其它部分绝缘分离而成为浮置状态。

对由该N沟道型MIS晶体管构成的DRAM单元的动作原理进行说明。在数据的存储中，利用空穴的存储，该空穴是MIS晶体管的主体区域的多数载流子。即，通过使MIS晶体管在5极管区域动作，使得在漏极207附近产生碰撞离子(impact ion)。使通过该碰撞离子化生成的过剩的多数载流子即空穴保持在P型硅层203，将该空穴的存储状态设为例如数据“1”。使漏极扩散层207与P型硅层203之间的PN结处于正向偏压状态，并将使P型硅层203的过剩空穴向漏极侧释放的状态作为数据“0”。

数据“0”、“1”是主体区域内的空穴的存储状态的差(即，电位的差)，作为MIS晶体管的阈值电压的差被存储。即，通过空穴的存储，主体区域的电位高的数据“1”状态的阈值电压Vth1比数据“0”状态的阈值电压Vth0低。为了保持在主体区域存储了作为多数载流子的空穴的“1”数据状态，需要向字线施加负电压。只要不进行相反数据的写入动作(擦除动作)，即使进行读出动作，该数据保持状态也不变。即能够进行非破坏读出。

在数据读出方式中存在如下的方法，即，向字线施加上述两种存储状态的阈值电压Vth0、Vth1的中间电压或两种阈值电压以上的电压，并检测两种存储状态的存储器单元的驱动电流差。在检测驱动电流差的方法中，有如下的方法，即，在以规定的电位对位线预充电后驱动字线，观察此时的位线电位下降的方法；对字线预充电后，提升位线电位，观察位线电位的上升速度的方法；和在将位线电位固定于规定的电位后提升字线，观察不同状态的存储器单元间的位线电流的差的方法等。

专利文献1：日本特开平3-12097号公报

专利文献2：美国专利5065362号说明书

专利文献3：日本特开平6-334190号公报

专利文献4：日本特开2002-260381号公报

非专利文献：Boaz Eitan et al.，“Can NROM，a 2Bit，TrappingStorage NVM Cell，Give a real Challenge to Floating Gate Cells？”，Extended Abstracts of the 1999International Conference on Solid StateDevices and Materials，Tokyo，1999，p.522-523

发明内容

在专利文献1所公开的现有的非易失性随机存取存储器中，为了构筑电容器面积非常小的DRAM单元，需要对逻辑工艺(CMOS)追加制造工序，从而制造成本升高。另一方面，在专利文献2所公开的现有的非易失随机存取存储器中，如果用1层多晶硅型的元件结构(参照图15)替换EEPROM，则能够仅使用标准逻辑工艺的晶体管进行构筑，但是，SRAM单元部分的元件数增多，存储器单元面积变大。

此外，因为以上任一种非易失性随机存取存储器均在易失性存储器单元部的电荷保持节点连接非易失性存储器单元元件的漏极或源极，所以，为了在作为易失性存储器单元动作时，易失性存储器单元部分的存储保持电压不受EEPROM单元的干涉，需要在非易失性存储器单元元件与易失性存储器单元元件之间追加开关元件，这成为存储器单元面积增大的重要原因。

进一步，在上述专利文献1和2所公开的现有的非易失性随机存取存储器中，作为非易失性存储器单元，采用将氮化硅膜作为电荷保持层使用的MNOS型或MONOS型，但是，该非易失性存储器单元元件需要对标准逻辑工艺追加氮化硅膜的制造工序。在使用EEPROM单元作为与易失性存储器单元组合的非易失性存储器单元的情况下，为了对标准逻辑工艺不加以改变地实现易失性存储器单元与非易失性存储器单元的统合，必须采用1层多晶硅型的非易失性存储器单元，但是，如上所述(参照图15)，该存储器单元除了需要追加存储器单元MIS晶体管以外，还需要追加用于控制浮置栅极的控制栅极电容器。

如上所述，在现有的非易失性随机存取存储器的技术中，必须在易失性存储器单元的电荷保持节点与非易失性存储器单元元件的漏极或源极连接的部分追加开关元件，进一步，在以对标准逻辑工艺不加以改变的方式追加非易失性存储器单元元件的情况下，存在不能使用1个晶体管构筑非易失性存储器单元元件的问题。进一步，在组合的非易失性存储器单元中，或者由于新工艺的追加而制造工序变得复杂，或者构成易失性存储器单元的晶体管等单位元件数增加，没有新工序的追加或构成存储器单元的单位元件数的增加，便难以构筑以存储器单元级别将易失性半导体存储装置的存储器单元结构和非易失性半导体存储装置的存储器单元结构统合得到的非易失性随机存取存储器。因此，仅单纯地组合现有技术，难以构筑在标准CMOS工艺工序内将一种存储器单元安装于基板上的非易失性随机存取存储器，其中，该存储器单元由最小限地组合了非易失性存储器单元和易失性存储器单元的两个晶体管构成。

本发明是鉴于上述问题点而完成的，其目的在于，提供能够在标准CMOS工艺工序内安装于基板上的非易失性随机存取存储器。

用于实现上述目的的本发明的非易失性随机存取存储器，其具备能够存储1位数据的非易失性存储器单元，该非易失性随机存取存储器的特征在于：

上述存储器单元具备第一MIS晶体管和第二MIS晶体管，其中，

第一MIS晶体管具有：电浮置状态的第一导电型的第一半导体层；在上述第一半导体层表面形成的由与上述第一导电型相反导电型的第二导电型的杂质扩散区域构成的第一漏极区域和第一源极区域；和在被上述第一漏极区域和上述第一源极区域夹着的上述第一半导体层表面的上方隔着第一栅极绝缘膜形成的第一栅极电极，

第二MIS晶体管具有：与上述第一半导体层绝缘的上述第一导电型的第二半导体层；在上述第二半导体层表面形成的由上述第二导电型的杂质扩散区域构成的第二漏极区域和第二源极区域；和在被上述第二漏极区域和上述第二源极区域夹着的上述第二半导体层表面的上方隔着第二栅极绝缘膜形成的第二栅极电极，

上述第一栅极电极与上述第二栅极电极相互电连接而构成电浮置状态的浮置栅极，

在第一存储模式中，根据上述第一半导体层的电荷的多少来控制上述第一MIS晶体管的阈值电压，能够易失性地存储1位数据，

在第二存储模式中，根据上述浮置栅极的电荷的多少来控制上述第二MIS晶体管的阈值电压，能够非易失性地存储1位数据，以上述特征为第一特征。

根据上述第一特征的非易失性随机存取存储器，由作为易失性存储器单元的晶体管发挥作用的第一MIS晶体管和作为非易失性存储器单元的晶体管发挥作用的第二MIS晶体管这2个晶体管构成非易失性随机存取存储器的存储器单元，而且，能够在标准CMOS工艺工序内将该存储器单元安装在基板上。

此处，通过第二MIS晶体管的第二半导体层与第二栅极电极间的静电电容耦合，能够从第二MIS晶体管侧的端子控制第一MIS晶体管的第一栅极电压，相反，通过第一MIS晶体管的第一半导体层与第一栅极电极间的静电电容耦合，能够从第一MIS晶体管侧的端子控制第二MIS晶体管的第二栅极电压。即，虽然以第一MIS晶体管单体作为易失性存储器单元完全不发挥作用，此外，以第二MIS晶体管单体作为非易失性存储器单元完全不发挥作用，但是，因为构成为如下结构，即，通过第一半导体层与第一栅极电极间、和第二半导体层与第二栅极电极间各自的静电电容耦合，能够从第一MIS晶体管侧控制第二MIS晶体管，从第二MIS晶体管侧控制第一MIS晶体管，所以能够使用2个晶体管分别控制第一存储模式的易失性存储状态与第二存储模式的非易失性存储状态。

此外，因为第一半导体层是电浮置状态，所以第一半导体层与第一栅极电极间的静电电容耦合状态，依赖于第一半导体层的电荷存储状态、即第一存储模式的存储状态，因此，能够使通过第二MIS晶体管的第二栅极电极的电压控制的进行的数据的写入根据第一存储模式的存储状态变化，从而能够使第一存储模式的易失性存储状态与第二存储模式的非易失性存储状态相互关联。进一步，第一半导体层与第二半导体层之间相互绝缘分离，因此，在两半导体层间没有电荷的移动，从而存储在一方的MIS晶体管的半导体层的电荷量，并不会由于另一方的MIS晶体管的驱动而经由该另一方的MIS晶体管发生增减。即，本特征的存储器单元不需要用于防止2个MIS晶体管间的干涉的开关元件。

本特征的非易失性随机存取存储器的存储器单元，与专利文献3所公开的能够在标准CMOS工艺工序内安装于基板上的非易失性半导体存储装置的存储器单元结构(参照图15)，在设置有2个MIS晶体管这方面类似，但是，在如下的方面两者大不相同，即，在本特征的存储器单元中，2个MIS晶体管的导电型相同，第一MIS晶体管的第一半导体层是电浮置状态，与此相对，在专利文献3所公开的存储器单元中，构成MOS晶体管和MOS电容器的各晶体管的导电型不同，并且构成MOS电容器的晶体管的半导体层(主体区域)不是电浮置状态，此外，在构成MOS电容器的晶体管的半导体层与构成MOS晶体管的晶体管的半导体层之间形成有PN结。

进一步，本特征的存储器单元的第一MIS晶体管与专利文献4所公开的能够在标准CMOS工艺工序内安装于基板上的易失性半导体存储装置的存储器单元结构(参照图16)类似，但是，在如下方面大不相同，即，在本特征的存储器单元中，第一MIS晶体管的第一栅极电极与第二MIS晶体管的第二栅极电极相互电连接而构成电浮置状态的浮置栅极。

因此，本特征的存储器单元在如下方面具有如下所述的特征，即，虽然在一部分中，与能够在标准CMOS工艺工序内安装在基板上的、专利文献3所公开的非易失性半导体存储装置和专利文献4所公开的易失性半导体存储装置的各自的存储器单元存在类似点，但是并不是仅仅单纯地统合两个存储器而得的存储器单元，而是以不设置用于防止2个存储器单元间的干涉的开关元件，第一栅极电极与第二栅极电极相互电连接而构成电浮置状态的浮置栅极的方式构成第一MIS晶体管和第二MIS晶体管，由此以能够发挥专利文献3所公开的非易失性存储器单元和专利文献4所公开的易失性存储器单元的两种功能的形式，统合2个存储器单元。

本发明的非易失性随机存取存储器的第二特征在于，进一步在上述第二半导体层的表面，具有用于向由上述第一导电型的杂质扩散区域构成的上述第二半导体层供给电压的接触区域，上述接触区域与上述第二源极区域以成为相同电位的方式电连接。

根据上述第二特征的非易失性随机存取存储器，能够与第二源极区域的电位同时控制作为第二存储模式的非易失性存储状态的读出和改写用而使用的第二MIS晶体管的基板电位，并且能够有效地除去在改写时产生的基板电流。

本发明的非易失性随机存取存储器的第三特征在于，还具有改写上述第一存储模式下的存储状态的第一数据改写电路，

上述第一数据改写电路，以上述第一源极区域为基准，在上述第一导电型为P型的情况下向上述第一漏极区域施加正电压的第一写入电压，在上述第一导电型为N型的情况下向上述第一漏极区域施加负电压的第一写入电压，并且，向上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1个施加与上述第一写入电压同极性的第二写入电压，由此，通过上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1个与上述第二栅极间的静电电容耦合而控制上述第一栅极电极的电压，使得在上述第一漏极区域附近产生碰撞离子，在上述第一导电型为P型的情况下在上述第一半导体层内存储正电荷，在上述第一导电型为N型的情况下在上述第一半导体层内存储负电荷，成为第一存储状态，

并且，上述第一数据改写电路，以上述第一源极区域为基准，向上述第一漏极区域施加与上述第一写入电压相反极性的第三写入电压，使上述第一漏极区域与上述第一半导体层间的结为正向偏压状态，使存储在上述第一半导体层的电荷向上述第一漏极区域释放，形成第二存储状态。

根据上述第三特征的非易失性随机存取存储器，能够利用第一数据改写电路，从第二MIS晶体管侧控制作为第一存储模式的易失性存储状态的改写用使用的第一MIS晶体管，进行第一存储状态的写入，并能够控制向第一MIS晶体管的第一漏极区域施加的电压，进行第一存储状态的写入，从而具体实现第一存储模式中的2值数据的改写。

本发明的非易失性随机存取存储器的第四特征在于，该非易失性随机存取存储器还具有用于读出上述第一存储模式下的存储状态的第一数据读出电路，

上述第一数据读出电路，以上述第一源极区域为基准，在上述第一导电型为P型的情况下向上述第一漏极区域施加正电压的第一读出电压，在上述第一导电型为N型的情况下向上述第一漏极区域施加负电压的第一读出电压，并且，向上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1方施加与上述第一读出电压同极性的第二读出电压，由此，通过上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1方与上述第二栅极间的静电电容耦合而控制上述第一栅极电极的电压，将根据上述第一半导体层的电荷的多少来决定的上述第一MIS晶体管的阈值电压的差作为上述第一漏极区域和上述第一源极区域间的电流差检测出，由此判断上述第一存储模式下的存储状态为上述第一存储状态和上述第二存储状态的哪一方。

根据上述第四特征的非易失性随机存取存储器，能够利用第一数据读出电路，从第二MIS晶体管侧控制作为第一存储模式的易失性存储状态的读出用使用的第一MIS晶体管，进行第一存储状态的读出，从而具体实现第一存储模式中的2值数据的读出。

本发明的非易失性随机存取存储器的第五特征在于，还具有调用(recall)电路，该调用电路进行将上述第二存储模式的存储状态向上述第一存储模式的存储状态转移的调用处理，

上述调用电路，以上述第一源极区域为基准，在上述第一导电型为P型的情况下向上述第一漏极区域施加正电压的第一调用电压，在上述第一导电型为N型的情况下施加负电压的第一调用电压，并且，向上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1方施加与上述第一调用电压同极性的第二调用电压，由此，通过上述第二漏极区域、上述第二源极区域和上述第二半导体层中的至少1方与上述第二栅极间的静电电容耦合，控制上述第一栅极电极的电压，上述第一栅极电极的电压根据上述第二存储模式的存储状态而变化，通过与此相应地控制上述第一漏极区域附近的碰撞离子的产生，将上述第二存储模式的存储状态向由上述第一半导体层的电荷的多少决定的上述第一存储模式的存储状态转移。

根据上述第五特征的非易失性随机存取存储器，作为第一存储模式的易失性存储状态的改写用使用的第一MIS晶体管的第一栅极电极的电位，根据第二存储模式的非易失性存储状态的浮置栅极的存储电荷量发生变化，因此，在调用处理中在第一MIS晶体管中流动的沟道电流发生变化，在漏极区域附近产生的碰撞离子量产生差。其结果是，能够使与第一MIS晶体管的主体区域相当的第一半导体层的带电量根据第二存储模式的存储状态在一定的时间内发生变化，从而能够使第一存储模式的存储状态从第二存储状态变为第一存储状态。

本发明的非易失性随机存取存储器的第六特征在于，进一步，上述调用电路在施加上述第一调用电压和上述第二调用电压之前，进行如下所述的初始化处理：以上述第一源极区域为基准，向上述第一漏极区域施加与上述第一调用电压相反极性的第三调用电压，使上述第一漏极区域与上述第一半导体层间的结为正向偏压状态，使存储在上述第一半导体层的电荷向上述第一漏极区域释放，成为第二存储状态。

根据上述第六特征的非易失性随机存取存储器，通过初始化处理，第一存储模式的存储状态从第一存储状态变为第二存储状态，因此，通过施加第一调用电压和第二调用电压的调用处理，在根据第二存储模式的存储状态不将第一存储模式的存储状态从第二存储状态变为第一存储状态的情况下，能够使第一存储模式的存储状态为第二存储状态。

本发明的非易失性随机存取存储器的第七特征在于，还具有第一存储电路，该第一存储电路用于进行将上述第一存储模式的第一存储状态向上述第二存储模式的存储状态转移的第一存储处理，

上述第一存储电路，在上述第一存储模式的存储状态为上述第一存储状态的情况下，向上述第一漏极区域和上述第一源极区域中的至少一方施加第一存储电压，使得在上述第一栅极下生成反转层，在上述第一导电型为P型的情况下该第一存储电压为正电压，在上述第一导电型为N型的情况下该第一存储电压为负电压，并且，向上述第二漏极区域施加与上述第一存储电压同极性的第二存储电压，向上述第二源极区域和上述第二半导体层分别施加与上述第一存储电压同极性的第三存储电压，并通过上述第一漏极区域和上述第一源极区域中的至少一方和上述反转层、与上述第一栅极间的静电电容耦合来控制上述第二栅极电极的电压，使得在上述第二漏极区域和上述第二源极区域中的任一方产生热载流子，向上述浮置栅极注入与存储在上述第一半导体层的电荷相反极性的电荷，将上述第一存储模式的第一存储状态向上述第二存储模式转移的存储状态。

本发明的非易失性随机存取存储器的第八特征在于，还具有第二存储电路，该第二存储电路进行将上述第一存储模式的第二存储状态向上述第二存储模式的存储状态转移的第二存储处理，

上述第二存储电路，在上述第一存储模式的存储状态为上述第二存储状态的情况下，向上述第一漏极区域和上述第一源极区域中的至少一方施加与上述第一存储电压同极性的第四存储电压，使得在上述第一栅极下不生成反转层，并向上述第二漏极区域施加与上述第四存储电压同极性的第五存储电压，向上述第二源极区域和上述第二半导体层分别施加与上述第四存储电压同极性的第六存储电压，抑制通过上述第一漏极区域和上述第一源极区域中的至少一方与上述第一栅极间的静电电容耦合进行的上述第二栅极电极电压的控制，使得在上述第二漏极区域和上述第二源极区域中的任一方产生与上述第一存储处理相反极性的热载流子，向上述浮置栅极注入与存储在上述第一半导体层的电荷相反极性的电荷，将上述第一存储模式的第二存储状态向第二存储模式的存储状态转移。

根据上述第七特征或第八特征的非易失性随机存取存储器，对于第二存储模式的非易失性存储状态与第一存储模式的易失性存储状态不同的存储器单元，能够利用第一存储电路的第一存储处理，将第一存储模式的第一存储状态转移为第二存储模式的存储状态，并能够利用第二存储电路的第二存储处理将第一存储模式的第二存储状态转移为第二存储模式的存储状态。

特别是，根据第七特征的非易失性随机存取存储器，在第二存储模式的存储状态为第二MIS晶体管的第二栅极电极(浮置栅极)的存储电荷量(在第一导电型为P型的情况下为负电荷的存储电荷量，在第一导电型为N型的情况下为正电荷的存储电荷量)较少的状态，且第一存储模式的存储状态为第一MIS晶体管的第一半导体层存储有电荷(在第一导电型为P型的情况下为负电荷，在第一导电型为N型的情况下为正电荷)的状态的情况下，第一MIS晶体管的第一栅极电极的电压对第一半导体层的电压的电压差、变得与第一MIS晶体管的阈值电压相比非常高，在第一半导体层表面的第一栅极电极下部区域形成有反转层，向第一漏极区域和第一源极区域中的至少一方施加的第一存储(store)电压经由该反转层，隔着第一栅极绝缘膜与第一栅极电极进行静电电容耦合，由此，使第二栅极电极的电压变化从而使第二MIS晶体管导通，使电流在第二漏极区域与第二源极区域间流动，使第二漏极区域与第二源极区域的任一方产生热载流子，并注入第二栅极电极，由此能够将第一存储模式的第一存储状态转移为第二存储模式的存储状态。

另外，为了导通第二MIS晶体管，使第二漏极区域与第二源极区域间流动用于产生热载流子的充分的电流，第二存储电压与第三存储电压之间的电压差需要成为规定的高电压。此外，向第二漏极区域与第二源极区域间施加高电压即可，第二存储电压和第三存储电压中的任一方也可以为接地电压(0V)。

此处，在第一存储模式的存储状态为第一MIS晶体管的第一半导体层未存储有电荷的第二存储状态，或者第二存储模式的存储状态为第二MIS晶体管的第二栅极电极(浮置栅极)存储有电荷的状态的情况下，因为第一MIS晶体管的阈值电压变高或者第一栅极电极的电压降低，因此第一MIS晶体管的第一栅极电极的电压对第一半导体层的电压差比第一MIS晶体管的阈值电压低，在第一半导体层表面的第一栅极电极下部区域没有形成反转层，因此，不存在施加于第一MIS晶体管的第一漏极区域和第一源极区域中的至少一方的第一存储电压，经由该反转层并隔着第一绝缘膜与第一栅极电极进行静电电容耦合的情况，因此在第二MIS晶体管不产生热载流子，不发生向第二栅极电极的注入。

特别是根据第八特征的非易失性随机存取存储器，设定第六存储电压，使得在第二存储模式的存储状态为第二MIS晶体管的第二栅极电极(浮置栅极)存储有电荷(第一导电型为P型的情况下为负电荷，第一导电型为N型的情况下为正电荷)的状态、第一存储模式的存储状态为第一MIS晶体管的第一半导体层未存储有电荷(第一导电型为P型的情况下为正电荷，第一导电型为N型的情况下为负电荷)的状态的第二存储状态的情况下，第一MIS晶体管的第一栅极电极的电压的相对于第一半导体层的电压的电压差与第一MIS晶体管的阈值电压相比变低，并且使得在上述以外的情况下，即在第二存储模式的存储状态为未在第二MIS晶体管的第二栅极电极(浮置栅极)存储有电荷的状态，或者第一存储模式的存储状态为在第一MIS晶体管的第一半导体层存储有电荷的状态的第一存储状态的情况下，第一MIS晶体管的第一栅极电极的电压的相对于第一半导体层的电压的电压差与第一MIS晶体管的阈值电压相比变得非常高，在第一半导体层表面的第一栅极电极下部区域形成有反转层，向第一漏极区域和第一源极区域中的至少一方施加的第四存储电压经由该反转层并隔着第一栅极绝缘膜与第一栅极电极进行静电电容耦合，通过这样设定第六存储电压，使得仅在第二存储状态，即第二存储模式的存储状态为在第二MIS晶体管的第二栅极电极(浮置栅极)存储有电荷，且第一存储模式的存储状态为在第一MIS晶体管的第一半导体层未存储有电荷的状态的情况下，向第一MIS晶体管的第一漏极和第一源极区域中的至少一方施加的第四存储电压不与浮置栅极进行静电电容耦合。因此，浮置栅极在第六存储电压与接地电压的中间被电容耦合，充分确保向第二MIS晶体管的第二漏极区域施加的第五存储电压与浮置栅极间的电位差，从第二栅极电极(浮置栅极)向第二漏极区域引出存储电荷，或者使第二漏极区域附近产生与存储电荷相反极性的热载流子，并将其注入第二栅极电极，由此，能够与第二栅极电极的存储电荷相抵消。其结果是，能够将第一存储模式的第二存储状态转移为第二存储模式的存储状态。

在第二存储模式的存储状态为在第二MIS晶体管的第二栅极电极(浮置栅极)未存储有电荷的状态，或者第一存储模式的存储状态为第一MIS晶体管的第一半导体层存储有电荷的状态的第一存储状态的情况下，第四存储电压经由所形成的反转层并隔着第一栅极绝缘膜与第一栅极电极进行静电电容耦合，由此，与上述情况相比，浮置栅极的电压向与浮置栅极的存储电荷量减少的情况相同的方向变化，第二栅极电极与第二漏极区域间的电位差达不到能够进行上述载流子的输送的级别。其结果是，仅在第二存储状态，即第二存储模式的存储状态为第二MIS晶体管的第二栅极电极(浮置栅极)存储有电荷的状态、第一存储模式的存储状态为在第一MIS晶体管的第一半导体层未存储电荷的状态的情况下，执行向第二存储模式的存储状态的转移。

本发明的非易失性随机存取存储器的第九特征在于，进一步，在上述调用电路完成上述调用处理后，上述第一数据改写电路进行将上述调用处理后的上述第一存储模式的存储状态反转的数据反转处理。

本发明的非易失性随机存取存储器的第十特征在于，进一步，在上述第一存储电路执行上述第一存储处理、上述第二存储电路执行上述第二存储处理之前，上述第一数据改写电路进行将上述第一存储处理和上述第二存储处理前的上述第一存储模式的存储状态反转的数据反转处理。

根据上述第九特征或第十特征的非易失性随机存取存储器，在通过由调用电路进行的初始化处理和调用处理，将被分配给第二存储模式的存储状态的2值数据“0”、“1”向第一存储模式的存储状态转移的情况下，以使得2值数据“0”、“1”反转的方式，使各存储模式的存储状态与2值数据“0”、“1”相关联的情况下，或者，在通过由第一存储电路和第二存储电路进行的第一存储处理和第二存储处理，将被分配给第一存储模式的存储状态的2值数据“0”、“1”向第二存储模式的存储状态转移的情况下，以使得2值数据“0”、“1”反转的方式，使各存储模式的存储状态与2值数据“0”、“1”相关联的情况下，进行第一存储处理、第二存储处理和调用处理，由此，虽然发生读出动作的第一存储模式的存储状态的“0”、“1”反转的情况，但是通过进行数据反转处理，能够修正该2值数据的反转状态。

本发明的非易失性随机存取存储器的第十一特征在于，还具有将上述第二存储模式的存储状态初始化的重置电路，

上述重置电路，在上述第一导电型为P型的情况下向上述第一漏极区域和上述第一源极区域中的任一方施加负电压的第一重置电压或接地电压，在上述第一导电型为N型的情况下向上述第一漏极区域和上述第一源极区域中的任一方施加正电压的第一重置电压或接地电压，使上述第一漏极区域和上述第一源极区域中的另一方为浮置状态，且向上述第二漏极区域施加与上述第一重置电压相反极性的第二重置电压，使上述第二源极区域和上述第二半导体层为浮置状态，由此，通过施加了上述第一重置电压的上述第一漏极区域和上述第一源极区域中的任一方与上述第一栅极间的静电电容耦合而控制上述第二栅极电极的电压，利用上述第二栅极电极与上述第二漏极区域间的电压引出上述浮置栅极的存储电荷，或者注入与上述存储电荷相反极性的电荷，进行上述浮置栅极的电荷存储状态的初始化。

根据上述第十一特征的非易失性随机存取存储器，能够将存储器单元的第二存储模式的存储状态初始化为在第二MIS晶体管的第二栅极电极(浮置栅极)未存储有电荷的状态。即，因为施加于第一漏极区域和上述第一源极区域中的任一方的第一重置电压，在第一导电型为P型的情况下为负电压，在第一导电型为N型的情况下为正电压，或者为接地电压，所以第一漏极区域与第一半导体层间的结成为正向偏压或无偏压状态，因为第一重置电压与第二栅极电极的电压进行静电电容耦合，所以不依赖于第二栅极电极(浮置栅极)的电荷存储状态(第二存储模式的存储状态)、第一半导体层的电荷存储状态(第一存储模式的存储状态)，能够充分地使第二栅极电极(浮置栅极)在第一导电型为P型的情况下为负电位，在第一导电型为N型的情况下为正电位。由此，通过充分地确保施加于第二MIS晶体管的第二漏极区域的第二重置电压与第二栅极电极(浮置栅极)间的电位差，并从第二栅极电极向第二漏极区域引出存储电荷，或者通过使第二漏极区域附近产生与存储电荷相反极性的热载流子，并将其注入第二栅极电极，能够与第二栅极电极存储电荷相抵消。

本发明的非易失性随机存取存储器的第十二特征在于，进一步，上述第一半导体层和上述第二半导体层各自形成于绝缘体基板上或者形成于第二导电型的杂质扩散层上，该第二导电型的杂质扩散层被设定为该第二导电型的杂质扩散层与上述第一半导体层的结和该第二导电型的杂质扩散层与上述第二半导体层的结成为反向偏压状态的电位状态，上述第一半导体层和上述第二半导体层各自的侧面被元件分离绝缘膜包围。

根据上述第十二特征的非易失性随机存取存储器，能够具体地实现电浮置状态的第一半导体层和与第一半导体层绝缘的第二半导体层。

本发明的非易失性随机存取存储器的第十三特征在于，该非易失性随机存取存储器还包括：在行方向和列方向上分别排列有多个上述存储器单元的存储器单元阵列；同一行的上述各存储器单元的上述第二漏极区域分别共同连接的多个第一字线；同一行的上述各存储器单元的上述第二源极区域与上述第二半导体层分别共同连接的多个第二字线；同一列的上述各存储器单元的上述第一漏极区域分别共同连接的多个位线；同一行或同一列的上述各存储器单元或上述存储器单元阵列内的全部上述存储器单元的上述第一源极区域分别共同连接的1个或多个源极线；和电压控制单元，其对分别向上述第一字线、上述第二字线、上述位线和上述源极线施加的电压进行控制。

根据上述第十三特征的非易失性随机存取存储器，能够实现设置有存储器单元阵列的非易失性随机存取存储器，其中，该存储器单元阵列是在行方向和列方向上分别排列多个能够在标准CMOS工艺工序内安装于基板上的由最小限地组合了非易失性存储器单元和易失性存储器单元的2个晶体管构成的存储器单元而成的。

此处，通过将第一字线与第二MIS晶体管的第二漏极区域连接，将第二字线与第二MIS晶体管的第二源极区域和上述第二半导体层连接，能够将位线与第一MIS晶体管的第一漏极区域连接，将源极线与第一MIS晶体管的第一源极区域连接。该字线、位线和源极线的配置与专利文献3所公开的现有的非易失性半导体装置中的字线、位线和源极线的连接关系相反，但是通过该配置，作为随机存取存储器的第一存储模式下的改写和读出动作能够优先于第二存储模式执行。即，顾名思义，本特征的非易失性随机存取存储器在通常的存储器动作中作为随机存取存储器发挥作用。

附图说明

图1是示意地表示本发明的非易失性随机存取存储器的一个实施方式的概要的框结构的框图。

图2是示意地表示在本发明的非易失性随机存取存储器中使用的存储器单元的截面结构的概略截面图(a)和其等价电路图(b)。

图3是表示在本发明的非易失性随机存取存储器的存储器单元中写入第一存储模式的数据“1”的情况下的电压施加状态的存储器单元阵列的电路图。

图4是表示在本发明的非易失性随机存取存储器的存储器单元中写入第一存储模式的数据“0”的情况下的电压施加状态的存储器单元阵列的电路图。

图5是表示从本发明的非易失性随机存取存储器的存储器单元读出第一存储模式的数据的情况下的电压施加状态的存储器单元阵列的电路图。

图6是表示对本发明的非易失性随机存取存储器的存储器单元进行调用主处理的情况下的电压施加状态的存储器单元阵列的电路图。

图7是表示沿对本发明的非易失性随机存取存储器的存储器单元进行的调用主处理的处理经过的各部的存储状态的表。

图8是表示本发明的非易失性随机存取存储器的存储器单元的各节点间寄生的静电电容的等价电路图。

图9是表示对本发明的非易失性随机存取存储器的存储器单元进行第一存储处理的情况下的电压施加状态的存储器单元阵列的电路图。

图10是表示对本发明的非易失性随机存取存储器的存储器单元进行第二存储处理的情况下的电压施加状态的存储器单元阵列的电路图。

图11是表示沿对于本发明的非易失性随机存取存储器的存储器单元进行的调用主处理的处理经过的各部的存储状态的表。

图12是表示针对本发明的非易失性随机存取存储器的存储器单元，对第二存储模式的存储状态进行重置处理的情况下的电压施加状态的存储器单元阵列的电路图。

图13是现有的非易失性动态随机存取存储器的存储器单元的等价电路图。

图14是现有的非易失性静态随机存取存储器的存储器单元的等价电路图。

图15是示意地表示能够在现有的标准CMOS工艺工序内安装于基板上的非易失性随机存取存储器的存储器单元的截面结构的概略截面图(a)和等价电路图(b)。

图16是示意地表示一种DRAM的存储器单元的截面结构的概略截面图(a)和等价电路图(b)，其中，该DRAM的存储器单元是能够在现有的标准CMOS工艺工序中不追加新工序而混载并能够以电的方式进行数据的改写的存储器单元。

具体实施方式

接着，参照附图，对本发明的非易失性随机存取存储器的一个实施方式说明。

(本NVRAM的说明)

首先，对本实施方式的非易失性随机存取存储器(以下根据情况仅称为“本NVRAM”)的整体结构的例子进行说明。图1是表示本NVRAM的整体的概略框结构的框图。如图1所示，本NVRAM20构成为：设置有多个存储器单元呈矩阵状排列而成的存储器单元阵列21、数据输入输出端子22、输入缓冲存储器23、地址输入端子24、地址缓冲存储器25、行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30、源极线电压控制电路31、读出放大器32、输出缓冲存储器33和控制上述各控制电路与缓冲存储器等的控制单元(不图示)。

存储器单元阵列21构成为：以矩阵状在行方向和列方向上分别配置有多个能够以电的方式改写的存储器单元1。各存储器单元1构成为：设置有作为DRAM单元发挥作用的第一MIS晶体管2、作为EEPROM单元晶体管发挥作用的第二MIS晶体管3。此时，同一存储器单元内的第一MIS晶体管2的栅极电极(以下称为“第一栅极电极”)与第二MIS晶体管3的栅极电极(以下称为“第二栅极电极”)彼此电连接，构成浮置栅极，成为与两个晶体管2、3的其它端子电绝缘的浮置状态。

配置在同一行的各存储器单元1构成为：第二MIS晶体管3的漏极扩散区域(以下称为“第二漏极区域”)与共用的第一字线WLai(i＝1～m，m为存储器单元阵列21的行数)连接，第二MIS晶体管3的源极扩散区域(以下称为“第二源极区域”)与不同于第一字线WLai的共用的第二字线WLbi连接，第一MIS晶体管2的源极扩散区域(以下称为“第一源极区域”)与共用的源极线SLi连接。此外，配置在同一列的各存储器单元1构成为，第一MIS晶体管2的漏极扩散区域(以下称为“第一漏极区域”)与共用的位线BLj(j＝1～n，n为存储器单元阵列21的列数)连接。

位线电压控制电路28进行各位线BLj电压的控制，第一字线电压控制电路29进行各第一字线WLai电压的控制，第二字线电压控制电路30进行各第二字线WLbi电压的控制，源极线电压控制电路31进行各源极线SLi电压的控制。

当经由地址输入端子24输入地址信号时，地址缓冲存储器25将输入的地址信号划分为行地址和列地址，并分别输入行解码器26和列解码器27。行解码器26选择与输入的行地址对应的一对第一字线和第二字线WLai、WLbi，列解码器27选择与输入的行地址对应的一根或多根位线BLj。被同时选择的位线BLj的根数与存储在存储器单元阵列21的单位数据的位宽度相当。

关于源极线SLi，在为能够按照行进行选择的结构的情况下，受到来自行解码器26的控制而成为对象的源极线SLi被选择，对被选择的源极线SLi，根据写入、读出、擦除各处理施加预先决定的电压。另一方面，在不按照行别选择各源极线SLi的情况下，根据上述各处理对全部的源极线SLi共同施加预先决定的电压。另外，在图1中，对配置于同一行的各存储器单元1的第一源极区域与共用的源极线SLi连接的情况进行举例说明，但是也可以是配置于同一列的各存储器单元1的第一源极区域与共用的源极线SLj连接的结构。在这种情况下，在源极线SLj是能够按照列别选择的结构的情况下，受到来自列解码器27的控制而成为对象的源极线SLj被选择，根据上述各处理对被选择的源极线SLj施加预先决定的电压。

对由行解码器26和列解码器27选择的存储器单元1，从数据输入输出端子22输入的数据经由输入缓冲存储器23写入，或者，读出被写入由行缓冲存储器26和列缓冲存储器27选择的存储器单元1的数据，经由读出放大器32被增幅后，经由输出缓冲存储器33向数据输入输出端子22输出。

(存储器单元的说明)

接着，参照图1和图2，对构成本NVRAM20的存储器单元阵列21的存储器单元1进行说明。

图2是存储器单元1的结构图。图2(a)是示意地表示存储器单元1的截面结构的概略截面图，图2(b)是其等价电路。另外，图2(a)所表示的存储器单元1的概略的截面结构是示意性的图示，实际的结构的尺寸的比例尺和图的比例尺并不一定一致。

如图2所示，存储器单元1设置有第一MIS晶体管2和第二MIS晶体管3。

当着眼于存储器单元阵列21内的1个存储器单元1时，第一MIS晶体管2的第一漏极区域8经由接触部TD1与位线BLj连接，第一源极区域10经由接触部TS1与源极线SLi连接，第一栅极电极14通过导电体17与第二MIS晶体管3的第二栅极电极15连接。此外，第二MIS晶体管3的第二漏极区域9经由接触部TD2与第一位线WLai连接，第二源极区域11经由接触部TS2与第二位线WLbi连接。另外，第一MIS晶体管2的第一栅极电极14隔着第一栅极绝缘膜12与第一漏极区域8和第一源极区域10电绝缘，第二MIS晶体管3的第二栅极电极15隔着第二栅极绝缘膜13与第二漏极区域9和第二源极区域11电绝缘。进一步，形成第一MIS晶体管2的第一半导体层6与形成第二MIS晶体管3的第二半导体层7通过元件分离膜18被电绝缘。

下面，更详细地说明存储器单元1的结构。

如图2(a)所示，第一MIS晶体管2与构成专利文献4所公开的能够在标准CMOS工艺工序中不追加新工序而混载的DRAM存储器单元的MIS晶体管(参照图16)一样，在半导体基板4上叠层硅氧化膜层5，进一步，在该硅氧化膜层5上，使用形成有由P型硅层构成的第一半导体层6和第二半导体层7的SOI(Silicon on Insulator：绝缘硅)基板，在该基板的第一半导体层6上，N型杂质扩散层的第一漏极区域8和第一源极区域10分离地形成。在第一半导体层6的上部区域，隔着第一栅极绝缘膜12，以与被第一漏极区域8和第一源极区域10夹着的区域重叠的方式形成有第一栅极电极14。第一半导体层6和第二半导体层7各自独立，底面侧与硅氧化膜5接触，侧面成为被元件分离膜18围着的浮置状态。

第一MIS晶体管2构成动态地存储具有第一阈值电压的状态(第一存储状态)和具有第二阈值电压的状态(第二存储状态)的DRAM单元，其中，第一阈值电压是在第一半导体层6保持有过剩的多数载流子的阈值电压，第二阈值电压是从第一半导体层6释放过剩的多数载流子的阈值电压。在本实施方式中，因为第一半导体层6是P型硅层，所以多数载流子是空穴，在保持有过剩的多数载流子的第一存储状态中，第一半导体层6的电位上升，阈值电压低于第二存储状态。由第一MIS晶体管2进行的2值数据的存储是易失性的，以下将利用第一MIS晶体管2的存储模式称为第一存储模式。

此外，第二MIS晶体管3与构成专利文献4所公开的能够在标准CMOS工艺工序中不追加新工序而混载的非易失性半导体存储装置的存储器单元的MOS晶体管Q30(参照图15(a))一样，在由P型硅层构成的第二半导体层7上，N型杂质扩散层的第二漏极区域9和第二源极区域11分离地形成。在第二半导体层7的上部区域，隔着第二栅极绝缘膜13，以与被第二漏极区域9和第二源极区域11夹着的区域重叠的方式形成有第二栅极电极15。进一步，在第二半导体层7上形成有P型杂质扩散层的接触区域16，并与第二源极区域11电连接，使得接触区域16和第二源极区域11成为同电位。由此，第二半导体层7和第二源极区域11成为同电位。

第一栅极电极14和第二栅极电极15通过导电体17相互电连接，构成浮置栅极FG。另外，第一栅极电极14和第二栅极电极15也可以采用使用同样的导电性材料形成为一个整体从而电连接的结构。在这种情况下，在该导电体17的形成工序中，第一栅极电极14、第二栅极电极15和导电体17同时形成。

因此，存储器单元1与专利文献4所公开的存储器单元(参照图15(a))一样，构成如下的非易失性存储器单元，即，将第一栅极电极14、第二栅极电极15和导电体17作为浮置栅极FG，将第二漏极区域9和第二源极区域11作为漏极和源极，将第一漏极区域8和第一源极区域10中的至少一方作为控制栅极CG。即，存储器单元1在浮置栅极FG存储有作为负电荷的电子的状态下，成为高阈值电压状态(第二存储状态)，在从浮置栅极FG释放出电子的状态下成为低阈值电压状态(第一存储状态)，并将2个存储状态的任一个作为2值数据而非易失性地存储。以下，区别于基于第一MIS晶体管2的存储模式，将基于第二MIS晶体管3的存储模式称为第二存储模式。

本NVRAM20的存储器单元1和专利文献4所公开的存储器单元在如下方面类似，即，两者均将2个MIS晶体管的各栅极电连接作为浮置栅极而构成非易失性存储器单元。但是，在存储器单元1的结构中，在第二MIS晶体管3形成于SOI基板上这方面与专利文献4所公开的存储器单元不同。此外，两者在如下方面不同，即，在存储器单元1的结构中，第一MIS晶体管2作为晶体管动作，与此相对，与专利文献4所公开的存储器单元对应的晶体管作为MOS电容器发挥作用，不作为晶体管动作。进一步，在专利文献4所公开的存储器单元中，MOS晶体管Q30和MOS电容器Q31(参照图15(a))为，MOS晶体管Q30是在P型半导体层上形成的N型MOSFET，MOS电容器Q31是在N型半导体层上形成的P型MOSFET，与此相对，存储器单元1的第一MIS晶体管2和第二MIS晶体管3均是在相同的P型的第一半导体层6和第二半导体层7上形成的N型MOSFET，在这方面两者不同。进一步，在专利文献4所公开的存储器单元中，形成有MOS晶体管Q30的P型半导体层并不是必须与MOS晶体管Q30的漏极区域或源极区域以成为同电位的方式电连接，而在存储器单元1的第二MIS晶体管3中，第二半导体层7和第二源极区域11以成为同电位的方式相互电连接，在这方面两者不同。

对于存储器单元1，以下详细说明：第一存储模式中的数据改写和数据读出、从第二存储模式的存储状态向第一存储模式的存储状态的数据转移(调用处理)、从第一存储模式的存储状态向第二存储模式的存储状态的数据转移(存储处理)和第二存储模式的存储状态的初始化处理的各处理。另外，在以下的说明中，如上所述，假定为第一半导体层6和第二半导体层7是P型硅层的情况。此外，在第一存储模式和第二存储模式的任一个中均使第一MIS晶体管2和第二MIS晶体管3的各阈值电压低的第一存储状态与2值数据的“1”对应，使各阈值电压高的第二存储状态与2值数据的“0”对应。但是，第一存储模式和第二存储模式的各存储状态与2值数据的“0”、“1”的对应关系并不仅限于该对应关系。

(第一存储模式中的数据改写的说明)

首先，参照图3和图4，对第一存储模式中的数据改写进行说明。另外，在本实施方式中，数据“0”的写入和数据“1”的写入统称为“数据改写”。

在将数据“1”写入第一MIS晶体管2中的情况下，即，在使第一半导体层6为过剩的多数载流子的空穴的存储状态的情况下，如图3所示，向与写入对象的存储器单元1连接的第一字线WLai和第二字线WLbi分别施加正电压的第二写入电压Vw2(例如3.3V)，向与写入对象的存储器单元1连接的位线BLj施加正电压的第一写入电压Vw1(例如3.3V)，使源极线SLi接地。其结果是，写入对象的存储器单元1的第一栅极电极14的电位，由于第二漏极区域9、第二源极区域11和第二半导体层7与第二栅极电极15之间的静电电容耦合而上升，在第一漏极区域8附近产生碰撞离子，由此，在处于电浮置状态的第一半导体层6存储有空穴，成为第一存储状态。另外，向非选择行的第一字线WLai和第二字线WLbi施加负电压(例如-2.4V)，非选择列的位线BLj接地。由此，抑制向非选择的存储器单元1的数据“1”的写入。

在将数据“0”写入第一MIS晶体管2中的情况下，即，在使第一半导体层6释放过剩的多数载流子的空穴的情况下，如图4所示，向与写入对象存储器单元1连接的第一字线WLai和第二字线WLbi分别施加正电压的第二写入电压Vw2(例如3.3V)，向与写入对象存储器单元1连接的位线BLj施加负电压的第三写入电压Vw3(例如-1.2V)，使源极线SLi接地。其结果是，写入对象的存储器单元1的第一漏极区域8和第一半导体层6之间的结成为正向偏压状态，存储在第一半导体层6的空穴向第一漏极区域8释放，成为第二存储状态。另外，向非选择行的第一字线WLai和第二字线WLbi施加负电压(例如-2.4V)，非选择列的位线B Lj接地。由此，抑制向非选择的存储器单元1的数据“0”的写入。

另外，上述数据“0”和“1”的写入时的第一写入电压至第三写入电压Vw1～3的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30和源极线电压控制电路31协作执行，由该各电路在该写入时构成执行数据改写的数据改写电路。

(第一存储模式中的数据读出的说明)

接着，参照图5，对第一存储模式中的数据读出进行说明。在进入读出动作之前，存储器单元1处于数据保持模式，向全部的第一字线WLai和第二字线WLbi施加负电压(例如-2.4V)。进入读出动作后，如图5所示，向与读出对象的存储器单元1连接的第一字线WLai和第二字线WLbi施加规定的正电压的第二读出电压Va2(例如3.3V)，向与读出对象的存储器单元1连接的位线BLj施加正电压的第一读出电压Va1(例如0.4V)，使源极线SLi接地。另外，对非选择行的第一字线WLai和第二字线WLbi，保持与保持模式相同的施加负电压的状态，非选择行的存储器单元1处于数据保持模式。此外，非选择列的位线BLj接地，不进行来自非选择列的存储器单元1的数据读出。

上述的结果是，读出对象的存储器单元1的第一栅极电极14的电位由于第二漏极区域9、第二源极区域11和第二半导体层7与第二栅极电极15之间的静电电容耦合而上升，例如，当使针对第一栅极电极14的第一源极区域10的电压成为第一存储状态和第二存储状态中的第一MIS晶体管2的2个阈值电压的中间电压或者两阈值电压以上时，与第一MIS晶体管2的阈值电压状态相应地，在第一漏极区域8和第一源极区域10之间流动的读出电流发生变化。使用读出放大器32，经由与读出对象存储器单元1连接的位线BLj检测该读出电流的差，由此能够读出第一存储模式下的存储状态。

另外，作为检测与第一存储模式的存储状态相应的读出电流的差的方法，在对读出电流或将读出电流进行电压变换后的电压值进行直接检测的方式以外，还有如下方法，即，在将位线BLj预充电至规定的电压后，驱动第一字线WLai和第二字线WLbi，检测此时的位线BLj的电压下降的差的方法；在将第一字线WLai和第二字线WLbi预充电到规定的电压后，提升位线BLj的电压，检测位线BLj的电压的上升速度的方法；在将位线BLj的电压固定在规定的电压后，提升第一字线WLai和第二字线WLbi，检测在不同存储状态的存储器单元间的两根位线BLj之间流动的读出电流的差的方法等，采用哪一个检测方法均可。

另外，上述数据“0”和“1”的读出时的第一读出电压和第二读出电压Va1、Va2的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30、源极线电压控制电路31和读出放大器32协作执行，由该各电路在该读出时构成执行数据读出的数据读出电路。

在数据读出后，执行更新(refresh)处理。更新处理是向读出对象的存储器单元1再次写入已读出的数据“0”或“1”的处理，实质上是与上述数据“0”或“1”的写入相同的处理。因此，更新处理由上述数据改写电路执行。

在执行更新处理后，全部的第一字线WLai和第二字线WLbi被施加负电压(例如-2.4V)，成为数据保持模式。不过，在上述数据保持模式中，如果使全部的第一字线WLai和第二字线WLbi为接地电位，则数据保持时间比施加负电压后的情况差，但是，只要该时间在容许范围内，也可以使全部的第一字线WLai和第二字线WLbi为接地电位。

(调用处理的说明)

接着，参照图6～图8，对作为从第二存储模式的存储状态向第一存储模式的存储状态的数据转移处理的调用处理进行说明。图6是存储器单元阵列的等价电路图，表示针对调用处理对象存储器单元1的后述的调用主处理的电压施加状态，图7是表示沿调用主处理的处理经过的各部的存储状态的表。图8是表示在图2所示的存储器单元1的各节点之间寄生的静电电容的等价电路图。

首先，调用处理由调用前处理和调用主处理构成。调用前处理是在调用主处理之前，对调用处理对象的存储器单元1(例如存储器单元阵列21的全部存储器单元)的第一MIS晶体管2进行使第一存储模式的存储状态为在第一半导体层6未存储有空穴的第二存储状态(数据“0”)的初始化处理(与第二存储模式的初始化处理不同)。即，在第一源极区域10接地的状态下，向第一漏极区域8施加负电压的第三调用电压Vr3(例如-1.2V)，使第一漏极区域8与第一半导体层6之间的结为正向偏压状态，使在第一半导体层6存储的空穴向第一漏极区域8释放而成为第二存储状态。该第一存储模式的存储状态的初始化处理与数据“0”的写入处理完全相同，第三调用电压Vr1与第三写入电压Vw3相当。因此，关于具体的调用前处理的处理顺序，参照上述数据“0”的写入处理，不进行重复的说明。另外，在对全部存储器单元执行该初始化处理的情况下，有以1个存储器单元1为单位逐次执行的方法、以同一行的存储器单元1为单位逐次执行的方法、以同一列的存储器单元1为单位逐次执行的方法和对全部存储器单元一并执行的方法，根据该初始化处理中每1个存储器单元1消耗的电力和调用处理对象存储器单元1的个数来决定采用何种方法即可。

在执行调用前处理后，执行调用主处理。如图6所示，使与调用处理对象的存储器单元1连接的源极线SLi接地，向与调用处理对象的存储器单元1连接的位线BLj施加正电压的第一调用电压Vr1(例如3.3V)，向与调用对象的存储器单元1连接的第一字线WLai和第二字线WLbi分别施加正电压的第二调用电压Vr2(例如2.4V)。其结果是，调用处理对象的存储器单元1的第一栅极电极14的电压，由于第二漏极区域9、第二源极区域11和第二半导体层7与第二栅极电极15之间的静电电容耦合而上升。第一栅极电极14的电压，根据由合计静电电容量Ccge和合计静电电容量Ccgd决定的静电电容耦合比Rcge，上升到规定电压Vfgr，其中，Ccge是在第二漏极区域9、第二源极区域11和第二半导体层7与第二栅极电极15中形成的各静电电容量Cde、Cse、Cce的合计，Ccgd是在第一漏极区域8、第一源极区域10和第一半导体层6与第一栅极电极14中形成的各静电电容量Cdd、Csd、Ccd的合计。电压Vfgr使用如图8所示的静电电容量能够通过下面的数学式1求取。其中，数学式1中的Rcge、Ctot能够通过下面的数学式2求取。此外，数学式1中的Vbd、Vsd和Qfg分别是第一半导体层6的电压、第一源极区域10的电压和浮置栅极FG中的电荷量(负电荷量)。

(数学式1)

Vfgr＝Cde/Ctot×Vr2+Cse/Ctot×Vr2

+Cce/Ctot×Vr2+Cdd/Ctot×Vr1

+Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg/Ctot

＝Rcge×Vr2+Cdd/Ctot×Vr1+Ccd/Ctot×Vbd

+Csd/Ctot×Vsd-Qfg/Ctot

(数学式2)

Rcge＝Ccge/Ctot

Ctot＝Ccge+Ccgd

此处，源极线SLi接地，第一源极区域10的电压Vsd为0V，通过调用前处理，第一半导体层6的电压Vbd为0V，因此，在数学式1的右边，省略电压Vsd和电压Vbd的项，当使第一漏极区域8和第一栅极电极14间的静电电容Cdd与浮置栅极的全部静电电容Ctot相比非常小时，数学式1能够简化为下面的数学式3。

(数学式3)

Vfgr＝Rcge×Vr2-Qfg/Ctot

根据数学式3，第一栅极电极14的电压Vfgr成为第二调用电压Vr2和浮置栅极FG中存储的电荷量Qfg(负的电荷量)的函数。因此，第一栅极电极14的电压Vfgr根据浮置栅极FG中存储的电荷量Qfg的多少即第二存储模式的存储状态而变化。

另一方面，为了在通过调用前处理被初始化为第二存储状态(数据“0”)的第一MIS晶体管2中写入数据“1”而成为第一存储状态，需要使第一MIS晶体管2在5极管中动作，使第一漏极区域8附近产生碰撞离子。碰撞离子的产生在电压Vgsd为电压Vdsd的二分之一(Vgsd＝Vdsd/2)的条件下成为最大值，其中，电压Vgsd是第一栅极电极14对第一源极区域10的电压，电压Vdsd是第一漏极区域8对第一源极区域10的电压，当Vgsd低于电压Vdsd的二分之一时，碰撞离子的产生也减少，当Vgs低于第一MIS晶体管2的第二存储状态中的阈值电压Vthd2时，沟道消失，漏极电流不再产生，因此不再产生碰撞离子。

此处，在调用主处理中，通过第一栅极电极14的电压Vfgr产生碰撞离子，当设能够将空穴注入第一半导体层6的电压Vfgr的下限值为Vgh1时，作为用于将第二存储模式的第一存储状态向第一存储模式的第一存储状态转移的条件，需要满足下面的数学式4。

(数学式4)

Vfgr1＝Rcge×Vr2-Qfg1/Ctot≥Vgh1

此处，数学式4的不等式左边的Qfg1是在浮置栅极FG中未注入电子的状态(第二存储模式的第一存储状态)下的浮置栅极FG中的电荷量(负的电荷量)，电压Vfgr1是第二存储模式的第一存储状态中的第一栅极电极14的电压。

此外，在第二存储模式的存储状态为第二存储状态(浮置栅极FG中注入有电子的状态)时，不产生碰撞离子，作为用于维持第一存储模式的存储状态在调用前处理中被初始化后的第二存储状态的条件，由于第一MIS晶体管2的沟道消失，需要满足下面的数学式5。

(数学式5)

Vfgr2＝Rcge×Vr2-Qfg2/Ctot＜Vthd2

此处，数学式5的不等式的左边的Qfg2是在浮置栅极FG中注入有电子的状态(第二存储模式的第二存储状态)下的浮置栅极FG中的电荷量(负的电荷量)，电压Vfgr2是第二存储模式的第二存储状态中的第一栅极电极14的电压。

根据以上的说明，如果以满足数学式4和数学式5这2个不等式的方式设定第二调用电压Vr2、第二存储模式的各存储状态中的浮置栅极FG中的存储电荷量Qfg1、Qfg2，则能够与浮置栅极FG中存储的2个电荷量Qfg1、Qfg2相应地控制向第一MIS晶体管2的数据“1”的写入处理，并且，与2个电荷量Qfg1、Qfg2相应的第二存储模式的存储状态能够向第一存储模式的存储状态转移。

归纳整理以上的调用主处理，如图7所示的表所示。即，在第一MIS晶体管2被初始化，第一存储模式的存储状态处于第二存储状态(数据“0”)下，浮置栅极FG中的存储电荷量Qfg成为Qfg1以下的浮置栅极FG中未注入有电子的状态(第二存储模式的第一存储状态，数据“1”)的情况下，第一栅极电极14的电压Vfgr成为在第一MIS晶体管2中产生碰撞离子的电压Vgh1以上，发生向第一半导体层6的空穴的注入，向第一MIS晶体管2的数据“1”的写入处理被执行，第一存储模式的存储状态成为第一存储状态。

另一方面，在第一MIS晶体管2被初始化，第一存储模式的存储状态处于第二存储状态(数据“0”)下，浮置栅极FG中的存储电荷量Qfg成为Qfg2以上的浮置栅极FG中注入有电子的状态(第二存储模式的第二存储状态，数据“0”)的情况下，第一栅极电极14的电压Vfgr成为第一MIS晶体管2的阈值电压Vthd2以下，没有形成沟道，因此，不诱发向第一半导体层6的空穴的注入，向第一MIS晶体管2的数据“1”的写入处理不被执行，第一存储模式的存储状态维持第二存储状态(数据“0”)。

根据以上的说明，通过依次执行调用前处理和调用主处理，第二存储模式的存储状态被转移为第一存储模式的存储状态。

另外，在上述调用前处理和调用主处理中的第一调用电压至第三调用电压Vr1～Vr3的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30和源极线电压控制电路31协作执行，由该各电路在该调用处理时构成执行调用前处理和调用主处理的调用电路。其中，调用前处理的调用电路是与数据“0”的写入处理的数据改写电路相同的电路。

(存储处理的说明)

接着，参照图8～图11，对作为从第一存储模式的存储状态向第二存储模式的存储状态的数据转移处理的存储处理进行说明。图9是存储器单元阵列的等价电路图，表示对存储处理对象的存储器单元1的后述的第一存储处理的电压施加状态，图10是存储器单元阵列的等价电路图，表示对存储处理对象的存储器单元1的后述的第二存储处理的电压施加状态，图11是表示沿存储处理的处理经过的各部的存储状态的表。

第一存储处理是将第一存储模式的第一存储状态变换为第二存储模式的第二存储状态的处理，第二存储处理是将第一存储模式的第二存储状态变换为第二存储模式的第一存储状态的处理。通过按照不同顺序执行第一存储处理和第二存储处理，第一存储模式的存储状态的数据“0”、“1”反转，从而转移为第二存储模式的存储状态。下面依次说明第一存储处理和第二存储处理。另外，在图11中，例示先执行第一存储处理，然后执行第二存储处理的情况。

(第一存储处理的说明)

第一存储处理是在第一半导体层6中存储有空穴的第一存储状态(数据“1”)下，向第二MIS晶体管3的第二栅极电极15注入电子，使第二存储模式的存储状态为第二存储状态的处理。

如图9所示，向与存储处理对象的存储器单元1连接的位线BLj或源极线SLi中的至少一方施加正电压的第一存储电压Vs1(例如7.0V)，向与存储处理对象的存储器单元1连接的第一字线WLai和第二字线WLbi分别施加第二存储电压Vs2(例如5.0V)和第三存储电压Vs3(例如0V)。另外，在本实施方式中，也可以使源极线SLi全部为浮置状态，仅向与存储处理对象的存储器单元1连接的位线BLj施加第一存储电压Vs1，在按照行单位或存储器单元阵列单位进行存储处理的情况下，使位线BLj为浮置状态，按照行单位仅向源极线SLi施加第一存储电压Vs1，或者向全部的位线BLj和源极线SLi施加第一存储电压Vs1。

此处，第一MIS晶体管2是在第一半导体层6存储有空穴的第一存储状态(数据“1”)，因此，第一MIS晶体管2的阈值电压Vthd1小于第一半导体层6中未存储空穴的第二存储状态(数据“0”)的阈值电压Vthd2。即，处于Vthd1＜Vthd2的关系。

另一方面，在第二MIS晶体管3的第二栅极电极15中未注入有电子的第一存储状态下，第二栅极电极15(浮置栅极FG)的电压Vfgs1能够由下面的数学式6求得。此外，数学式6中的Vbd、Vsd和Qfg1分别是第一半导体层6的电压、第一源极区域10的电压和浮置栅极FG中的电荷量(负的电荷量)。

(数学式6)

Vfgs1＝Cde/Ctot×Vs2+Cse/Ctot×Vs3

+Cce/Ctot×Vs3+Cdd/Ctot×Vs1

+Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg1/Ctot

此处，和第一MIS晶体管2中的第一栅极电极14与第一半导体层6重叠的面积相比，该第一栅极电极14与第一漏极区域8以及第一源极区域重叠的面积非常小，此外，和第二MIS晶体管3中的第二栅极电极15与第二半导体层7重叠的面积相比，该第二栅极电极15与第二漏极区域9以及第二源极区域11重叠的面积非常小，因此，为了说明第一存储处理的动作机制，数学式6能够简化为下面的数学式7。

(数学式7)

Vfgs1＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd

-Qfg1/Ctot

第一存储处理是在第一半导体层6中存储有空穴的第一存储状态(数据“1”)下，向第二MIS晶体管3的第二栅极电极15注入电子，而使第二存储模式的存储状态为第二存储状态的处理，因此图11的例子1所示的状态，即第一存储处理前的状态假定为第一半导体层6存储有空穴的第一存储状态，并未向第二MIS晶体管3的第二栅极电极15注入电子的第一存储状态。在该第一存储处理前的状态下，第一半导体层6的电压Vbd上升为Vbd1，当设浮置栅极FG中的存储电荷量Qfg1为Qfg11时，第一半导体层6的电压Vbd1中的第一栅极电极14(浮置栅极FG)的电压Vfgs11能够由下面的数学式8表示。此处，Qfg11≤Qfg1。

在以下的第一存储处理和第二存储处理的说明中，浮置栅极FG的电压Vfgs和存储电荷量Qfg的后面的2位数字中，前侧的“1”或“2”表示第一存储模式的存储状态是第一存储状态和第二存储状态的哪一个，后侧的“1”或“2”表示第二存储模式的存储状态是第一存储状态和第二存储状态的哪一个。另外，浮置栅极FG的电压Vfgs和存储电荷量Qfg在各存储模式下的存储状态如果相同，则在第一存储处理和第二存储处理间为相同的标记，但是并不表示它们的值必然相同。此外，第一半导体层6的电压Vbd后面接着的1位数字的“1”或“2”表示第一存储模式的存储状态是第一存储状态和第二存储状态的哪一个。

(数学式8)

Vfgs11＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd1

-Qfg11/Ctot

在第一栅极电极14的电压Vfgs11比第一MIS晶体管2的阈值电压Vthd1高的情况下，第一MIS晶体管2的第一栅极电极14下面的第一半导体层6表面成为反转状态，形成反转层。

因此，形成该反转层的条件是Vfgs11＞Vthd1，根据数学式8，导出一下的数学式9的条件式。此外，当整理数学式9的条件式时，导出数学式10的条件式。

(数学式9)

Vfgs11＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd1

-Qfg11/Ctot＞Vthd1

(数学式10)

(Cce/Ctot×Vs3+Ccd/Ctot×Vbd1-Vthd1)×Ctot

＞Qfg11

当浮置栅极FG中的存储电荷量Qfg11满足数学式9所示的条件式时，形成反转层，第一漏极区域8和该反转层电耦合，经由位线BLj施加于第一漏极区域8的第一存储电压Vs1与第一栅极电极14的电压Vfgs11静电电容耦合，第一栅极电极14的电压如下面的数学式11所示，上升为电压Vfgs11’。

(数学式11)

Vfgs11’＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd1

-Qfg11/Ctot+(Ccd+Cdd)/Ctot×Vs1

在事先浮置栅极FG中的存储电荷量低于电荷量Qfg11，并且第一MIS晶体管2的阈值电压低于阈值电压Vthd1的情况下，通过恰当地选择第一存储电压Vs1和第三存储电压Vs3，第二栅极电极15(浮置栅极FG)的电压Vfgs11’成为足以在第二MIS晶体管3中产生热载流子的高电压，在施加有第二存储电压Vs2的第二漏极区域9附近产生热载流子，并被注入第二栅极电极15。其结果是，第一存储状态(数据“1”)被变换为第二存储状态(数据“0”)的第一存储处理被执行，其中，第一存储状态是在第一半导体层6中存储有空穴的第一存储状态，第二存储状态是电子被注入第二MIS晶体管3的第二栅极电极15中的第二存储模式的第二存储状态。

接着，对以下情况进行说明，在相同的第一存储处理的电压施加条件下，第一存储处理前的状态是第一半导体层6中未存储有空穴的第二存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15中注入有电子的状态(第二存储状态)的情况(参照图11的例子4)下，不执行第一存储处理。

在这种情况下，第一半导体层6的电压Vbd因为未存储有空穴，所以降低为电压Vbd2(Vbd2＜Vbd1)，进一步，第一MIS晶体管2的阈值电压从Vthd1上升为Vthd2(Vthd1＜Vthd2)。

进一步，第二栅极电极15(浮置栅极FG)的电压Vfgs22是注入有电子的状态(第二存储状态)，因此，能够使用存储电荷量Qfg22以下面的数学式12表示该电压Vfgs22。其中，Qfg22＞Qfg11。

(数学式12)

Vfgs22＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd2

-Qfg22/Ctot

此处，因为与数学式8所示的第一栅极电极14的电压Vfgs11相比较，Vbd2＜Vbd1，且Vthd1＜Vthd2，所以在数学式12所示的第一栅极电极14的电压Vfgs22中，不满足第一栅极电极14下的第一半导体层6的表面成为反转状态的条件，因此，如数学式11所示，施加于第一漏极区域8的第一存储电压Vs1不与第一栅极电极14的电压Vfgs22进行静电电容耦合，因此能够抑制第一栅极电极14的电压Vfgs22的上升。因此，第二存储模式的存储状态不发生变化。

接着，对以下情况进行说明，在相同的第一存储处理的电压施加条件下，第一存储处理前的状态是第一半导体层6中未存储有空穴的第二存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15中注入有电子的状态(第一存储状态)的情况(参照图11的例子2)下，不执行第一存储处理。

在这种情况下，与例子4的情况一样，第一半导体层6的电压Vbd因为未存储空穴，所以降低到电压Vbd2(Vbd2＜Vbd1)，进一步，第一MIS晶体管2的阈值电压从Vthd1上升为Vthd2(Vthd1＜Vthd2)。

进一步，第二栅极电极15(浮置栅极FG)的电压Vfgs12是未注入有电子的状态(第一存储状态)，因此，能够使用存储电荷量Qfg12以下面的数学式13表示该电压Vfgs12。其中，Qfg12＝Qfg11。

(数学式13)

Vfgs12＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd2

-Qfg12/Ctot

此处，因为与数学式8所示的第一栅极电极14的电压Vfgs11相比较，Vbd2＜Vbd1，Vthd1＜Vthd2，所以在数学式13所示的第一栅极电极14的电压Vfgs12中，不满足第一栅极电极14下的第一半导体层6的表面成为反转状态的条件，因此，如数学式11所示，施加于第一漏极区域8的第一存储电压Vs1不与第一栅极电极14的电压Vfgs12静电电容耦合，因此能够抑制第一栅极电极14的电压Vfgs12的上升。因此，第二存储模式的存储状态不发生变化。

接着，对以下情况进行说明，在相同的第一存储处理的电压施加条件下，第一存储处理前的状态是第一半导体层6中存储有空穴的第一存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15中注入有电子的状态(第二存储状态)的情况(参照图11的例子3)下，不执行第一存储处理。

在这种情况下，与例子1的情况一样，第一半导体层6的电压Vbd因为未存储空穴，所以上升为电压Vbd1，第一MIS晶体管2的阈值电压降低为Vthd1(Vthd1＜Vthd2)。但是，第二栅极电极15(浮置栅极FG)的电压Vfgs21是注入有电子的状态(第二存储状态)，因此，能够使用存储电荷量Qfg21以下面的数学式14表示该电压Vfgs21。

(数学式14)

Vfgs21＝Cce/Ctot×Vs3+Ccd/Ctot×Vbd1

-Qfg21/Ctot

此处，因为与数学式8所示的第一栅极电极14的电压Vfgs11相比较，Qfg21＞Qfg11，所以Vfgs21＜Vfgs11，在数学式14所示的第一栅极电极14的电压Vfgs21中，不满足第一栅极电极14下的第一半导体层6的表面成为反转状态的条件，因此，如数学式11所示，施加于第一漏极区域8的第一存储电压Vs1不与第一栅极电极14的电压Vfgs12静电电容耦合，因此能够抑制第一栅极电极14的电压Vfgs21的上升。因此，第二存储模式的存储状态不发生变化。

以上，如详细说明的那样，在图11所示1～4的4个例子中，第一存储电压Vs1和第三存储电压Vs3在第一MIS晶体管2中最容易产生反转层的例子1中产生该反转层，在其它的例子2～4中被最优化为不产生该反转层的值。

另外，在上述第一存储处理中的第一存储电压至第三存储电压Vs1～Vs3的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30和源极线电压控制电路31协作执行，由该各电路在该第一存储处理时构成执行第一存储处理的第一存储电路。

(第二存储处理的说明)

第二存储处理是在第一半导体层6未存储有空穴的第二存储状态(数据“0”)下，或者从第二MIS晶体管3的第二栅极电极15引出电子，或者向第二栅极电极15注入空穴，使第二存储模式的存储状态为第一存储状态的处理。

如图10所示，向与存储处理对象的存储器单元1连接的位线BLj或源极线SLi中的至少一方施加正电压的第四存储电压Vs4(例如3.3V)，向与存储处理对象的存储器单元1连接的第一字线WLai施加比第四存储电压Vs4高电压的第五存储电压Vs5(例如10V)，向与存储处理对象的存储器单元1连接的第二字线WLbi施加第六存储电压Vs6(例如3.3V)。另外，在本实施方式中，也可以使源极线SLi全部为浮置状态，仅向与存储处理对象的存储器单元1连接的位线BLj施加第四存储电压Vs4，在按照行单位或存储器单元阵列单位进行存储处理的情况下，或者使位线BLj为浮置状态，仅按照行单位向源极线SLi施加第四存储电压Vs4，或者向全部的位线BLj和源极线SLi施加第四存储电压Vs4。

此处，第一MIS晶体管2是在第一半导体层6未存储有空穴的第二存储状态(数据“0”)，因此，第一MIS晶体管2的阈值电压Vthd2比第一半导体层6中存储有空穴的第一存储状态(数据“1”)的阈值电压Vthd1大。即，处于Vthd2＞Vthd1的关系。

另一方面，在第二MIS晶体管3的第二栅极电极15中注入有电子的第二存储状态中，第二栅极电极15(浮置栅极FG)的电压Vfgs2能够由下面的数学式15求得。此外，数学式15中的Vbd、Vsd和Qfg1分别是第一半导体层6的电压、第一源极区域10的电压和浮置栅极FG中的电荷量(负的电荷量)。

(数学式15)

Vfgs2＝Cde/Ctot×Vs5+Cse/Ctot×Vs6

+Cce/Ctot×Vs6+Cdd/Ctot×Vs4

+Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg2/Ctot

此处，与第一MIS晶体管2中的第一栅极电极14与第一半导体层6重叠的面积相比，该第一栅极电极14与第一漏极区域8以及第一源极区域重叠的面积非常小，此外，与第二MIS晶体管3中的第二栅极电极15与第二半导体层7重叠的面积相比，该第二栅极电极15与第二漏极区域9以及第二源极区域11重叠的面积非常小，因此，为了说明第二存储处理的动作机制，数学式15能够简化为下面的数学式15′。

(数学式15′)

Vfgs2＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd

-Qfg2/Ctot

第二存储处理是在第一半导体层6中未存储有空穴的第二存储状态(数据“0”)下，或者从第二MIS晶体管3的第二栅极电极15引出电子，或者注入空穴，从而使第二存储模式的存储状态为第一存储状态的处理，因此，图11的例子4所示的状态，即第二存储处理前的状态假定为第一半导体层6中未存储有空穴的第二存储状态，第二MIS晶体管3的第二栅极电极15中注入有电子的第二存储状态。在该第二存储处理前的状态下，第一半导体层6的电压Vbd降低为Vbd2，如果设浮置栅极FG中的存储电荷量Qfg2为Qfg22，则第一半导体层6的电压Vbd2中的第一栅极电极14(浮置栅极FG)的电压Vfgs22能够以下面的数学式16表示。其中，Qfg22≥Qfg2。

(数学式16)

Vfgs22＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd2

-Qfg22/Ctot

在第一栅极电极14的电压Vfgs22比第一MIS晶体管2的阈值电压Vthd2低的情况下，第一MIS晶体管2的第一栅极电极14下的第一半导体层6的表面不成为反转状态，不形成反转层。

因此，没有形成该反转层的条件是Vfgs22＜Vthd2，通过数学式16导出下面的数学式17的条件式。此外，整理数学式17的条件式，能够导出数学式18的条件式。

(数学式17)

Vfgs22＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd2

-Qfg221/Ctot＞Vthd2

(数学式18)

(Cce/Ctot×Vs6+Ccd/Ctot×Vbd2-Vthd2)×Ctot

＜Qfg22

第六存储电压Vs6在Qfg22＞Qfg2的范围内，以满足上述数学式18的方式被优化。

在这种情况下，第一MIS晶体管2的第一半导体层6的表面不成为反转状态，经位线BLj与第一漏极区域8施加的第四存储电压Vs4与第一栅极电极14的电压Vfgs22几乎不进行静电电容耦合。其结果是，第二栅极电极15(浮置栅极FG)的电压Vfgs22由第六存储电压Vs6和第一半导体层6的电压Vbd2决定。第六存储电压Vs6和第一半导体层6的电压Vbd2被设定为与第五存储电压Vs5相比非常低的正电压或0V，因此，第二栅极电极15的电压Vfgs22不上升。由此，在第二MIS晶体管3中，经位线BLj向第二漏极区域9施加高电压的第五存储电压Vs5，在接近接地电压的第二栅极电极15和第二漏极区域9之间，隔着第二栅极绝缘膜13产生高电场。因此，利用该高电场，或者从第二栅极电极15引出电子，或者向第二栅极电极15注入空穴，则第二栅极电极15中的电子的存储状态被解除。其结果是，第一半导体层6中未存储有空穴的第二存储状态(数据“0”)变换为第二MIS晶体管3的第二栅极电极15中未注入有电子的第二存储模式的第一存储状态(数据“1”)的第二存储处理被执行。

接着，对以下情况进行说明，在相同的第二存储处理的电压施加条件下，第二存储处理前的状态是第一半导体层6中未存储有空穴的第二存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15未注入有电子的状态(第一存储状态)的情况(参照图11的例子2)下，不执行第二存储处理。

在这种情况下，第一半导体层6的电压Vbd因为未存储有空穴，所以降低为电压Vbd2(Vbd2＜Vbd1)，进一步，第一MIS晶体管2的阈值电压从Vthd1上升为Vthd2(Vthd1＜Vthd2)。

进一步，第二栅极电极15(浮置栅极FG)的电压Vfgs12是未注入有电子的状态(第一存储状态)，因此，能够使用存储电荷量Qfg12以下面的数学式19表示该电压Vfgs12。其中，Qfg12＜Qfg22。

(数学式19)

Vfgs12＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd2

-Qfg12/Ctot

此处，因为与数学式16所示的第一栅极电极14的电压Vfgs22相比较，Qfg12＜Qfg22，所以Vfgs12＞Vfgs22，不满足数学式17所示的第一栅极电极14下的第一半导体层6表面不反转的条件，第一半导体层6表面反转形成反转层。因此，第一漏极区域8与该反转层电耦合，经由位线BLj施加于第一漏极区域8的第四存储电压Vs4与第一栅极电极14的电压Vfgs12进行静电电容耦合，第一栅极电极14的电压如下面的数学式20所示上升为电压Vfgs12’。

(数学式20)

Vfgs12’＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd2

-Qfg12/Ctot+(Ccd+Cdd)/Ctot×Vs4

其结果是，第二栅极电极15的电压上升，在第二MIS晶体管3中，经由位线BLj向第二漏极区域9施加高电压的第五存储电压Vs5，与电压上升后的第二栅极电极15的电压Vfgs12’之间的电压差被缓和，因此，在第二栅极电极15与第二漏极区域9之间不会隔着第二栅极绝缘膜13产生高电场。因此，既没有利用该高电场从第二栅极电极15引出电子的情况，也没有利用该高电场向第二栅极电极15注入有空穴的情况，而维持第二栅极电极15中未存储有电子的状态。因此，第二存储模式的存储状态没有变化。

接着，对以下情况进行说明，在相同的第二存储处理的电压施加条件下，第二存储处理前的状态是第一半导体层6中存储有空穴的第一存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15中未注入有电子的状态(第一存储状态)的情况(参照图11的例子1)下，不执行第二存储处理。

在这种情况下，第一半导体层6的电压Vbd因为存储有空穴，所以上升为电压Vbd1，第一MIS晶体管2的阈值电压降低为Vthd1(Vthd1＜Vthd2)。进一步，第二栅极电极15(浮置栅极FG)的电压Vfgs11是未注入有电子的状态(第一存储状态)，因此，能够使用存储电荷量Qfg11以下面的数学式21表示该电压Vfgs11。

(数学式21)

Vfgs11＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd1

-Qfg11/Ctot

因此，第二栅极电极15(浮置栅极FG)的电压Vfgs11变得比数学式19所示的上述例子2的第二栅极电极15(浮置栅极FG)的电压Vfgs12高，第一栅极电极14下的第一半导体层6表面反转，形成反转层。因此，第一漏极区域8和该反转层电耦合，经由位线BLj施加于第一漏极区域8的第四存储电压Vs4与第一栅极电极14的电压Vfgs11静电电容耦合，第一栅极电极14的电压如下面的数学式22所示上升为电压Vfgs11’。

(数学式22)

Vfgs11’＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd1

-Qfg11/Ctot+(Ccd+Cdd)/Ctot×Vs4

其结果是，第二栅极电极15的电压上升，在第二MIS晶体管3中，经由位线BLj向第二漏极区域9施加高电压的第五存储电压Vs5，但是，与电压上升后的第二栅极电极15的电压Vfgs11’之间的电压差被缓和，因此，在第二栅极电极15与第二漏极区域9之间不产生隔着第二栅极绝缘膜13的高电场。因此，既不发生利用该高电场从第二栅极电极15引出电子的情况，也不发生利用该高电场向第二栅极电极15注入空穴的情况，而维持第二栅极电极15中未存储有电子的状态。因此，第二存储模式的存储状态没有变化。

接着，对以下情况进行说明，在相同的第二存储处理的电压施加条件下，第二存储处理前的状态为第一半导体层6中存储有空穴的第一存储状态(数据“0”)、第二MIS晶体管3的第二栅极电极15中注入有电子的状态(第二存储状态)的情况(参照图11的例子3)下，不执行第二存储处理。

在这种情况下，与例子1的情况一样，第一半导体层6的电压Vbd因为未存储有空穴，所以上升为电压Vbd1，第一MIS晶体管2的阈值电压降低为Vthd1(Vthd1＜Vthd2)。但是，第二栅极电极15(浮置栅极FG)的电压Vfgs21是注入有电子的状态(第二存储状态)，因此，能够使用存储电荷量Qfg21以下面的数学式23表示该电压Vfgs21。

(数学式23)

Vfgs21＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd1

-Qfg21/Ctot

此处，因为与数学式16所示的第一栅极电极14的电压Vfgs22比较，Qfg21＝Qfg22，但是因为Vbd1＞Vbd2，所以Vfgs21＞Vfgs22，不满足数学式17所示的第一栅极电极14下的第一半导体层6表面不反转的条件，第一半导体层6表面反转而形成反转层。因此，第一漏极区域8与该反转层静电电容耦合，经由位线BLj施加于第一漏极区域8的第四存储电压Vs4不与第一栅极电极14的电压Vfgs21静电电容耦合，如数学式24所示，第一栅极电极14的电压上升为Vfgs21’。

(数学式24)

Vfgs21’＝Cce/Ctot×Vs6+Ccd/Ctot×Vbd1

-Qfg21/Ctot+(Ccd+Cdd)/Ctot×Vs4

其结果是，第二栅极电极15的电压上升，在第二MIS晶体管3中，经由位线BLj向第二漏极区域9施加高电压的第五存储电压Vs5，在与电压上升后的第二栅极电极15的电压Vfgs21’之间电压缓和，因此，在第二栅极电极15与第二漏极区域9之间不产生隔着第二栅极绝缘膜的13的高电场。因此，既不利用该高电场从第二栅极电极15引出电子，也不利用该高电场向第二栅极电极15注入空穴，而维持第二栅极电极15中未注入有电子的状态。因此，第二存储模式的存储状态没有变化。

以上，如详细说明的那样，在图11所示的1～4的4个例子中，第四存储电压Vs4和第六存储电压Vs6在第一MIS晶体管2中最难产生反转层的例子4中产生该反转层，在其它的例子1～3中被优化为产生该反转层的值。

另外，在上述第二存储处理中的第四存储电压至第六存储电压Vs4～Vs6的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30和源极线电压控制电路31协作执行，由该各电路在该第二存储处理时构成执行第二存储处理的第二存储电路。

以上，详细说明了第一存储处理和第二存储处理，如上所述，通过按照不同顺序执行第一存储处理和第二存储处理，第一存储模式的存储状态的数据“0”、“1”反转，转移为第二存储模式的存储状态。

此处，如果使第一存储模式和第二存储模式中的任一方的存储状态与数据“0”、“1”的关系反转，则上述存储处理中的数据“0”、“1”的反转被消解，但是这一次，在上述调用处理中，发生数据“0”、“1”的反转。即，通过进行调用处理和存储处理，不依赖于存储状态与数据“0”、“1”的对应关系，在调用处理和存储处理中的任一方发生数据“0”、“1”的反转。

因此，在本实施方式中，在调用电路结束调用处理后，第一数据改写电路在通常的读出处理开始之前对调用处理后的各存储器单元进行使第一存储模式的存储状态反转的数据反转处理。具体而言，第一数据读出电路读出第一存储模式的存储状态，并不进行更新处理，而改为进行反转该已读出的数据、第一数据改写电路向相同的存储器单元写入的处理。读出处理和写入处理如已经说明的那样，不进行重复的说明。

或者，也可以不在调用处理后执行上述数据反转处理，而改为在执行上述存储处理前，第一数据读出电路读出第一存储模式的存储状态，并不进行更新处理，而改为进行反转该已读出的数据、第一数据改写电路向相同的存储器单元写入的处理。

(第二存储模式的存储状态的初始化处理的说明)

接着，参照图12，对重置处理进行说明，该重置处理不对存储器单元1的第二存储模式的存储状态进行上述存储处理而直接初始化，形成为第一存储状态。另外，在本实施方式中，对将存储器单元阵列21内的全部存储器单元1一并进行重置处理的情况进行说明，但是该重置处理也能够按照行单位或列单位进行。

如图12所示，向与重置处理对象的存储器单元1连接的位线BLj或源极线SLi中的至少一方施加负电压的第一重置电压Ve1(例如-3.3V)，向与重置处理对象的存储器单元1连接的第一字线WLai施加第二重置电压Ve2(例如10V)，该第二重置电压Ve2是正极性的高电压。使第二字线WLbi全部为浮置状态。另外，在本实施方式中，也可以使源极线SLi全部为浮置状态，仅向与重置处理对象的存储器单元1连接的位线BLj施加第一重置电压Ve1，在按照行单位或存储器单元阵列单位进行重置处理的情况下，使位线BLj为浮置状态，仅按照行单位向源极线SLi施加第一重置电压Ve1，或者向全部的位线BLj和源极线SLi施加第一重置电压Ve1。

由于以上的第一重置电压Ve1和第二重置电压Ve2的施加，经由位线BLj，第一MIS晶体管2的第一漏极区域8被施加负电压的第一重置电压Ve1，因此，第一半导体层6和第一漏极区域8成为正向偏压状态，第一半导体层6也被施加负电压的第一重置电压Ve1，从而与第一栅极电极14静电电容耦合，使第一栅极电极14(浮置栅极FG)的电压向负方向降低。其结果是，在负电压施加状态的第二栅极电极15与经由第一字线WLai施加高电压的第二重置电压Ve2的第二漏极区域9之间产生高电场，因此，引出第二栅极电极15中存储的电子，或者向第二栅极电极15注入有空穴，则第二栅极电极15的电子的存储状态被解除，第二存储模式的存储状态成为第一存储状态。

另外，上述重置处理中的第一重置电压和第二重置电压Ve1、Ve2的各施加，由行解码器26、列解码器27、位线电压控制电路28、第一字线电压控制电路29、第二字线电压控制电路30和源极线电压控制电路31协作执行，由该各电路在该重置处理时构成执行重置处理的重置电路。

此外，即使在第一重置电压Ve1作为接地电压的情况下，只要供给能够使第二栅极电极15与第二漏极区域9之间产生与上述方式相同程度的高电场程度的充分高的第二重置电压Ve2，便能够引出存储在第二栅极电极15的电子，执行上述重置处理，但是在这种情况下，多数情况下难以确保针对被施加第二重置电压Ve2的第二漏极区域9和第二半导体层的结耐压的余地，因此，第一重置电压Ve1优选施加负电压。

(其它实施方式)

(1)在上述实施方式中，存储器单元1形成于SOI基板上，即，第一半导体层6和第二半导体层7各自形成于硅氧化膜层5(绝缘体基板)上，但是，取而代之，也可以改为在N型杂质扩散层上形成的结构，其中，N型杂质扩散层被设定为该N型杂质扩散层与第一半导体层6的结和该N型杂质扩散层与第二半导体层7的结成为反向偏压状态的电位状态。

(2)此外，在上述实施方式中，第一半导体层6和第二半导体层7均形成于P型硅层，但是也可以在N型硅层形成第一半导体层6和第二半导体层7，并将第一MIS晶体管2和第二MIS晶体管3作为P型MIS晶体管形成。在这种情况下，在上述的各处理中施加的电压的极性正负逆转即可。

产业上的可利用性

本发明能够利用于能够在标准CMOS工艺工序内安装于基板上的非易失性随机存取存储器。

Claims (14)

1.一种非易失性随机存取存储器，其具备能够存储1位数据的非易失性存储器单元，该非易失性随机存取存储器的特征在于：

所述存储器单元具备第一MIS晶体管和第二MIS晶体管，其中，

第一MIS晶体管具有：电浮置状态的第一导电型的第一半导体层；在所述第一半导体层表面形成的由与所述第一导电型相反导电型的第二导电型的杂质扩散区域构成的第一漏极区域和第一源极区域；和在被所述第一漏极区域和所述第一源极区域夹着的所述第一半导体层表面的上方隔着第一栅极绝缘膜形成的第一栅极电极，

第二MIS晶体管具有：与所述第一半导体层绝缘的所述第一导电型的第二半导体层；在所述第二半导体层表面形成的由所述第二导电型的杂质区域构成的第二漏极区域和第二源极区域；和在被所述第二漏极区域和所述第二源极区域夹着的所述第二半导体层表面的上方隔着第二栅极绝缘膜形成的第二栅极电极，

所述第一栅极电极与所述第二栅极电极相互电连接而构成电浮置状态的浮置栅极，

在第一存储模式中，根据所述第一半导体层的电荷的多少来控制所述第一MIS晶体管的阈值电压，能够易失性地存储1位数据，

在第二存储模式中，根据所述浮置栅极的电荷的多少来控制所述第二MIS晶体管的阈值电压，能够非易失性地存储1位数据。

2.如权利要求1所述的非易失性随机存取存储器，其特征在于：

在所述第二半导体层的表面，具有用于向由所述第一导电型的杂质扩散区域构成的所述第二半导体层供给电压的接触区域，

所述接触区域与所述第二源极区域以成为相同电位的方式电连接。

3.如权利要求1所述的非易失性随机存取存储器，其特征在于：

具有用于改写所述第一存储模式下的存储状态的第一数据改写电路，

所述第一数据改写电路，以所述第一源极区域为基准，在所述第一导电型为P型的情况下向所述第一漏极区域施加正电压的第一写入电压，在所述第一导电型为N型的情况下向所述第一漏极区域施加负电压的第一写入电压，并且，向所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1个施加与所述第一写入电压同极性的第二写入电压，由此，通过所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1个与所述第二栅极间的静电电容耦合而控制所述第一栅极电极的电压，使得在所述第一漏极区域附近产生碰撞离子，在所述第一导电型为P型的情况下在所述第一半导体层内存储正电荷，在所述第一导电型为N型的情况下在所述第一半导体层内存储负电荷，成为第一存储状态，

并且，所述第一数据改写电路，以所述第一源极区域为基准，向所述第一漏极区域施加与所述第一写入电压相反极性的第三写入电压，使所述第一漏极区域与所述第一半导体层间的结为正向偏压状态，使存储在所述第一半导体层的电荷向所述第一漏极区域释放，成为第二存储状态。

4.如权利要求3所述的非易失性随机存取存储器，其特征在于：

具有用于读出所述第一存储模式下的存储状态的第一数据读出电路，

所述第一数据读出电路，以所述第一源极区域为基准，在所述第一导电型为P型的情况下向所述第一漏极区域施加正电压的第一读出电压，在所述第一导电型为N型的情况下向所述第一漏极区域施加负电压的第一读出电压，并且，向所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方施加与所述第一读出电压同极性的第二读出电压，由此，通过所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方与所述第二栅极间的静电电容耦合而控制所述第一栅极电极的电压，通过检测所述第一漏极区域和所述第一源极区域间的电流差，得到根据所述第一半导体层的电荷的多少来决定的所述第一MIS晶体管的阈值电压的差，由此判断所述第一存储模式下的存储状态为所述第一存储状态和所述第二存储状态的哪一方。

5.如权利要求3所述的非易失性随机存取存储器，其特征在于：

具有调用电路，该调用电路用于进行将所述第二存储模式的存储状态向所述第一存储模式的存储状态转移的调用处理，

所述调用电路，以所述第一源极区域为基准，在所述第一导电型为P型的情况下向所述第一漏极区域施加正电压的第一调用电压，在所述第一导电型为N型的情况下向所述第一漏极区域施加负电压的第一调用电压，并且，向所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方施加与所述第一调用电压同极性的第二调用电压，由此，通过所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方与所述第二栅极间的静电电容耦合，控制所述第一栅极电极的电压，所述第一栅极电极的电压根据所述第二存储模式的存储状态而变化，通过与此相应地控制所述第一漏极区域附近的碰撞离子的产生，将所述第二存储模式的存储状态向由所述第一半导体层的电荷的多少决定的所述第一存储模式的存储状态转移。

6.如权利要求4所述的非易失性随机存取存储器，其特征在于：

具有调用电路，该调用电路用于进行将所述第二存储模式的存储状态向所述第一存储模式的存储状态转移的调用处理，

所述调用电路，以所述第一源极区域为基准，在所述第一导电型为P型的情况下向所述第一漏极区域施加正电压的第一调用电压，在所述第一导电型为N型的情况下向所述第一漏极区域施加负电压的第一调用电压，并且，向所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方施加与所述第一调用电压同极性的第二调用电压，由此，通过所述第二漏极区域、所述第二源极区域和所述第二半导体层中的至少1方与所述第二栅极间的静电电容耦合而控制所述第一栅极电极的电压，所述第一栅极电极的电压根据所述第二存储模式的存储状态而变化，通过与此相应地控制所述第一漏极区域附近的碰撞离子的产生，将所述第二存储模式的存储状态向由所述第一半导体层的电荷的多少决定的所述第一存储模式的存储状态转移。

7.如权利要求5或6所述的非易失性随机存取存储器，其特征在于：

在施加所述第一调用电压和所述第二调用电压之前，所述调用电路进行如下所述的初始化处理：以所述第一源极区域为基准向所述第一漏极区域施加与所述第一调用电压相反极性的第三调用电压，使所述第一漏极区域与所述第一半导体层间的结为正向偏压状态，使存储在所述第一半导体层的电荷向所述第一漏极区域释放，成为第二存储状态。

8.如权利要求3～6中任一项所述的非易失性随机存取存储器，其特征在于：

具有第一存储电路，该第一存储电路用于进行将所述第一存储模式的第一存储状态向所述第二存储模式的存储状态转移的第一存储处理，

所述第一存储电路，在所述第一存储模式的存储状态为所述第一存储状态的情况下，向所述第一漏极区域和所述第一源极区域中的至少一方施加第一存储电压，使得在所述第一栅极下生成反转层，在所述第一导电型为P型的情况下该第一存储电压为正电压，在所述第一导电型为N型的情况下该第一存储电压为负电压，并且，向所述第二漏极区域施加与所述第一存储电压同极性的第二存储电压，向所述第二源极区域和所述第二半导体层分别施加与所述第一存储电压同极性的第三存储电压，并通过所述第一漏极区域和所述第一源极区域中的至少一方和所述反转层、与所述第一栅极间的静电电容耦合而控制所述第二栅极电极的电压，使得在所述第二漏极区域和所述第二源极区域中的任一方产生热载流子，向所述浮置栅极注入与存储在所述第一半导体层的电荷相反极性的电荷，将所述第一存储模式的第一存储状态向所述第二存储模式的存储状态转移。

9.如权利要求8所述的非易失性随机存取存储器，其特征在于：

具有第二存储电路，该第二存储电路用于进行将所述第一存储模式的第二存储状态向所述第二存储模式的存储状态转移的第二存储处理，

所述第二存储电路，在所述第一存储模式的存储状态为所述第二存储状态的情况下，向所述第一漏极区域和所述第一源极区域中的至少一方施加与所述第一存储电压同极性的第四存储电压，使得在所述第一栅极下不生成反转层，并向所述第二漏极区域施加与所述第四存储电压同极性的第五存储电压，向所述第二源极区域和所述第二半导体层分别施加与所述第四存储电压同极性的第六存储电压，抑制通过所述第一漏极区域和所述第一源极区域中的至少一方与所述第一栅极间的静电电容耦合进行的所述第二栅极电极电压的控制，使得在所述第二漏极区域和所述第二源极区域中的任一方产生与所述第一存储处理相反极性的热载流子，向所述浮置栅极注入与存储在所述第一半导体层的电荷同极性的电荷，将所述第一存储模式的第二存储状态向第二存储模式的存储状态转移。

10.如权利要求5或6所述的非易失性随机存取存储器，其特征在于：

在所述调用电路完成所述调用处理后，所述第一数据改写电路进行将所述调用处理后的所述第一存储模式的存储状态反转的数据反转处理。

11.如权利要求9所述的非易失性随机存取存储器，其特征在于：

在所述第一存储电路执行所述第一存储处理、所述第二存储电路执行所述第二存储处理之前，所述第一数据改写电路进行将所述第一存储处理和所述第二存储处理前的所述第一存储模式的存储状态反转的数据反转处理。

12.如权利要求3～6中任一项所述的非易失性随机存取存储器，其特征在于：

具有将所述第二存储模式的存储状态初始化的重置电路，

所述重置电路，在所述第一导电型为P型的情况下向所述第一漏极区域和所述第一源极区域中的任一方施加负电压的第一重置电压或接地电压，在所述第一导电型为N型的情况下向所述第一漏极区域和所述第一源极区域中的任一方施加正电压的第一重置电压或接地电压，使所述第一漏极区域和所述第一源极区域中的另一方为浮置状态，且向所述第二漏极区域施加与所述第一重置电压相反极性的第二重置电压，使所述第二源极区域和所述第二半导体层为浮置状态，由此，通过施加了所述第一重置电压的所述第一漏极区域和所述第一源极区域中的任一方与所述第一栅极间的静电电容耦合而控制所述第二栅极电极的电压，利用所述第二栅极电极与所述第二漏极区域间的电压引出所述浮置栅极的存储电荷，或者注入与所述存储电荷相反极性的电荷，进行所述浮置栅极的电荷存储状态的初始化。

13.如权利要求1～6中任一项所述的非易失性随机存取存储器，其特征在于：

所述第一半导体层和所述第二半导体层各自形成于绝缘体基板上或者形成于第二导电型的杂质扩散层上，该第二导电型的杂质扩散层被设定为该第二导电型的杂质扩散层与所述第一半导体层的结和该第二导电型的杂质扩散层与所述第二半导体层的结成为反向偏压状态的电位状态，所述第一半导体层和所述第二半导体层各自的侧面被元件分离绝缘膜包围。

14.如权利要求1～6中任一项所述的非易失性随机存取存储器，其特征在于，包括：

在行方向和列方向上分别排列有多个所述存储器单元的存储器单元阵列；

同一行的所述各存储器单元的所述第二漏极区域分别共同连接的多个第一字线；

同一行的所述各存储器单元的所述第二源极区域与所述第二半导体层分别共同连接的多个第二字线；

同一列的所述各存储器单元的所述第一漏极区域分别共同连接的多个位线；

同一行或同一列的所述各存储器单元或所述存储器单元阵列内的全部所述存储器单元的所述第一源极区域分别共同连接的1个或多个源极线；和

电压控制单元，其对分别向所述第一字线、所述第二字线、所述位线和所述源极线施加的电压进行控制。

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