CN110753965B - 存储器和写数据的方法 - Google Patents

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Abstract

一种存储器(300)和写数据的方法。该存储器(300)包括存储单元阵列(310)和控制器(320)，存储单元阵列(310)包括M行×N列存储单元、M根字线和N个位线对。所述N个位线对中的每个位线对包括一根位线和一根源极线。所述存储单元阵列(310)中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列(310)中位于第j列的存储单元并联在所述N个位线对的第j个位线对的位线以及源极线之间。在获取待写入存储单元阵列(310)中的Q行存储单元的Q行数据之后，所述控制器(320)向P列存储单元中的第j列存储单元中写入第一数值。然后，所述控制器(320)在Q行数据中确定待写入的行，并向第j列存储单元中的所述待写入的行的存储单元并行写入第二数值。该存储器(300)能够提升写效率。

Description

存储器和写数据的方法
技术领域
本申请涉及集成电路领域，尤其涉及一种存储器和写数据的方法。
背景技术
随着移动设备、便携式设备和无线设备的发展，非易失性随机访问存储器(non-volatile random access memory，NVRAM)得到了广泛的应用。NVRAM具有接近于动态随机存取存储器(dynamic random access memory，DRAM)的读写性能，且一经写入数据，就不需要外界电力来维持其记忆。例如，NVRAM包括电阻性随机存取存储器(resistive randomaccess memory，RRAM)、磁性随机存取存储器(magnetic random access memory，MRAM)以及自旋扭矩转换磁性随机存取存储器(spin-transfer torque magnetic random accessmemory，STT MRAM)等。但是，NVRAM的写效率较低。
发明内容
本申请提供一种存储器和写数据的方法，能够提高存储器的写吞吐量，提高写效率。
第一方面，提供了一种存储器，包括：
存储单元阵列，所述存储单元阵列包括M行×N列存储单元、M根字线和N个位线对，所述N个位线对中的每个位线对包括一根位线和一根源极线，其中，所述存储单元阵列中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列中位于第j列的存储单元并联在所述N个位线对的位线以及源极线之间，M和N均为大于等于2的整数，i为大于等于0且小于M的整数，j为大于等于0且小于N的整数；
控制器，与所述存储单元阵列连接，并用于：获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于等于M的正整数，P为小于等于N的正整数；对P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值；在所述Q行数据确定待写入的行，所述待写入的行的数据的第j位为第二数值；向所述第j列存储单元中的所述待写入的行的存储单元并行写入所述第二数值。
本申请提供的上述存储器，能够在写数据时将数据按列写入存储器中的各存储单元，相较于现有技术中按行写的方式而言，本申请提供了另一种写数据的思路。并且，当待写入的数据的行数多于列数的情况下，本申请提供的存储器能够提升写效率。
在一种可能的实现方式中，所述控制器用于：在一个或多个位线对上施加用于写入所述第一数值的写电压，并在所述Q根字线上施加开启电压以执行所述复位操作，所述一个或多个位线对包括所述第j个位线对；在所述第j个位线对上施加用于写入所述第二数值的写电压，并在所述待写入的行对应的字线上施加开启电压，以向所述待写入的行的存储单元中并行写入所述第二数值。
应理解，在执行复位操作时，可以是依次针对P列存储单元的每一列存储单元，也可以针对该存储单元阵列中的全部存储单元。
例如，以Q＝M为例，针对该存储单元阵列中的某一列存储单元执行复位操作时，在M行存储单元对应的M条字线上施加用于开启该M行存储单元的开启电压，并在第j列存储单元对应的第j根位线与第j根源极线之间施加用于写入“0”的写电压，例如在该第j根位线上施加电压Vset，而第j根源极线连接地线GND，这时第j列存储单元中的所有存储单元均被写入相同的数值“0”，相当于对第j列存储单元执行了复位操作而将第j列所有存储单元中记录的数值都写为“0”。
而针对该存储单元阵列中的所有存储单元执行复位操作时，在M行存储单元对应的M条字线上施加用于开启该M行存储单元的开启电压，即导通所有存储单元，并在N列存储单元对应的N个位线对中的位线与源极线之间均施加用于写入“0”的写电压，例如在N根位线上施加电压Vset，而N根源极线连接地线GND，这时该存储单元阵列中的所有存储单元均被写入相同的数值“0”，相当于对该存储单元阵列中的所有存储单元执行了复位操作，而将所有存储单元中记录的数值都写为“0”。
还应理解，在对该第j列存储单元执行复位操作时，也可以在第j列存储单元中均写入“1”，即将第j列存储单元均复位成“1”，之后再将第j列中需要写入“0”的存储单元中的数值由“1”改写为“0”，本申请对此不做限定。或者，在对N列存储单元执行复位操作时，也可以在N列存储单元中均写入“1”，即将N列存储单元均复位成“1”，之后再逐列地将每列中需要写入“0”的存储单元中的数值由“1”改写为“0”。
在一种可能的实现方式中，Q＞P。由于存储阵列中的存储单元的行数一般总是远远大于列数，当待写入的数据的行数多于列数的情况下，本申请提供的存储器能够提升写效率。
在一种可能的实现方式中，所述存储器还包括：中央缓存器，用于缓存待写入所述存储单元阵列的Q行数据；其中，所述控制器用于：从所述中央缓存器中获取所述Q行数据。
可选地，本申请实施例的存储器可以包括多个上述的存储单元阵列，这多个存储单元阵列中位于同一行的存储单元通过相同的全局字线控制，不同存储单元阵列通过不同的位片选择线(slice select line)控制。当启动多个存储单元阵列中的第i行存储单元对应的全局字线时，可以驱动多个存储单元阵列中每个存储单元阵列的第i行存储单元对应的字线(也称局部字)线。每个存储单元阵列的第i行存储单元对应的局部字线通过第i行存储单元对应的全局字线充电后，在某个储单元阵列的第j列存储单元对应的位线和源极线之间施加写电压时，就能向被充电的多行存储单元的第j列存储单元中写入相应数据。
还应理解，该存储器可以包括多个上述的存储单元阵列，每个存储单元阵列都可以具有各自对应的中央缓存器和行缓存器，以用来缓存待写入该存储单元的M行数据。
第二方面，提供了一种写数据的方法，所述方法应用于包含有存储单元阵列以及与所述存储单元阵列连接的控制器的存储器中，所述存储单元阵列包括M行×N列存储单元、M根字线和N个位线对，所述N个位线对中的每个位线对包括一根位线和一根源极线，其中，所述存储单元阵列中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列中位于第j列的存储单元并联在所述N个位线对的第j个位线对的位线以及源极线之间，M和N均为大于等于2的整数，i为大于等于0且小于M的整数，j为大于等于0且小于N的整数，所述方法包括：
所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于等于M的正整数，P为小于等于N的正整数；
所述控制器对P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值；
所述控制器在所述Q行数据中确定待写入的行，所述待写入的行的数据的第j位为第二数值；所述控制器向所述第j列存储单元中的所述待写入的行的存储单元并行写入所述第二数值。
在一种可能的实现方式中，所述控制器对所述P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值，包括：所述控制器在一个或多个位线对上施加用于写入所述第一数值的写电压，并在所述Q根字线上施加开启电压以执行所述复位操作，所述一个或多个位线对包括所述第j个位线对；
其中，所述控制器将所述Q行数据中每一行数据的第j位中为第二数值的行确定为待写入的行，并向所述第j列存储单元中所述待写入的行的存储单元并行写入所述第二数值，包括：所述控制器在所述第j个位线对上施加用于写入所述第二数值的写电压，并在所述待写入的行对应的字线上施加开启电压，以向所述待写入的行的存储单元中并行写入所述第二数值。
在一种可能的实现方式中，Q＞P。
在一种可能的实现方式中，所述存储器还包括中央缓存器，所述方法还包括：所述中央缓存器缓存待写入所述存储单元阵列的所述Q行数据；
其中，所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，包括：所述控制器从所述中央缓存器中获取所述Q行数据。
第三方面，提供了一种计算机，包括前述第一方面及各种实现方式中所述的存储器。
第四方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有程序，所述程序使得上述存储器执行上述第二方面及其各种实现方式中的任一种写数据的方法。
附图说明
图1是NVM存储单元阵列的示意性结构图。
图2是存储单元的示意性结构图。
图3是存储单元的写数据的示意图。
图4是存储单元的写数据的示意图。
图5是本申请实施例的存储器的示意性框图。
图6是本申请实施例的一种写数据的方法的示意性流程图。
图7是本申请实施例的存储单元阵列的示意图。
图8是本申请实施例的存储单元阵列的示意图。
图9是本申请实施例的存储器的示意性框图。
图10是本申请实施例的多个存储单元阵列的连接示意图。
图11是本申请实施例的中央缓存器和行缓存器的示意性框图。
图12是本申请实施例提供的写数据的方法的示意性流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
图1是NVM存储单元阵列的示意性结构图。图1示出的NVM存储单元阵列包含M行存储单元和N列存储单元，即该存储单元阵列(后面也简称为“存储阵列”)包括M×N个存储单元，每个存储单元中都包括用于记录数据的存储结构。应理解，本申请实施例中将NVM存储单元简称为存储单元。图1中示出了N个位线对(一个位线对包括一位线和一条源极线)和M条字线，M和N为正整数。其中每行的N个存储单元都连接在一条字线上，每列的M个存储单元都并联在一对位线与源极线之间。
每一个存储单元与一条位线(bit line，BL)、一条源极线(sourse line，SL)和一条字线(word line，WL)相连。其中，当给定输入地址时，可以使某条字线被选中，该字线可以在存储矩阵中找到一个相应的“字”。在读取这个字中包括的多位时，用于读出每位上的数值的输出线被称为“位线”。每个字中的数据的位数可以称为“字长”。例如图1所示，位线0、源极线0和字线0之间的存储单元为存储单元A。M条字线可以与行译码器连接，行译码器可以根据输入地址启动其中的某一条字线。位线可以与列电路连接，其中列电路可以包括放大器和列译码器，放大器可以对位线上检测到的数据进行放大以便于读取，列译码器用于控制列电路中的多路开关，从而在该行中选出与要存取数据的存储单元相连的位线。
下面以STT MRAM为例，结合图2、图3和图4所示的存储单元的示意性结构图，描述STT MRAM存储单元如何记录信息，其中STT MRAM属于NVM的一种。应理解，本申请实施例以STT MRAM为例进行描述，但是本申请并不限于此，所有包含本申请实施例描述的存储单元的存储器均在本申请实施例的保护范围内。
STT MRAM是一种新兴的磁性随机存储器，STT MRAM存储单元包括磁性隧道结(magnetic tunnel junction，MTJ)以及晶体管例如MOS管等。如图2所示，晶体管的栅极与字线相连，且晶体管的源极与MTJ的一端相连，并且MTJ的另一端与源极线相连，晶体管的漏极与位线相连。
如图3所示，当字线上施加电压VDD时，晶体管被导通(或称为开启、激活)。如果此时在位线上施加电压Vset而源极线为GND，那么产生电流Iset，方向由左向右，实现写入“0”，此时MTJ的电阻较小；如图4所示，如果此时在源极线上施加电压Vreset而位线为GND，那么产生电流Ireset，方向由右向左，实现写入“1”，此时MTJ的电阻较大。这里，VDD可以用来表示电源电压，GND可以用来表示地线。
同理，在读取数据时，可以在位线与字线之间施加微小的偏置电压例如在位线上施加偏置电压而源极线为GND，该偏置电压可以小于Vset和Vreset，能产生恒定的小电流即可。当恒定小电流从位线经过被导通的MOS管从MTJ流过时，通过检测存储单元的电阻可以读出其存储的信息。
如果向STT-MRAM的存储单元阵列中写入数据时是逐行写入的，存储器的写效率会受到严重影响。例如表一所示的待写入的一组数据，包括16行×8列＝128个比特，每行的8个比特组成一个字。当上一行存储单元中写完一行数据后，再向下一行存储单元中写入另一行数据。可以看出，写完表一中的所有字，需要执行16次字写入。当有大量的字需要写入存储阵列中时，这种写入方法的写吞吐量就可能无法满足写需求，存储器的写效率会受到严重影响。因此提出一种能够提高写数据的效率的解决方案很有必要。
表一
字 数据
0 0000 1101
1 1101 1111
2 1111 0010
...... ......
14 0011 1101
15 1111 1111
图5是本申请实施例的存储器300的示意性框图。该存储器300例如可以为NVM，该存储器300包括存储单元阵列310和控制器320。该控制器320可以是内存控制器，或称存储控制器(memory controller)；也可以是NVM控制器，或称NVM介质控制器。例如，该控制器320可以设置于NVM的内存模块的内部，用来控制NVM，即该控制器320为NVM控制器；或者该控制器320也可以是位于内存模块外部的存储控制器，通过该存储控制器来控制该NVM。
其中，存储单元阵列310包括M行×N列存储单元、M根字线、N个位线对，该N个位线对中的每个位线对包括一根位线和一根源极线，其中，该存储单元阵列中位于第i行的存储单元连接在第i根字线上，该存储单元阵列中位于第j列的存储单元并联在该N个位线对的第j个位线对的第j根位线以及第j根源极线之间，M和N均为大于或等于2的整数，i为大于或等于0且小于M的整数，j为大于或等于0且小于N的整数(即i的值从0到M-1，j的值从0到N-1)。
控制器320与存储单元阵列310连接，并用于：
获取待写入该存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于或等于M的正整数，P为小于或等于N的正整数；
对该P列存储单元中的第j列存储单元执行复位操作，以使该第j列存储单元均被写入第一数值；
在该Q行数据中确定待写入的行，该待写入的行的数据的第j位为第二数值；
向该第j列存储单元中的该待写入的行的存储单元并行写入该第二数值。
具体地说，该存储器中包括M行×N列个存储单元，M行存储单元中的位于同一行的存储单元串联在同一根字线上，N列存储单元中的位于同一列的存储单元并联在相同的位线与源极线之间。在向存储单元阵列中写入数据时，是逐列向该存储单元阵列的N列存储单元中写入相应数据。控制器320每执行一组写操作，可以向该存储单元阵列中的Q行存储单元阵列写入相应的Q行数据，且每行数据包括待写入相应存储单元的P位。通过多组写操作可以写完M行存储单元。具体的，执行写操作时，可以将该Q行数据中的第j位数据并行写入该存储单元阵列的第j列存储单元中，这里的第j列存储单元是相对于N列存储单元来说的，j是遍历0至N-1的。实际应用中，Q可以等于M。在Q等于M的情况下，控制器320获取待写入该存储单元阵列的M行数据。该Q行数据中的每一行数据包括待写入相应存储单元的P位，控制器320对P列存储单元中的第j列存储单元执行复位操作，以使该第j列存储单元均被写入第一数值；之后控制器320将该Q行数据中第j位为第二数值的行确定为待写入的行，并向该第j列存储单元中的待写入的行的存储单元中并行写入该第二数值。由于在执行复位操作后，控制器320仅向该Q行数据中第j位为第二数值的行的存储单元写入该第二数值，即仅将第j位为第二数值的行的存储单元中的第一数值改写为第二数值，而其他行中的存储单元中仍为第一数值。
该控制器320可以包括行译码器、放大器、列译码器以及其他控制电路等，从而，控制器320可以控制存储单元阵列310的读写操作以及其他操作。
可选地，Q大于P。即待执行写操作的Q行×P列个存储单元中，行数大于列数。或者说，待写入存储单元阵列的数据中，数据的行数大于每行数据的位数。
可选地，在执行复位操作以及将Q行数据中第j位为第二数值的行的存储单元中的第一数值改写入第二数值的过程中，控制器320具体可以执行图6中示出的本申请实施例的一种写数据的方法600。如图6所示，控制器320具体用于：
在610中，在一个或多个位线对上施加用于写入该第一数值的写电压，并在该Q根字线上施加开启电压以执行该复位操作，该一个或多个位线对包括该第j个位线对。
在620中，在执行该复位操作后，在该第j个位线对上施加用于写入该第二数值的写电压，并在该待写入的行对应的字线上施加开启电压，以向该待写入的行的存储单元中并行写入该第二数值。
具体地，写入第一数值的过程相当于执行复位操作的过程，写入第二数值的过程相当于修改数据的过程。控制器320可以对第j列存储单元中的全部存储单元执行复位操作，以使第j列存储单元均被写入第一数值例如“0”。之后控制器320对第j列存储单元中待写入第二数值的存储单元执行写操作，以使第j列存储单元中待写入第二数值的存储单元中的第一数值“0”被改写为第二数值“1”。
应理解，这里所述的将该Q行数据中第j位为第二数值的行确定为待写入的行，即为在该待写入的行对应的字线上施加开启电压的过程。
例如，以Q＝M为例。首先，在M行存储单元对应的M条字线上施加用于开启该M行存储单元的开启电压，并在第j列存储单元对应的位线与源极线之间施加用于写入“0”的写电压，例如在该位线上施加电压Vset，而该源极线连接地线GND，这时第j列存储单元中的所有存储单元均被写入相同的数据“0”，相当于对第j列存储单元执行了复位操作而将第j列所有存储单元中记录的数据都写为“0”。
其次，当执行完复位操作后，控制器320确定第j列存储单元中的哪些存储单元需要被写入“1”，并且仅在需要被写入“1”的存储单元所连接的字线上施加开启电压，以开启这些需要写入“1”的存储单元。同时，在第j列存储单元对应的第j根位线与第j根源极线之间施加用于写入“1”的写电压，例如在第j列存储单元连接的第j根源极线上施加电压Vreset，而位线为GND，这时，以使得仅有被开启这些需要写入“1”的存储单元被并行写入“1”，而第j列中没有被开启的存储单元仍保持“0”。
应理解，在执行复位操作时，也可以针对该存储单元阵列中的全部存储单元执行该复位操作，以进一步提高写效率。在M行存储单元对应的M条字线上施加用于开启该M行存储单元的开启电压VDD，即导通所有存储单元。并同时在N列存储单元对应的N对位线与源极线之间施加用于写入“0”的写电压，例如在N条位线上施加电压Vset，而N条源极线连接地线GND。这时整个存储单元阵列中的所有存储单元均被写入相同的数值例如“0”，相当于针对该存储单元阵列中的全部存储单元执行了复位操作，而将所有存储单元中记录的数据都写为“0”。之后，依次针对N列中的每列存储单元阵列执行写操作。即在第j列存储单元中需要被写入“1”的存储单元所连接的字线上施加开启电压VDD，以开启这些需要写入“1”的存储单元，同时在第j列存储单元所连接的位线与源极线之间，施加用于写入“1”的写电压，以使得仅有被开启这些需要写入“1”的存储单元被并行写入“1”，而第j列中没有被开启的存储单元仍保持“0”。
还应理解，在对该第j列存储单元执行复位操作时，也可以在第j列存储单元中均写入“1”，即将第j列存储单元均复位成“1”，之后再将第j列中需要写入“0”的存储单元中的数值由“1”改写为“0”，本申请对此不做限定。或者，在对N列存储单元执行复位操作时，也可以在N列存储单元中均写入“1”，即将N列存储单元均复位成“1”，之后再逐列地将每列中需要写入“0”的存储单元中的数值由“1”改写为“0”。
本申请提供的上述存储器，能够在写数据时将数据按列写入存储器中的各存储单元，相较于现有技术中按行写的方式而言，本申请提供了另一种写数据的思路。并且，当待写入的数据的行数多于列数的情况下，本申请提供的存储器能够提升写效率。
可选地，存储单元阵列中的任一个存储单元中包括磁性隧道结MTJ和与该MTJ连接的第一晶体管，该第一晶体管的栅极与字线相连，该第一晶体管的漏极连接至位线，该第一晶体管的源极连接至源极线。
举例来说，假设Q＝M，如图7所示的存储单元阵列的示意图，该存储单元阵列包括M行和N列，M行存储单元串联在M条字线上。当每行存储单元的字线上施加开启电压VDD时，该行存储单元中的晶体管被导通。N列存储单元中的每列存储单元都并联在一对位线与源极线之间，当该列存储单元所连接的位线与源极线之间施加不同的写电压时，该列存储单元可以被写入不同的值。采用逐列写的方式向存储器中写入数据时，首先进行复位操作，即将存储阵列中的存储单元都写为相同的数据例如“0”。如图7所示，在M行存储单元对应的M条字线上施加用于开启该M行存储单元的开启电压，这时字线#0至字线#M-1中每条字线上串联的N个存储单元均处于导通状态，此时在位线#0至位线#N-1上施加电压Vset，而源极线#0至源极线#N-1为GND，从而使N列存储单元均被写入“0”，之后断开M条字线。至此，存储单元阵列中的每个存储单元中都被写为“0”。
其次，依次针对N列中的每列存储单元执行逐列写的操作。如图8所示，假设向第0列存储单元阵列中写数据。控制器320获取第0列存储单元对应的向量(1，1，0，0，.....，0)T，该向量表示第0列的存储单元中的第0行存储单元和第1行存储单元中需要写入1，而第2行至第M-1行存储单元需要写入0。这M行数据中的第0行和第1行就为待写入的行。因此这时仅需要再次在字线#0和字线#1上施加开启电压，使第0列中的第0行和第1行存储单元的晶体管导通即可。同时在第0列存储单元对应的一对位线与源极线之间施加相反的电压，即在源极线#0上施加电压Vreset，而位线#0为GND，从而使第0列中的第0行和1行存储单元被写入“1”，而第0列中的第2行至第M-1行存储单元仍保持为“0”。图8中当对第0列存储单元执行写操作时，第1列至第N-1列存储单元连接的位线和字线均为GND。当向第0列中的第0行和第1行存储单元中写“1”时，第0列中的第2行至第M-1行存储单元连接的字线#2至字线#M-1为GND。
现有逐行写的方式需要将一个字写完后再写下一个字，例如表一中的每一行的8个比特均为一个字，每一行的一个字写完再向下一行写入另一个字。而逐列写的方式打破了传统按字写的思维，逐列写需要获取多个字的值，并逐列写入该多个字的相同位。例如表一中先将16个字(字0至字15)的第0位写入一列存储单元中，再将字0至字15的第1位写入下一列存储单元，依次，直至字0至字15的第7位写入相应的存储单元中。只有字0至字15的第7位也被写入到相应的一列存储单元中，字0至字15中的每个字才完整地存储在存储单元中，而不像现有逐行写的方式中每写入一行就完成一个字的存储。
因此，通过在每列存储单元的位线和源极线之间上均施加第一电压，以使所有存储单元中均写入相同的数据例如0；并在每列存储单元的位线与源极线之间施加第二电压，且仅将每列存储单元中需要写1的存储单元通过其对应的字线开启，以使这些需要写1的存储单元中的数据由0改写为1。从而提高了写吞吐量，提高了写效率，进一步提高了存储器的存储性能。
由于逐列写的方式需要提前获知多行待写入的数据，例如需要获取表一中字0至字7后才能将字0至字7中的相同位上的数据写入同一列存储单元，因而需要一个中央缓存器用来同时存储字0至字7。
可选地，如图9所示，该存储器300还包括中央缓存器330，用于缓存待写入所述存储单元阵列的M行数据。
其中，中央缓存器330可以与控制器320连接，控制器320可以获取中央缓存器330中缓存的Q行数据，并将这Q行数据按照上述方式写入存储单元阵列310中。
具体地说，中央缓存器330可以缓存待写入该存储单元阵列的该M行数据，该中央缓存器(central buffer)330与行缓存器连接，可以接收来自行缓存器(row buffer)的数据。本领域技术人员可以知道，存储器中的行缓存器通常只能缓存一行数据。如果要实现本申请实施例中逐列向存储阵列中写数据的方式，控制器320需要同时获取多行数据。因而这里通过设置中央缓存器330来缓存待写入该存储单元阵列的该M行数据。实际应用中，待写入该存储单元阵列的数据会被缓存在行缓存器中，而行缓存器中缓存的数据进一步被转发至该中央缓存器330中，当中央缓存器330中存储了一定行数例如Q行的数据时，控制器320将中央缓存器330中的数据按照上述逐列写的方式写入该存储单元阵列中。
行缓存器能够缓存的一行数据的大小可以为N比特(bit)，如果每组写操作能够向该存储单元阵列中写入Q行数据，那么中央缓存器330至少需要同时缓存Q行数据，即中央缓存器330需要接收行缓存器多次发送的该Q行数据，并且每行数据均包括N位，这样做需要等待的时间就很长。为了进一步提高写效率，可选地，该控制器320执行写操作前，从中央缓存器330中获取该Q行数据，其中每一行数据的大小可以为P比特。P小于或等于N，且P可以为一个字(byte)的大小的整数倍，例如当一个字的大小为8比特时，P为8的倍数。
例如，中央缓存器330从行缓存器接收的一行数据中包括N位，中央缓存器330将该行的这N位按照P位为单位进行缓存。例如这里可以将中央缓存器330设置为每行能够存储的数据为P位，其中P小于或等于行缓存器中每行能够存储的数据的位数N。换一种表达方式，行缓冲器中一行数据的大小为N位，而中央缓存器330中一行数据的大小为P位。假设N＝2P时，中央缓存器330中可以将从行缓存器中接收的一行包括N位的数据分两行进行存储，每行存P位。这样，控制器320经过多组写操作可以将该存储单元阵列写完，每组写操作针对Q行数据且每行数据包括P位，每组写操作可以写满Q行×P列存储单元。
换句话说，在向存储单元阵列中写入数据时，可以每次执行一组写操作，以向该存储单元阵列中写入Q行数据，即依次将Q行数据中的第j位数据写入该存储单元阵列的第j列存储单元中，其中Q行数据中的每一行数据包含有应写入相应的P列存储单元的P位。这样，当中央缓存器330中缓存了Q行数据后就执行一组写操作，以向对应的Q行×P列存储单元中写入该Q行数据；当中央缓存器330中缓存够了另外的Q行数据(每行数据包括P位)时，再执行同样的一组写操作以向另外Q行×P列存储单元中写入另外Q行数据，直到写完存储单元阵列中的全部存储单元，从而进一步提高了写效率。
实际应用中，当行缓存器缓存失败时，表示行缓存器中已有数据，这时控制器发起预充电操作，同时将行缓存器中的数据转发到中央缓存器330中，中央缓存器330将从行缓存器接收的该行数据进行缓存，并判断中央缓存器330中缓存的待写入P列存储单元的数据的行数是否大于预设值Q，当中央缓存器330中缓存了Q行数据时，控制器320可以获取中央缓存器330中的该Q行数据并启动一组写操作。其中，这Q行数据中的每行数据的大小为P比特，或者说，该Q行数据中的每一行数据包含有待写入该P列存储单元的P位数据。在执行写操作的过程中，控制器320可以将从中央缓存器330中获取的该Q行数据(每行数据包括P位)，逐列写入存储单元阵列的相应的P列存储单元中，例如将该P位数据中的第j位数据写入该P列存储单元的第j列存储单元中。在写完Q行数据之后，中央缓存器330的存储空间可以得到一定释放。
应理解，在将第j列数据写入该存储单元阵列的第j列存储单元中时，可以根据第j列数据的列地址，以及第j列数据中每位的行地址来定位这个数据应当被写入的存储单元的位置。
以表二为例，假设执行一组写操作以向该存储单元阵列中写入Q行×P列数据。其中Q＝32，P＝8。行缓存器每次可以缓存一行数据即表二中任一行数据中的第0位至第15位数据，每一位数据都有自己的行地址和列地址。假设第i行的第j位数据的行地址为Mi列地址为Nj，0≤i≤31，0≤j≤15。行缓存器可以将第i行数据的第0位至第15位转移至中央缓存器330中，但如果中央缓存器330每行最多能够存8位的数据，那么中央缓存器可以将行缓存器中该第i行数据的第0位至第7位以及第8位至第15位缓存在中央缓冲器330的不同行中。假设中央缓存器330中列地址分别为N0至N7的8位数据已经缓存够32行了(这32行中每行数据的行地址分别为M0至M31)，那么这时可以启动一组写操作，将这32行数据中列地址为N0至N7的这8位数据，分别写入存储单元阵列中列地址为N0至N7的8列存储单元中。当中央缓存器330中列地址分别为N8至N15的8位数据缓存够32行(这32行中每行数据的行地址分别为M0至M31)时，再将这32行数据中列地址为N8至N15的8位数据，分别缓存在存储单元阵列中列地址为N8至N15的8列存储单元中。
应理解，本申请实施例中，该行缓存器向中央缓存器330中转移的数据为行缓存器中脏数据，若不是脏数据则可以不用写回到存储单元阵列310中，也就无需转移到中央缓存器330中，即中央缓存器330只需要缓存脏数据。在本发明实施例中，脏数据是指与存储单元中的数据不同的数据。换一种表达方式，脏数据是指需要写入存储单元的数据。在数据由行缓存器转移至中央缓存器330之前，控制器320可以查询行缓存器里有哪块数据是脏数据，并将确定的脏数据转发至中央缓存器330。实际应用中，行缓存器的每一行中都包含有用于指示该行数据是否为脏数据的标识位。控制器320可以根据行缓存器中的标识位确定某一行数据是否为脏数据。
表二
Figure GPA0000282177520000121
应理解，本申请实施例的存储器可以包括多个上述的存储单元阵列310，下面结合图10举例说明本申请实施例的存储器中包括多个存储单元阵列310的情况。
如图10所示的多个存储单元阵列的连接示意图。图10示出了多个存储单元阵列中的任意两个存储单元阵列即存储单元阵列#1和存储单元阵列#k，这多个存储单元阵列中位于同一行的存储单元通过相同的全局字线控制，不同存储单元阵列通过不同的位片选择线(slice select line)控制。当启动多个存储单元阵列中的第i行存储单元对应的全局字线时，可以驱动多个存储单元阵列中每个存储单元阵列的第i行存储单元对应的字线(相对于全局字线，这里的字线可以称为局部字线，在本发明实施例中，局部字线也可被称为位片字线(slice word line))。一旦每个存储单元阵列的第i行存储单元对应的局部字线通过第i行存储单元对应的全局字线充电完毕，则关闭第i行存储单元对应的全局字线，使每个存储单元阵列的第i行存储单元对应的局部字线保持高电平并与该全局字线隔离。比如，当前需要向存储单元阵列#1中的任意多行存储单元中写数据，那么控制器320可以通过多条全局字线分别将该多行存储单元对应的多条局部字线充电至高电平，并在存储单元阵列#1的位片选择线#1上施加电压VDD，以将该多条局部字线导通，从而开启存储单元阵列#1中的该多行存储单元。这时，在储单元阵列#1的第j列存储单元对应的位线和源极线之间施加写电压时，就能向被充电的该多行存储单元的第j列存储单元中写入相应数据。
例如图10所示，存储单元阵列#1中的第一行存储单元的全局字线#0上连接有一个晶体管M10，该晶体管M10的漏极与连接第一行存储单元的局部字线#10相连，晶体管M10的源极与全局字线#0相连，晶体管M10的栅极与位片选择线#1相连。而连接存储单元阵列#k中的第一行存储单元的局部字线#k0上连接有晶体管Mk0，晶体管Mk0的漏极与该行的局部字线#k0相连，晶体管Mk0的栅极与位片选择线#k相连，晶体管M20的源极也与全局字线#0相连。
当需要向哪个存储单元阵列写数据时，在该存储单元阵列的位片选择线上施加电压。位片选择线#1用于选通(即开启或关闭)存储单元阵列#1，全局字线#0同时控制存储单元阵列#1至存储单元阵列#k中的第一行存储单元。当位片选择线#1上施加电压Vset或者Vreset时，存储单元阵列#1中的每一行对应的全局字线上连接的晶体管M10、......、M1i、......均开启。若此时存储单元阵列#1中的串联第一行存储单元的局部字线#10已经通过全局字线#0被充电，那么存储单元阵列#1的第一行存储单元就会被开启；若此时存储单元阵列#1中的串联第i行存储单元的局部字线#1i已经通过全局字线#i被充电，那么存储单元阵列#1的第i行存储单元也会被开启。通过控制位线与源极线之间的电压，可以向这些被开启的存储单元中写入数据。
位片选择线#k用于选通(即开启或关闭)存储单元阵列#k。全局字线#i同时控制存储单元阵列#1至存储单元阵列#k中的第i行存储单元。当位片选择线#k上施加电压Vset或者Vreset时，存储单元阵列#k中的每一行对应的全局字线上连接的晶体管Mk0、......、Mki、......均开启。若此时存储单元阵列#k中的串联第一行存储单元的局部字线#k0已经通过全局字线#0被充电，那么存储单元阵列#k的第一行存储单元就会被开启；若此时存储单元阵列#k中的串联第i行存储单元的局部字线#ki已经通过全局字线#i被充电，那么存储单元阵列#k的第i行存储单元也会被开启。通过控制位线与源极线之间的电压，可以向这些被开启的存储单元中写入数据。
可选地，该存储器300可以包括多个存储单元阵列，每个存储单元阵列都可以具有各自对应的中央缓存器和行缓存器，以用来缓存待写入该存储单元的M行数据。每个存储单元阵列例如可以是前述图5中的存储单元阵列310，或者图7和图8所示的存储单元阵列，控制器320可以对存储单元阵列执行前述的按列写数据的操作。例如图11所示的中央缓存器和行缓存器的示意性框图，示出了存储器中包含的四个存储单元阵列以及各自对应的中央缓存器和行缓存器，其中每个存储单元阵列例如可以包括M行×N列存储单元。
图12是本申请实施例的写数据的方法的示意性流程图。如图12所示，所述方法应用于包含有存储单元阵列以及与所述存储单元阵列连接的控制器的存储器中，所述存储单元阵列包括M行×N列存储单元、M根字线、N个位线对，所述N个位线对中的每个位线对包括一根位线和一根源极线，其中，所述存储单元阵列中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列中位于第j列的存储单元并联在所述N个位线对的第j个位线对中的第j根位线以及第j根源极线之间，M和N均为大于或等于2的整数，i为大于或等于0且小于M的整数，j为大于或等于0且小于N的整数，所述方法包括：
在1210中，所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于或等于M的正整数，P为小于或等于N的正整数；
在1220中，所述控制器对所述P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值；
在1230中，所述控制器在所述Q行数据中确定待写入的行，所述待写入的行的数据的第j位为第二数值；
在1240中，所述控制器向所述第j列存储单元中所述待写入的行的存储单元并行写入所述第二数值。
可选地，所述控制器对P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值，包括：所述控制器在一个或多个位线对上施加用于写入所述第一数值的写电压，并在所述Q根字线上施加开启电压以执行所述复位操作，所述一个或多个位线对包括所述第j个位线对；
其中，所述控制器将所述Q行数据中每一行数据的第j位中为第二数值的行确定为待写入的行，并向所述第j列存储单元中所述待写入的行的存储单元并行写入所述第二数值，包括：所述控制器在所述第j个位线对上施加用于写入所述第二数值的写电压，并在所述待写入的行对应的字线上施加开启电压，以向所述待写入的行的存储单元中并行写入所述第二数值。
可选地，Q＞P。
可选地，所述方法还包括：所述中央缓存器缓存待写入所述存储单元阵列的所述Q行数据；
其中，所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，包括：所述控制器从所述中央缓存器中获取所述Q行数据。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如软盘、硬盘、磁带)、光介质(例如光盘)、或者半导体介质(例如固态硬盘(solid-statedrive，SSD))等。

Claims (6)

1.一种存储器，其特征在于，包括：
存储单元阵列，所述存储单元阵列包括M行×N列存储单元、M根字线和N个位线对，所述N个位线对中的每个位线对包括一根位线和一根源极线，其中，所述存储单元阵列中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列中位于第j列的存储单元并联在所述N个位线对的第j个位线对的位线以及源极线之间，M和N均为大于等于2的整数，i为大于等于0且小于M的整数，j为大于等于0且小于N的整数；
控制器，与所述存储单元阵列连接，并用于：
获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于等于M的正整数，P为小于等于N的正整数；
对P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值；
在所述Q行数据中确定待写入的行，所述待写入的行的数据的第j位为第二数值；
向所述第j列存储单元中的所述待写入的行的存储单元并行写入所述第二数值；
所述存储器还包括：
中央缓存器，用于缓存待写入所述存储单元阵列的所述Q行数据，且所述Q行数据均为脏数据，所述脏数据包括与所述存储单元阵列中的数据不同的数据；
其中，所述控制器用于：
从所述中央缓存器中获取所述Q行数据。
2.根据权利要求1所述的存储器，其特征在于，所述控制器用于：
在一个或多个位线对上施加用于写入所述第一数值的写电压，并在所述Q根字线上施加开启电压以执行所述复位操作，所述一个或多个位线对包括所述第j个位线对；
在所述第j个位线对上施加用于写入所述第二数值的写电压，并在所述待写入的行对应的字线上施加开启电压，以向所述待写入的行的存储单元中并行写入所述第二数值。
3.根据权利要求1或2所述的存储器，其特征在于，Q＞P。
4.一种写数据的方法，其特征在于，所述方法应用于包含有存储单元阵列以及与所述存储单元阵列连接的控制器的存储器中，所述存储单元阵列包括M行×N列存储单元、M根字线和N个位线对，所述N个位线对中的每个位线对包括一根位线和一根源极线，其中，所述存储单元阵列中位于第i行的存储单元连接在所述M根字线的第i根字线上，所述存储单元阵列中位于第j列的存储单元并联在所述N个位线对的第j个位线对的位线以及源极线之间，M和N均为大于等于2的整数，i为大于等于0且小于M的整数，j为大于等于0且小于N的整数，所述方法包括：
所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，其中，所述Q行数据中的每一行数据包括待写入相应存储单元的P位，其中，所述Q为小于等于M的正整数，P为小于等于N的正整数；
所述控制器对所述P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值；
所述控制器在所述Q行数据中确定待写入的行，所述待写入的行的数据的第j位为第二数值；
所述控制器向所述第j列存储单元中的所述待写入的行的存储单元并行写入所述第二数值；
所述存储器还包括中央缓存器，所述方法还包括：
所述中央缓存器缓存待写入所述存储单元阵列的所述Q行数据，且所述Q行数据均为脏数据，所述脏数据包括与所述存储单元阵列中的数据不同的数据；
其中，所述控制器获取待写入所述存储单元阵列中的Q行存储单元的Q行数据，包括：
所述控制器从所述中央缓存器中获取所述Q行数据。
5.根据权利要求4所述的方法，其特征在于，所述控制器对所述P列存储单元中的第j列存储单元执行复位操作，以使所述第j列存储单元均被写入第一数值，包括：
所述控制器在一个或多个位线对上施加用于写入所述第一数值的写电压，并在所述Q根字线上施加开启电压以执行所述复位操作，所述一个或多个位线对包括所述第j个位线对；
其中，所述控制器向所述第j列存储单元中的所述待写入的行的存储单元并行写入所述第二数值，包括：
所述控制器在所述第j个位线对上施加用于写入所述第二数值的写电压，并在所述待写入的行对应的字线上施加开启电压，以向所述待写入的行的存储单元中并行写入所述第二数值。
6.根据权利要求4或5所述的方法，其特征在于，Q＞P。
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