JP2008097660A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置において、物理的なページ長よりも大きいページ長を有するデータのアクセスを高速に行う。
【解決手段】第１の系統に属するビット線制御信号ＢＰ０と、セルプレート線制御信号ＣＰ０とをイネーブル状態にして第１のメモリセルアレイ１０へのアクセスを開始してから、第１のメモリセルアレイ１０へのデータの書き込みが終了する前に第２の系統に属するビット線制御信号ＢＰ１と、第２のセルプレート線制御信号ＣＰ１とをイネーブル状態にすることにより次にアクセスする第２のメモリセルアレイを予めアクセス可能な状態にする。これにより、複数のメモリセルアレイへのアクセスを遅延を生じさせることなく行う。
【選択図】図１

Description

本発明は、半導体記憶装置のページ動作とメモリ構成に関するものである。

近年、携帯端末機器やＩＣカード等の記憶機能を備えた小型かつ高性能の電子機器類の普及に伴い、これに適した低電圧、低消費電力で、かつ高速なアクセスが可能な半導体記憶装置の要望が高まっている。特に、不揮発性メモリの要望が高く、その代表的なものとしてフラッシュメモリがあげられる。そして、消費電力が低く、動作速度が高速なため、フラッシュメモリの中でも強誘電体メモリが注目されている。

強誘電体メモリは、強誘電体膜を用いたキャパシタの分極方向を記憶するデータに応じて変えることで、データを不揮発的に記憶するように構成されている。このため、強誘電体メモリのデータを書き換えるには分極方向を変えるための電界をかけるだけでよい。したがって、強誘電体メモリは、他のメモリと比較して低電圧、低消費電力及び高速なアクセスが可能という特徴を有している。

以下、従来の半導体記憶装置について、図１３〜図１５Ａ及び図１５Ｂを参照しながら説明する。図１３は、従来の半導体記憶装置１２００の構成を示すブロック図である。図１４は、図１３の半導体記憶装置１２００のメモリセルアレイの詳細な構成を示す図である。図１５Ａ及び図１５Ｂは、従来の半導体記憶装置１２００において入出力される各信号のレベルの遷移タイミングを示すタイミングチャートである。

図１３に示す半導体記憶装置１２００は、第１のメモリセルアレイ１２０〜第８のメモリセルアレイ１２７と、セルプレートドライバー、センスアンプ制御回路及びビット線制御回路を含む制御回路１２８と、ワードドライバー１２９と、周辺回路１３０とを備える。

第１のメモリセルアレイ１２０〜第８のメモリセルアレイ１２７は、周辺回路１３０から出力されるメモリセルアレイブロック選択信号ＢＬＫに応じて制御回路１２８及びワードドライバー１２９が動作することにより選択される。ワードドライバー１２９は、周辺回路１３０から出力されるワード線制御信号ＷＬＣＫにしたがって動作する。制御回路１２８は、周辺回路１３０から出力されるビット線制御信号ＢＰと、セルプレート線制御信号ＣＰと、センスアンプ制御信号ＳＡＥとにしたがって動作する。ＲＥＷＲ＿ＴＭは、外部の回路から周辺回路１３０に入力される再書き込み制御信号である。ＸＣＥ及びＸＷＥは、外部の回路から周辺回路１３０に入力される外部制御信号である。

図１４は、図１３に示すそれぞれのメモリセルアレイの詳細な構成を示す図である。ＷＬ０＿ＢＬＫ０１は、ワードドライバー１２９に接続される第１のワード線である。ＷＬｍ＿ＢＬＫ０１は、ワードドライバー１２９に接続される第ｍのワード線である。ＣＰ０＿ＢＬＫ０は、制御回路１２８に含まれるセルプレートドライバーに接続される第１のセルプレート線制御信号である。ＣＰｍ＿ＢＬＫ０は、制御回路１２８に含まれるセルプレートドライバーに接続される第ｍのセルプレート線制御信号である。ＳＡＥ＿ＢＬＫ０は、制御回路１２８に含まれるセンスアンプ制御回路から出力されるセンスアンプ制御信号線である。ＢＰ＿ＢＬＫ０は、制御回路１２８に含まれるビット線制御回路に接続されるビット線制御信号線である。ＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎは、データの書き込み及び読み出しを制御するデータルータ制御回路（図示せず）に接続される第１のビット線対〜第ｎのビット線対である。

図１４に示すメモリセルアレイ１３００は、ｍ本のワード線ＷＬ０＿ＢＬＫ０１〜ＷＬｍ＿ＢＬＫ０１及びｍ本のセルプレート線ＣＰ０＿ＢＬＫ０〜ＣＰｍ＿ＢＬＫ０と、ｎ個のビット線対ＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎとの交点の各々に２トランジスタ２強誘電体キャパシタ型のメモリセル１３１０が配置されている。また、１つのビット線対に対して１つのセンスアンプ１３１１が接続されている。

図１３に示す半導体記憶装置は、外部の回路から周辺回路１３０に外部制御信号ＸＣＥ及びＸＷＥが入力される。周辺回路１３０は、外部制御信号ＸＣＥ及びＸＷＥにしたがって、制御回路１２８と、ワードドライバー１２９との各々に各種制御信号を出力する。制御回路１２８と、ワードドライバー１２９とは、周辺回路１３０から出力される制御信号にしたがって、図１３に示す各種信号線に制御信号を出力する。これにより、図１３に示す半導体記憶装置は、外部から指定されるアドレスのメモリセルに対してデータの書き込み及び読み出しをすることができる。

図１３に示す半導体記憶装置１２００の動作を図１５Ａ及び図１５Ｂのタイミングチャートを参照しながら説明する。図１５Ａ及び図１５Ｂに示すタイミングチャートは、１度のページ動作で１つのメモリセルアレイにデータを書き込む動作を第１のメモリセルアレイ１２０〜第３のメモリセルアレイ１２２まで順番に繰り返して行う場合を一例として示す。尚、図１５Ａ及び図１５Ｂのそれぞれにおけるタイミングｔ０〜ｔ９のそれぞれについては、同一の符号が同一のタイミングを示している。

ここで、１度のページ動作とは、ＸＣＥの立ち下がりの時点から次のＸＣＥの立ち下がりの時点までの間に、周辺回路１３０がＸＷＥに応じて、ページ長がｎビットのデータと、そのデータのアドレスとを外部の回路から取り込み、メモリセルにアクセスする動作のことをいう。

図１５Ａ及び図１５Ｂに示すタイミングチャートでは、期間ｔ２〜ｔ８の間において、ＸＷＥの立ち上がりエッジを検出するたびに８ビットのデータを取り込むことで、ページ長がｎビットのデータをメモリセルに書き込む場合を一例として説明する。

始めに、初期状態として、図１５Ａ及び図１５Ｂのｔ１のタイミングにおいて、ＸＷＥ、ＷＬＣＫ、ＷＬ＿ＢＬＫ０１、ＷＬ＿ＢＬＫ２３、ＷＬ＿ＢＬＫ４５、ＣＰ、ＣＰ＿ＢＬＫ０、ＣＰ＿ＢＬＫ１、ＣＰ＿ＢＬＫ２、ＳＡＥ、ＳＡＥ＿ＢＬＫ０、ＳＡＥ＿ＢＬＫ１、ＳＡＥ＿ＢＬＫ２のそれぞれを論理電圧“Ｌ”とする。また、ＢＰ、ＢＰ＿ＢＬＫ０、ＢＰ＿ＢＬＫ１及びＢＰ＿ＢＬＫ２のそれぞれを論理電圧“Ｈ”とする。

次に、図１５Ａ及び図１５Ｂのｔ２のタイミングにおいて、ＸＣＥを論理電圧“Ｌ”にすると、図１３に示す半導体記憶装置１２００は、書き込み動作モードに入る。ＸＣＥが、図１５Ａ及び図１５Ｂのｔ２のタイミングにおいて論理電圧“Ｌ”になった後、周辺回路１３０はＸＷＥの立ち上がりエッジを検出するたびに８ビットの書き込みデータを外部の回路から取り込む。また、周辺回路１３０はＸＷＥの立ち下がりエッジを検出するたびに、データを書き込むメモリセルのアドレスを外部の回路から取り込む。

次に、図１５Ａのｔ３のタイミングにおいて、周辺回路１３０がＢＰを論理電圧“Ｌ”にすると、制御回路１２８に含まれるビット線制御回路はＢＰ＿ＢＬＫ０を論理電圧“Ｌ”にする。また、図１５Ａのｔ３のタイミングにおいて、周辺回路１３０がＷＬＣＫを論理電圧“Ｈ”にすると、ワードドライバー１２９はＷＬ＿ＢＬＫ０１を論理電圧“Ｈ”にする。また、図１５Ｂのｔ３のタイミングにおいて、周辺回路１３０がＣＰを論理電圧“Ｈ”にすると、制御回路１２８に含まれるセルプレートドライバーはＣＰ＿ＢＬＫ０を論理電圧“Ｈ”にする。

これにより、図１５Ａ及び図１５Ｂのｔ３のタイミングにおいて、図１４に示すＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対がフローティング状態になり、それと共にＷＬ０＿ＢＬＫ０１に接続されている同一列のメモリセルが選択される。このため、ＷＬ０＿ＢＬＫ０１に接続されているメモリセルからＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対のそれぞれにデータが読み出される。

次に、図１５Ｂのｔ５のタイミングにおいて、周辺回路１３０がＳＡＥを論理電圧“Ｈ”にすると、制御回路１２８に含まれるセンスアンプ制御回路ＳＡＥ＿ＢＬＫ０を論理電圧“Ｈ”にする。これにより、メモリセルからビット線対ＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのそれぞれに読み出されたデータがセンスアンプによって論理電圧まで増幅される。論理電圧まで増幅されたデータは、データルータ制御回路（図示せず）を介して外部の回路に出力される。

次に、図１５Ａ及び図１５Ｂの期間ｔ５〜ｔ６のタイミングにおいて、周辺回路１３０がＸＷＥの立ち上がりエッジを検出するたびに、外部の回路から取り込んだ書き込みデータをデータルータ制御回路（図示せず）にラッチする。

最後に、図１５Ｂの期間ｔ６〜ｔ８のタイミングにおいて、周辺回路１３０は、再書き込み制御信号ＲＥＷＲ＿ＴＭが入力されると、第１のメモリセル１２０への再書き込みをする。周辺回路１３０は、第１のメモリセルアレイ１２０へのデータの書き込みが終わると、次に第２のメモリセルアレイ１２１へデータを書き込む。周辺回路１３０が第２のメモリセルアレイ１２１へデータを書き込む動作は、第１のメモリセルアレイ１２０にデータを書き込む場合と同様であるので説明を省略する。

上記の従来の半導体記憶装置１２００では、物理的なページ長（１つのメモリセルアレイに含まれる全てのセンスアンプに接続されるｎ個のメモリセル：ｎビット）と、実際のページ長（ＸＣＥの立ち下がりエッジから次のＸＣＥの立ち下がりエッジまでに書き込むデータのビット数）とが同一である。したがって、従来の半導体記憶装置では、ＸＣＥの１サイクルにおいて、物理的なページ長を越える実際のページ長のデータしかアクセスすることができない。

また、図１３の第１のメモリセルアレイ１２０〜第８のメモリセルアレイ１２７の各メモリセルアレイを制御するワード線制御信号ＷＬ＿ＢＬＫ０１、ＷＬ＿ＢＬＫ２３及びＷＬ＿ＢＬＫ４５のそれぞれが同時にイネーブル状態になることはない。

また、図１４のビット線制御信号ＢＰ＿ＢＬＫ０、ＢＰ＿ＢＬＫ１及びＢＰ＿ＢＬＫ２のそれぞれ、及び図１３の第１のメモリセルアレイ１２０〜第８のメモリセルアレイ１２７の各メモリセルアレイ１２７を制御するセンスアンプ制御信号ＳＡＥ＿ＢＬＫ０、ＳＡＥ＿ＢＬＫ１及びＳＡＥ＿ＢＬＫ２のそれぞれが同時にイネーブル状態になることはない。
特開２００６−２１６０９９号公報

以上より、従来の半導体記憶装置では、物理的なページ長以上のページ長のデータをアクセスする場合、外部の回路が周辺回路１３０にＸＣＥサイクルを複数回入力していた。ＸＣＥサイクルを複数回入力すると、１度のＸＣＥサイクルを終了するたびに、ＸＣＥをスタンバイ状態にする必要がある。このため、データの転送速度が、スタンバイ状態の期間だけ遅くなるという課題があった。

それ故に、本発明の目的は、ＸＣＥをスタンバイ状態にすることなく物理的なページ長以上のページ長のデータを遅延なくアクセスすることができる半導体記憶装置を提供することである。

上記課題を解決するために本発明は、データを記憶する複数のメモリセルと、前記メモリセルの各々に接続されるビット線と、ワード線と、セルプレート線と、センスアンプとからなるメモリセルアレイとを備え、外部の回路から前記メモリセルアレイへのアクセスの開始及び終了を通知するための外部制御信号が入力される半導体記憶装置であって、入力された外部制御信号に応じて、ビット線制御信号と、ワード線制御信号と、セルプレート線制御信号と、センスアンプ制御信号との各々を２系統ずつ出力することによりメモリセルアレイを選択して、選択した前記メモリセルアレイにアクセスする周辺回路と、ビット線制御信号に基づき、ビット線を制御するビット線制御回路と、ワード線制御信号に基づき、ワード線を制御するワード線制御回路と、セルプレート線制御信号に基づき、セルプレート線を制御するセルプレート線制御回路と、センスアンプ制御信号に基づき、センスアンプを制御するセンスアンプ制御回路とを備える。

これにより、本発明に係る半導体記憶装置は、ビット線制御信号と、ワード線制御信号と、セルプレート線制御信号と、センスアンプ制御信号の各々を２系統ずつ出力するので、一方の系統の制御信号を出力して１つのメモリセルアレイにアクセスし、他方の系統の制御信号を出力して当該メモリセルアレイの次にアクセスするメモリセルアレイを予めアクセス可能な状態にできる。このため、本発明に係る半導体記憶装置は、複数のメモリセルアレイに連続的にアクセスする場合でも、遅延時間が生じることなくアクセスすることができる。

好ましくは、制御回路は、２系統のビット線制御信号、セルプレート線制御信号、センスアンプ制御信号及びワード線制御信号のそれぞれを、それぞれ２本の信号線を通じて出力するとよい。

これにより、メモリセルアレイの数が増加した場合でも、制御信号線の配線数を増加させることなく、遅延時間を生じさせずに複数のメモリセルアレイに連続的にアクセスすることができる。

好ましくは、周辺回路は、外部制御信号のパルスの数をカウントするカウンタをさらに含み、カウンタは、外部制御信号がイネーブル状態となった時に、アクセスするメモリセルのアドレスを記憶し、カウントした数に応じて記憶したアドレスをインクリメントすることで、書き込むデータのアドレスを決定するとよい。

これにより、周辺回路は、外部から入力されるアドレスによらずに、カウンタを用いてアクセスするアドレスを生成することができるため、メモリセルアレイのセンスアンプをアクセスする前に予め増幅状態にすることができる。

好ましくは、外部制御信号の１つのサイクルの終了を待つことなく、任意の時点で外部制御信号を非イネーブル状態とすることで、任意の時点でメモリセルへのアクセスを終了するとよい。

これにより、周辺回路が処理するデータのページ長を任意の大きさに指定することができるため、本発明に係る半導体記憶装置を使用するシステムは、当該半導体記憶装置へのアクセスを効率的に制御することができる。

好ましくは、１つの再書き込み制御回路をさらに備え、複数のメモリセルアレイのそれぞれへの再書き込みを異なるタイミングで行うとよい。

これにより、１つの再書き込み制御回路を用いて、全てのメモリセルアレイの再書き込みのタイミングを制御することができる。

好ましくは、各々が異なる長さの再書き込み時間を設定された複数の再書き込み制御回路をさらに備え、複数のメモリセルアレイのそれぞれへの再書き込みを異なる長さの再書き込み時間で行うとよい。

これにより、複数のメモリセルアレイのそれぞれへの再書き込み時間を設定して、メモリセルアレイ毎に信頼性と、アクセス速度との所望のバランスを得ることができる。

好ましくは、セルプレート線のそれぞれに、常に一定のレベルの信号を印可するとよい。

これにより、セルプレート線を制御する必要がなくなるため、１つの回路でビット線と、ワード線とを制御することができ、回路の規模を縮小することができる。

本発明の半導体記憶装置によれば、１つのサイクルのＸＣＥで物理的なページ長以上のページ長のデータを遅延を生じさせることなくアクセスすることができる。

（第１の実施形態）
第１の実施形態の半導体記憶装置１００の動作について、図面を参照しながら説明する。図１は、本実施形態の半導体記憶装置１００の構成を示すブロック図である。図２は、図１に示すメモリセルアレイの詳細な構成を示す図である。図３は、図１に示す制御回路１８の詳細な構成を示す図である。図４Ａ〜図４Ｄは、本実施形態の半導体記憶装置１００において入出力される各信号のレベルの遷移タイミングを示すタイミングチャートである。

図１に示す半導体記憶装置１００は、第１のメモリセルアレイ１０〜第８のメモリセルアレイ１７と、アレイ制御回路１８と、ワードドライバー１９と、周辺回路１１０と、再書き込み制御回路１１１とを備える。アレイ制御回路１８と、ワードドライバー１９とは、制御回路１を構成する。

第１のメモリセルアレイ１０〜第８のメモリセルアレイ１７は、周辺回路１１０が出力するメモリセルアレイブロック選択信号ＢＬＫに応じてアレイ制御回路１８及びワードドライバー１９が動作することによって選択される。周辺回路１１０が、アレイ制御回路１８及びワードドライバー１９に対して各種制御信号を出力して、メモリセルアレイブロックを選択する動作の詳細は、図４Ａ〜図４Ｄを用いて後述する。

アレイ制御回路１８は、周辺回路１１０から出力される第１及び第２のビット線制御信号ＢＰ０及びＢＰ１と、第１及び第２のセルプレート線制御信号ＣＰ０及びＣＰ１と、第１及び第２のセンスアンプ制御信号ＳＡＥ０及びＳＡＥ１と、メモリセルアレイブロック選択信号ＢＬＫとにしたがって動作する。アレイ制御回路１８のより詳細な説明は後述する。

ワードドライバー１９は、周辺回路１１０から出力される第１及び第２のワード線制御信号ＷＬＣＫ０及びＷＬＣＫ１にしたがって動作する。再書き込み制御回路１１１は、周辺回路１１０に再書き込み制御信号ＲＥＷＲ＿ＴＭを出力することにより、周辺回路１１０のメモリセルアレイに対するデータの再書き込みを制御する。ＸＣＥ及びＸＷＥは、外部の回路から周辺回路１１０に入力される外部制御信号である。

図２は、図１に示すそれぞれのメモリセルアレイ２００の詳細な構成を示す図である。ＷＬ０＿ＢＬＫ０１は、ワードドライバー１９に接続される第１のワード線である。ＷＬｍ＿ＢＬＫ０１は、ワードドライバー１９に接続される第ｍのワード線である。ＣＰ０＿ＢＬＫ０は、アレイ制御回路１８に含まれるセルプレートドライバーに接続される第１のセルプレート線である。ＣＰｍ＿ＢＬＫ０は、アレイ制御回路１８に含まれるセルプレートドライバーに接続される第ｍのセルプレート線である。ＳＡＥ＿ＢＬＫ０は、アレイ制御回路１８に含まれるセンスアンプ制御回路に接続されるセンスアンプ制御信号線である。ＢＰ＿ＢＬＫ０は、アレイ制御回路１８に含まれるビット線制御回路に接続されるビット線制御信号線である。ＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎは、データの書き込み及び読み出しを制御するデータルータ制御回路（図示せず）に接続される第１のビット線対〜第ｎのビット線対である。

図２に示すメモリセルアレイ２００は、ｍ本のワード線ＷＬ０＿ＢＬＫ０１〜ＷＬｍ＿ＢＬＫ０１及びｍ本のセルプレート線ＣＰ０＿ＢＬＫ０〜ＣＰｍ＿ＢＬＫ０と、ｎ個のビット線対との交点の各々に２トランジスタ２強誘電体キャパシタ型のメモリセル２０が配置されている。また、１つのビット線対に対して１つのセンスアンプ２１が接続されている。

図３は、図１に示すアレイ制御回路１８のより詳細な構成を示すブロック図である。図３のアレイ制御回路１８は、ビット線制御回路１８１と、セルプレートドライバー１８２と、センスアンプ制御回路１８３とを備える。

ビット線制御回路１８１は、周辺回路１１０から出力されるビット線制御信号ＢＰ０又はＢＰ１と、メモリセルアレイ選択信号ＢＬＫとに応じて、メモリセルアレイを選択し、選択したメモリセルアレイのビット線制御信号線ＢＰ＿ＢＬＫ０に信号を出力する。

セルプレートドライバー１８２は、周辺回路１１０から出力されるセルプレート線制御信号ＣＰ０又はＣＰ１と、メモリセルアレイ選択信号ＢＬＫとに応じて、メモリセルアレイを選択し、選択したメモリセルアレイの第１のセルプレート線ＣＰ０＿ＢＬＫ０〜第ｍのセルプレート線ＣＰｍ＿ＢＬＫ０に信号を出力する。

センスアンプ制御回路１８３は、周辺回路１１０から出力されるセンスアンプ制御信号ＳＡＥ０又はＳＡＥ１と、メモリセルアレイ選択信号ＢＬＫとに応じて、メモリセルアレイを選択し、選択したメモリセルアレイのセンスアンプ制御信号線ＳＡＥ＿ＢＬＫ０を通じてセンスアンプ２１を制御する。

図１に示す周辺回路１１０は、外部の回路から外部制御信号ＸＣＥ及びＸＷＥが入力される。周辺回路１１０は、外部制御信号ＸＣＥ及びＸＷＥにしたがって、アレイ制御回路１８と、ワードドライバー１９との各々に各種制御信号を出力する。アレイ制御回路１８及びワードドライバー１９は、周辺回路１１０から出力される制御信号にしたがって、図２に示す各種信号線に制御信号を出力する。これにより、図１に示す半導体記憶装置１００は、外部から指定されるアドレスのメモリセルに対してデータの書き込み及び読み出しをすることができる。

次に本実施形態の半導体記憶装置１００の動作を図４Ａ〜図４Ｄのタイミングチャートを参照しながら説明する。図４Ａ〜図４Ｄのタイミングチャートは、物理的なページ長がｎビットの半導体記憶装置においてページ長がｒビットのデータを１度のページ動作で第１のメモリセルアレイ１０〜第４のメモリセルアレイ１３に順番に書き込む動作を一例として示している。尚、図４Ａ〜図４Ｄのそれぞれにおけるタイミングｔ０〜ｔ１１のそれぞれについては、同一の符号が同一のタイミングを示している。

始めに、図４Ａ〜図４Ｄのｔ１のタイミングにおいて、初期状態として、ＸＷＥ、ＷＬＣＫ０、ＷＬ＿ＢＬＫ０１、ＣＰ０、ＣＰ１、ＣＰ＿ＢＬＫ０、ＣＰ＿ＢＬＫ１、ＳＡＥ０、ＳＡＥ１、ＳＡＥ＿ＢＬＫ０及びＳＡＥ＿ＢＬＫ１のそれぞれを論理電圧“Ｌ”とする。また、ＢＰ０、ＢＰ１、ＢＰ＿ＢＬＫ０及びＢＰ＿ＢＬＫ１のそれぞれを論理電圧“Ｈ”とする。

次に、図４Ａ〜図４Ｄのｔ２のタイミングにおいて、ＸＣＥを論理電圧“Ｌ”にすると、図１に示す半導体記憶装置１００は、書き込み動作モードに入る。ＸＣＥが、ｔ２のタイミングにおいて論理電圧“Ｌ”になった後、半導体記憶装置１００はＸＷＥの立ち上がりエッジを検出するたびに８ビットの書き込みデータを外部の回路から取り込む。また、半導体記憶装置１００はＸＷＥの立ち下がりエッジを検出するたびに、データを書き込むメモリセルのアドレスを外部の回路から取り込む。

図４Ａ〜図４Ｄにおいて、ＸＣＥが論理電圧“Ｌ”となる期間ｔ２〜ｔ１０の間に、外部の回路が周辺回路１１０に出力するＸＷＥを論理電圧“Ｌ”から論理電圧“Ｈ”にｒ／８回遷移させる。これにより、本実施形態の半導体記憶装置１００は、ｎビットの物理的なページ長以上の大きさのｒビットのデータのページ書き込みをすることができる。

次に、図４Ｂのｔ３のタイミングにおいて、周辺回路１１０がＢＰ０を論理電圧“Ｌ”にすると、これに応じてビット線制御回路１８１はＢＰ＿ＢＬＫ０を論理電圧“Ｌ”にする。また、図４Ａのｔ３のタイミングにおいて、周辺回路１１０がＷＬＣＫ０を論理電圧“Ｈ”にすると、これに応じてワードドライバー１９がＷＬ＿ＢＬＫ０１を論理電圧“Ｈ”にする。また、周辺回路１１０がＣＰ０を論理電圧“Ｈ”にすると、これに応じてセルプレートドライバー１８２がＣＰ＿ＢＬＫ０を論理電圧“Ｈ”にする。

これにより、図２に示すＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対がフローティング状態になり、それと共にＷＬ０＿ＢＬＫ０１に接続されている同一列のメモリセルが選択される。このため、ＷＬ０＿ＢＬＫ０１に接続されているメモリセルからＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対のそれぞれにデータが読み出される。

ビット線対にデータが読み出されると、図４Ｃのｔ４のタイミングにおいて、周辺回路１１０が、ＣＰ０を論理電圧“Ｌ”にする。これに応じて、セルプレートドライバー１８２が、ＣＰ＿ＢＬＫ０を論理電圧“Ｌ”にする。

次に、図４Ｄのｔ５のタイミングにおいて、周辺回路１１０がＳＡＥ０を論理電圧“Ｈ”にすると、メモリセルからビット線対に読み出されたデータがセンスアンプによって論理電圧まで増幅される。論理電圧まで増幅されたデータは、データルータ制御回路（図示せず）を介して外部の回路に出力される。

図４Ａ〜図４Ｄの期間ｔ５〜ｔ８のタイミングにおいて、周辺回路１１０はＸＷＥの立ち上がりエッジを検出するたびに、外部の回路から取り込んだ書き込みデータをデータルータ制御回路（図示せず）にラッチする。

また、周辺回路１１０は、図４Ａ〜図４Ｄのｔ６のタイミンングにおいて、第１のメモリセルアレイ１０の次にアクセスする第２のメモリセルアレイ１１を選択する。具体的には、周辺回路１１０は、図４Ｂ及び図４Ｃのｔ６のタイミングにおいて、ＢＰ１を論理電圧“Ｌ”に、ＣＰ１を論理電圧“Ｈ”にする。これに応じて、ビット線制御回路１８１がＢＰ＿ＢＬＫ１を論理電圧“Ｌ”にし、セルプレートドライバー１８２がＣＰ＿ＢＬＫ１を論理電圧“Ｈ”にする。これにより、周辺回路１１０は、ｔ６のタイミングにおいて、第１のメモリセルアレイ１０の次にアクセスする第２のメモリセルアレイ１１を選択することができる。

図４Ｂ及び図４Ｃのｔ６のタイミングにおいて、第２のメモリセルアレイ１１のＢＰ＿ＢＬＫ１が論理電圧“Ｌ”となり、それと共に第２のメモリセルアレイ１１のＣＰ＿ＢＬＫ１が論理電圧“Ｈ”となると、図２に示す第２のメモリセルアレイ１１のＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対がフローティング状態になる。ＷＬ０＿ＢＬＫ０１は、図４Ａのｔ３のタイミングにおいてすでに論理電圧“Ｈ”となっているため、第２のメモリセルアレイ１１のＷＬ０＿ＢＬＫ０１に接続されている同一列のメモリセルが選択される。これにより、ＷＬ０＿ＢＬＫ０１に接続されているメモリセルからＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対のそれぞれにデータが読み出される。

ビット線対にデータが読み出されると、図４Ｃのｔ７のタイミングにおいて、周辺回路１１０が、ＣＰ１を論理電圧“Ｌ”にする。これに応じて、セルプレートドライバー１８２が、ＣＰ＿ＢＬＫ１を論理電圧“Ｌ”にする。

次に、図４Ｄのｔ８のタイミングにおいて、周辺回路１１０がＳＡＥ１を論理電圧“Ｈ”とすると、すでに図４Ｂ及び図４Ｃのｔ６のタイミングにおいて第２のメモリセルアレイ１１のビット線対に読み出されたデータがセンスアンプによって論理電圧まで増幅される。論理電圧まで増幅されたデータは、データルータ制御回路（図示せず）を介して外部の回路に出力される。

図４Ｄの期間ｔ８〜ｔ９のタイミングにおいて、再書き込み制御回路１１１は、再書き込み制御信号ＲＥＷＲ＿ＴＩＭを論理電圧“Ｈ”とする。周辺回路１１０は、図４Ｄのｔ８のタイミングにおいて、再書き込み制御信号ＲＥＷＲ＿ＴＩＭが論理電圧“Ｈ”となると、図４Ａ〜図４Ｄのｔ３のタイミングにおいて読み出したデータと、図４Ａ〜図４Ｄの期間ｔ５〜ｔ８においてデータルータ制御回路（図示せず）がラッチしたデータとを第１のメモリセルアレイ１０の物理的なページ長（ｎビット）に対応するメモリセルに書き込む。

図４Ａ〜図４Ｄのｔ８のタイミングの後の第２のメモリセルアレイ１１に対するデータの書き込み及び読み出しの動作は、第１のメモリセルアレイ１０に対するデータの書き込み及び読み出しの動作と同じなので説明を省略する。

図４Ａ〜図４Ｄのｔ１０のタイミングにおいて、外部制御信号ＸＣＥが論理電圧“Ｈ”となった後、図４Ａ〜図４Ｄのｔ１１のタイミングにおいて第４のメモリセルアレイ１３に対する再書き込みが終了する。そして、周辺回路１１０は、メモリセルアレイへのアクセスを終了する。

以上のように本実施形態の半導体記憶装置１００の周辺回路１１０は、ワード線制御信号と、ビット線制御信号と、セルプレート線制御信号と、センスアンプ制御信号とをそれぞれ２系統ずつ出力することができる。これにより、本実施形態の半導体記憶装置１００は、１つのＸＣＥサイクルにおいて、一方の系統の制御信号を用いて１つのメモリセルアレイに対するアクセスを制御しつつ、他方の系統の制御信号を用いて次にアクセスするメモリセルアレイを予めアクセス可能な状態にすることができる。

これにより、本実施形態の半導体記憶装置１００は、複数のＸＣＥサイクルを繰り返すことなく複数のメモリセルアレイにアクセスすることで１つのＸＣＥサイクルの中で物理的なページ長以上のデータを書き込むことができる。

ＸＣＥサイクルを複数回繰り返すことがないため、従来の半導体記憶装置で発生していたＸＣＥのスタンバイ状態（例えば、図１５Ａ及び図１５Ｂに示す期間ｔ８〜ｔ１０等）が、本実施形態の半導体記憶装置１００において発生することはない。したがって、本実施形態の半導体記憶装置１００によれば、物理的なページ長以上のデータを書き込む場合でも、アクセスが不連続とならず、アクセス時間の遅延を防ぐことができる。

ＸＣＥのスタンバイ状態によるアクセス時間の遅延を防ぐことができるため、本実施形態の半導体記憶装置１００は、従来の半導体記憶装置と比較して、物理的なページ長以上のデータを書き込む場合でも、データを高速に転送することができる。

また、本実施形態の半導体記憶装置１００が、各メモリセルアレイのそれぞれへの再書き込みをするタイミングは、それぞれの次のメモリセルアレイへのアクセスを開始するタイミング（例えば、図４Ｄに示すｔ８及びｔ１０のタイミング等）である。すなわち、本実施形態の半導体記憶装置１００が、複数のメモリセルアレイのそれぞれへ同時に再書き込みをすることはない。これにより、本実施形態の半導体記憶装置１００は、１つの再書き込み制御回路１１１のみを用いて、複数のメモリセルアレイのそれぞれの再書き込みのタイミングを制御することができる。

また、本実施形態の半導体記憶装置１００において、ワードドライバー１９及びアレイ制御回路１８は、第１及び第２のワード線制御信号ＷＬＣＫ０及びＷＬＣＫ１と、第１及び第２のビット線制御信号ＢＰ０及びＢＰ１と、第１及び第２のセルプレート線制御信号ＣＰ０及びＣＰ１と、第１及び第２のセンスアンプ制御信号ＳＡＥ０及びＳＡＥ１とに応じて動作する。

したがって、本実施形態の半導体記憶装置１００は、ビット線制御信号線、セルプレート線制御信号線、センスアンプ制御信号線及びワード線制御信号線のそれぞれをメモリセルアレイの数だけ設けるのではなく、それぞれ２本ずつ設けてもよい。これにより、メモリセルアレイの数が増加した場合でも、制御信号線の配線数を増加させることなく、物理的なページ長以上のデータのページ動作を連続的にすることができる。

尚、本実施形態の半導体記憶装置１００において、ワードドライバー１９のそれぞれは、第１及び第２のワード制御信号ＷＬＣＫ０及びＷＬＣＫ１に応じて動作する。ここで、一般的に用いられているワード線は、他の配線と比較した場合、抵抗が低く応答速度が速いという特性を有している。したがって、本実施形態の半導体記憶装置１００において、ワードドライバー１９の数を半分にして、それぞれのワードドライバー１９を２倍の速度で動作させても良い。これにより、ワードドライバーの数を半分に減らすことができチップサイズを縮小することができる。

（第２の実施形態）
第２の実施形態の半導体記憶装置の動作について、図５のブロック図と、図４Ａ〜図４Ｄのタイミングチャートとを参照しながら説明する。図５は、本実施形態の半導体記憶装置５００の構成を示すブロック図である。図５に示す半導体記憶装置５００は、第１の実施形態の半導体記憶装置１００と比較して、周辺回路１１０ａがカウンタ１１２をさらに有している点で相違する。本実施形態の半導体記憶装置５００の内、第１の実施形態の半導体記憶装置１００と同一の構成要素については、同一の参照符号を付し、説明を省略する。

第１の実施形態の半導体記憶装置１００は、書き込みデータの全てのアドレスを外部の回路から取り込む。これに対して、本実施形態の半導体記憶装置５００は、周辺回路１１０ａが最初のＸＣＥの立ち下がりを検出した時に、外部の回路から最初にデータを書き込むメモリセルのアドレスを取り込む。そして、本実施形態の半導体記憶装置５００は、取り込んだアドレスを元にその後に書き込むデータのアドレスを周辺回路１１０ａがカウンタ１１２を用いて生成することを特徴とする。

より詳細には、周辺回路１１０ａは、図４Ａ〜図４Ｄのｔ２のタイミングにおいて、ＸＣＥが論理電圧“Ｌ”となった時点で最初にデータを書き込むメモリセルのアドレスを外部の回路から取り込み、取り込んだアドレスを記憶する。カウンタ１１２は、図４Ａ〜図４Ｄのｔ２のタイミングの後、ＸＷＥのパルスの数のカウントを開始する。周辺回路１１０ａは、記憶したアドレスをカウンタ１１２がカウントした数だけインクリメントすることにより、データを書き込むアドレスを生成する。周辺回路１１０ａは、生成したアドレスをメモリセルアレイブロック選択信号ＢＬＫとして出力する。

また、周辺回路１１０ａは、図４Ｄのｔ８のタイミングにおいて、カウンタ１１２がカウントしている数が所定の値を満たすと、次にアクセスするメモリセルアレイのセンスアンプ制御信号ＳＡＥ１を論理電圧“Ｈ”とする。これにより、本実施形態の半導体記憶装置５００は、カウンタ１１２を用いて次にアクセスする第２のメモリセルアレイ１１のセンスアンプ２１を予め増幅状態にすることができる。

本実施形態の半導体記憶装置５００が、カウンタ１１２を用いてデータを書き込むアドレスを生成する動作以外の動作は、第１の実施形態の半導体記憶装置１００の動作と同じであるため、説明を省略する。

本実施形態の半導体記憶装置５００は、データを書き込んでいるメモリセルアレイの次にアクセスするメモリセルアレイのアドレスをカウンタ１１２によって生成することができる。これにより、第１のメモリセルアレイ１０のアクセス中に、次にアクセスする第２のメモリセルアレイ１１のセンスアンプ２１を予め増幅状態にすることができる。

したがって、本実施形態の半導体記憶装置５００は、次にアクセスするメモリセルアレイのセンスアンプ２１を予め増幅することにより、物理的なページ長（ｎビット）以上のデータ長（ｒビット）の連続的なページ動作を、遅延なく行うことができる。

（第２の実施形態の変形例）
第２の実施形態の変形例の半導体記憶装置について、図５のブロック図と、図６のタイミングチャートを参照しながら説明する。本変形例の半導体記憶装置５００は、第２の実施形態の半導体記憶装置５００と比較して、同一の構成で異なる動作をする。本変形例の半導体記憶装置５００は、１つのメモリセルアレイ毎に外部の回路から周辺回路１１０ａに入力されるＸＣＥを１つのサイクルの終了を待つことなく、任意の時点で論理電圧“Ｈ”とすることができる。これにより、本変形例の半導体記憶装置５００は、データを書き込むメモリセルのアドレスを生成することができるという特徴に加えて、外部の回路が任意の時点でＸＣＥを論理電圧“Ｈ”とすることで、ページ動作を外部から制御することができるという特徴を有する。

本変形例の半導体記憶装置５００では、第２のメモリセルアレイ１１の物理的なページ長へのアクセスの終了を待つことなく、外部の回路が任意の時点（例えば、図６のｔ１０のタイミング）において、ＸＣＥの論理電圧を“Ｈ”とすることができる。本変形例の半導体記憶装置５００は、任意の時点で外部の回路がＸＣＥを論理電圧“Ｈ”となっても、周辺回路１１０ａは、図６の各種制御信号を初期状態にすることで、メモリセルへのアクセスを正常に終了することができる。

本変形例の半導体記憶装置５００が、外部の回路から周辺回路１１０に入力されるＸＣＥをサイクルの終了を待つことなく、任意の時点で立ち上げることができる点の他は、第２の実施形態と同様であるので説明を省略する。

以上のように本変形例の半導体記憶装置５００は、第２の実施形態と同様にデータを最初に書き込むためのアクセス開始アドレスを外部から入力することができる。これに加えて、本変形例の半導体記憶装置５００において、外部の回路が入力するＸＣＥを任意の時点で立ち上げることによりアクセスするページ長を任意の大きさに指定することができる。このため、本変形例の半導体記憶装置５００を使用するシステムは、当該半導体記憶装置へのアクセスを効率的に制御することができる。

（第３の実施形態）
次に、第３の実施形態の半導体記憶装置について、図７に示すブロック図と、図８のタイミングチャートとを参照しながら説明する。図７に示す半導体記憶装置７００は、図４に示す半導体記憶装置４００と比較して、再書き込み制御回路１１１の代わりに、それぞれが異なる再書き込み時間が設定されている２つの再書き込み制御回路１１３及び１１４を備える点で相違する。本実施形態の半導体記憶装置７００の内、第３の実施形態の半導体記憶装置４００と同一の構成要素については、同一の参照符号を付し、説明を省略する。

図８のタイミングチャートは、本実施形態の半導体記憶装置７００において入出力される各信号の内、再書き込み制御信号ＲＥＷＲ＿ＴＩＭ１及びＲＥＷＲ＿ＴＩＭ２のそれぞれのレベルの遷移タイミングを示すタイミングチャートである。図８のタイミングチャートは、本実施形態の半導体記憶装置７００が、第１のメモリセルアレイ１０〜第５のメモリセルアレイ１４までデータを書き込む動作を一例として示している。本実施形態の半導体記憶装置７００は、それぞれのメモリセルアレイに対して、それぞれ異なる時間をかけて再書き込みをすることができる。

本実施形態の半導体記憶装置７００は、図８の期間ｔ８〜ｔ９において再書き込み制御回路１１３が、ＲＥＷＲ＿ＴＩＭ１を論理電圧“Ｈ”にして、第１のメモリセルアレイ１０の再書き込みをするように周辺回路１１０ａに通知する。また、図８の期間ｔ１０〜ｔ１１において再書き込み制御回路１１３が、ＲＥＷＲ＿ＴＩＭ１を論理電圧“Ｈ”にして、第２のメモリセルアレイ１１の再書き込みをするように周辺回路１１０ａに通知する。また、図８の期間ｔ１２〜ｔ１３において再書き込み制御回路１１４が、ＲＥＷＲ＿ＴＩＭ２を論理電圧“Ｈ”にして、第３のメモリセルアレイ１２の再書き込みをするように周辺回路１１０ａに通知する。また、図８の期間ｔ１４〜ｔ１５において再書き込み制御回路１１４が、ＲＥＷＲ＿ＴＩＭ２を論理電圧“Ｈ”にして、第４のメモリセルアレイ１３の再書き込みをするように周辺回路１１０ａに通知する。また、図８の期間ｔ１６〜１７において再書き込み制御回路１１３が、ＲＥＷＲ＿ＴＩＭ１を論理電圧“Ｈ”にして、第５のメモリセルアレイ１４の再書き込みをするように周辺回路１１０ａに通知する。

本実施形態の半導体記憶装置７００は、図８に示す期間ｔ８〜ｔ９、期間ｔ１０〜ｔ１１及び期間ｔ１６〜ｔ１７における再書き込みを第１の再書き込み時間ａが設定された再書き込み制御回路１１３によって行う。また、図８に示す期間ｔ１２〜ｔ１３及び期間ｔ１４〜ｔ１５における再書き込みを第２の再書き込み時間ｂが設定された再書き込み制御回路１１３によって行う。

尚、各々のメモリセルアレイへデータを再書き込みするまでの動作は、第１の実施形態と同様なので説明を省略する。

このように、本実施形態の半導体記憶装置７００は、それぞれ異なる長さの再書き込み時間が設定された再書き込み制御回路１１３及び１１４を備えることにより、メモリセルアレイ毎に再書き込み時間を変えることができる。したがって、本実施形態の半導体記憶装置７００は、データ保持時間の異なるメモリセルアレイを取り扱うことができる。

半導体記憶装置の信頼性の一要因として、メモリセルアレイの再書き込み時間の長さがあげられる。一般に、再書き込み時間が長ければ、半導体記憶装置の信頼性は向上するが、アクセス速度は低下する。したがって、本実施形態の半導体記憶装置７００は、メモリセルアレイ毎に再書き込み時間を制御することで、半導体記憶装置の信頼性と、アクセス速度とを両立させることができる。

以上のように本実施形態の半導体記憶装置７００によれば、当該半導体記憶装置をシステムに組み込むことにより、１つの記憶装置において複数のメモリセルアレイのそれぞれが異なるデータ保持時間を有するシステムを作ることができる。

（第４の実施形態）
次に、第４の実施形態の半導体記憶装置について、図９〜図１２Ａ及び図１２Ｂを参照しながら説明する。図９は、第４の実施形態の半導体記憶装置９００の構成を示すブロック図である。また、図１０は、図９に示すメモリセルアレイの詳細な構成を示す図である。図１１は、図９に示すアレイ制御回路９４の詳細な構成を示す図である。図１２Ａ及び図１２Ｂは、本実施形態の半導体記憶装置９００において入出力される各信号のレベルの遷移タイミングを示すタイミングチャートである。

本実施形態の半導体記憶装置９００と、第１の実施形態の半導体記憶装置１００との相違点は、本実施形態の半導体記憶装置９００がセルプレート固定型であるため、アレイ制御回路９４がセルプレートドライバーを含んでいない点である。ここで、セルプレート固定型とは、セルプレート線の電圧が常に一定である半導体記憶装置のことをいう。

図９に示す半導体記憶装置９００は、第１〜第４のメモリセルアレイ９０〜９３と、アレイ制御回路９４と、ワードドライバー９５と、周辺回路９６と、再書き込み制御回路９７とを備える。アレイ制御回路９４と、ワードドライバー９５とは、制御回路２を構成する。

第１のメモリセルアレイ９０〜第４のメモリセルアレイ９３は、周辺回路９６から出力されるメモリセルアレイ選択信号ＢＬＫに応じてアレイ制御回路９４及びワードドライバー９５が動作することによって選択される。周辺回路９６が、アレイ制御回路９４及びワードドライバー９５に対して各種制御信号を出力して、メモリセルアレイブロックを選択する動作の詳細は、図１２Ａ〜図１２Ｂを用いて後述する。

アレイ制御回路９４は、周辺回路９６から出力される第１及び第２のビット線制御信号ＢＰ０及びＢＰ１と、第１及び第２のセンスアンプ制御信号ＳＡＥ０及びＳＡＥ１と、メモリセルアレイ選択信号ＢＬＫとにしたがって動作する。アレイ制御回路９４のより詳細な説明は後述する。

ワードドライバー９５は、周辺回路９６から出力されるワード線制御信号ＷＬＣＫ０及びＷＬＣＫ１にしたがって動作する。ＲＥＷＲ＿ＴＭは、外部から周辺回路９６に入力される再書き込み制御信号である。ＸＣＥ及びＸＷＥは、外部から周辺回路９６に入力される外部制御信号である。

図１０は、図９に示すそれぞれのメモリセルアレイ１０００の詳細な構成を示す図である。図１０に示すメモリセルアレイ１０００は、図２に示すメモリセルアレイ２００と比較して、第１のセルプレート線ＣＰ０＿ＢＬＫ０〜第ｍのセルプレート線ＣＰｍ＿ＢＬＫ０に一定のレベルの電圧が印可される点で相違する。それ以外の点で、図２に示すメモリセルアレイ２００と、メモリセルアレイ１０００との間に相違点はないので、説明を省略する。

図１１は、図９に示すアレイ制御回路９４のより詳細な構成を示すブロック図である。図１１のアレイ制御回路９４は、ビット線制御回路９４１と、センスアンプ制御回路９４２とを備える。

ビット線制御回路９４１は、周辺回路９６から出力されるビット線制御信号ＢＰ０又はＢＰ１と、メモリセルアレイ選択信号ＢＬＫとに応じて、メモリセルアレイを選択し、選択したメモリセルアレイのビット線制御信号線ＢＰ＿ＢＬＫ０に信号を出力する。

センスアンプ制御回路９４２は、周辺回路９６から出力されるセンスアンプ制御信号ＳＡＥ０又はＳＡＥ１と、メモリセルアレイ選択信号ＢＬＫとに応じて、メモリセルアレイを選択し、選択したメモリセルアレイのセンスアンプ制御信号線ＳＡＥ＿ＢＬＫ０を通じてセンスアンプ１０１１を制御する。

図９に示す周辺回路９６は、外部の回路から外部制御信号ＸＣＥ及びＸＷＥが入力される。周辺回路９６は、外部制御信号ＸＣＥ及びＸＷＥにしたがって、アレイ制御回路９４と、ワードドライバー９５との各々に各種制御信号を出力する。アレイ制御回路９４及びワードドライバー９５は、周辺回路９６から出力される制御信号にしたがって、図１０に示す各種信号線に制御信号を出力する。これにより、図９に示す半導体記憶装置９００は、外部から指定されるアドレスのメモリセルに対してデータの書き込み及び読み出しをすることができる。

第１の実施形態の半導体記憶装置１００の物理的なページ長とは、１本のセルプレート線に接続されるメモリセルの数のことである。これに対して、本実施形態の半導体記憶装置９００はセルプレート固定型であるため、物理的なページ長が、１本のワード線に接続されるメモリセルの数のこととなる。

次に、本実施形態の半導体記憶装置９００の動作を図１２Ａ及び図１２Ｂのタイミングチャートを参照しながら説明する。図１２Ａ及び図１２Ｂのタイミングチャートは、本実施形態の半導体記憶装置９００が、ｎビットのページ長のデータを１度のページ動作で第１のメモリセルアレイ９０〜第３のメモリセルアレイ９２に順番に書き込む動作を一例として示している。尚、図１２Ａ及び図１２Ｂのそれぞれにおけるタイミングｔ０〜ｔ１０のそれぞれについては、同一の符号が同一のタイミングを示している。

始めに、図１２Ａ及び図１２Ｂのｔ１のタイミングにおいて、初期状態として、ＸＷＥ、ＷＬＣＫ０、ＷＬＣＫ１、ＷＬ＿ＢＬＫ０、ＷＬ＿ＢＬＫ１、ＷＬ＿ＢＬＫ２、ＳＡＥ０、ＳＡＥ１、ＳＡＥ＿ＢＬＫ０、ＳＡＥ＿ＢＬＫ１及びＳＡＥ＿ＢＬＫ２のそれぞれを論理電圧“Ｌ”とする。また、ＢＰ０、ＢＰ１、ＢＰ＿ＢＬＫ０、ＢＰ＿ＢＬＫ１及びＢＰ＿ＢＬＫ２のそれぞれを論理電圧“Ｈ”とする。

次に、図１２Ａ及び図１２Ｂのｔ２のタイミングにおいて、ＸＣＥを論理電圧“Ｌ”にすると、図９に示す半導体記憶装置９００は、書き込み動作モードに入る。ＸＣＥが、図１２Ａ及び図１２Ｂのｔ２のタイミングにおいて論理電圧“Ｌ”になった後、半導体記憶装置９００はＸＷＥの立ち上がりエッジを検出するたびに８ビットの書き込みデータを外部の回路から取り込む。また、半導体記憶装置９００は、ＸＷＥの立ち下がりエッジを検出するたびに、データを書き込むメモリセルのアドレスを外部の回路から取り込む。

図１２Ａ及び図１２Ｂにおいて、ＸＣＥが論理電圧“Ｌ”となる期間ｔ２〜ｔ１０の間に、外部の回路から周辺回路９６に出力するＸＷＥを論理電圧“Ｌ”から論理電圧“Ｈ”にｒ／８回遷移させる。これにより、本実施形態の半導体記憶装置９００は、物理的なページ長と同じページ長のデータのページ書き込みを実施することができる。

次に、図１２Ａのｔ３のタイミングにおいて、周辺回路９６がＢＰ０を論理電圧“Ｌ”にすると、これに応じてビット線制御回路９４１はＢＰ＿ＢＬＫ０を論理電圧“Ｌ”にする。また、図１２Ａのｔ３のタイミングにおいて、周辺回路９６がＷＬＣＫ０を論理電圧“Ｈ”にすると、これに応じてワードドライバー９５がＷＬ０＿ＢＬＫ０を論理電圧“Ｈ”にする。

これにより、図１０に示すＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対がフローティング状態になり、それと共にＷＬ０＿ＢＬＫ０１に接続されている同一列のメモリセルが選択される。このため、ＷＬ０＿ＢＬＫ０１に接続されているメモリセルからＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対のそれぞれにデータが読み出される。

次に、図１２Ｂのｔ５のタイミングにおいて、周辺回路９６がＳＡＥ０を論理電圧“Ｈ”にすると、メモリセルからビット線対に読み出されたデータがセンスアンプによって論理電圧まで増幅される。論理電圧まで増幅されたデータは、データルータ制御回路（図示せず）を介して外部の回路に出力される。

図１２Ａ及び図１２Ｂの期間ｔ５〜ｔ８のタイミングにおいて、周辺回路９６はＸＷＥの立ち上がりを検出するたびに、外部の回路から取り込んだ書き込みデータをデータルータ制御回路（図示せず）にラッチする。

また、周辺回路９６は、図１２Ａ及び図１２Ｂのｔ６のタイミングにおいて、第１のメモリセルアレイ９０の次にアクセスする第２のメモリセルアレイ９１を選択する。具体的には、周辺回路９６は、図１２Ａのｔ６のタイミングにおいて、ＢＰ１を論理電圧“Ｌ”に、ＷＬＣＫ１を論理電圧“Ｈ”にする。これに応じて、ビット線制御回路９４１がＢＰ＿ＢＬＫ１を論理電圧“Ｌ”にし、ワードドライバー９５が、ＷＬ０＿ＢＬＫ１を論理電圧“Ｈ”にする。これにより、周辺回路９６は、図１２Ａ及び図１２Ｂのｔ６のタイミングにおいて、第１のメモリセルアレイ９０の次にアクセスする第２のメモリセルアレイ９１を選択することができる。

図１２Ａのｔ６のタイミングにおいて、第２のメモリセルアレイ９１のＢＰ＿ＢＬＫ１が論理電圧“Ｌ”となり、それと共に第２のメモリセルアレイ９１のＷＬ０＿ＢＬＫ１が論理電圧“Ｈ”となると、図１０に示す第２のメモリセルアレイ９１のＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対がフローティング状態になる。これにより、ＷＬ０＿ＢＬＫ１に接続されている同一列のメモリセル１０１０が選択される。そして、ＷＬ０＿ＢＬＫ０１に接続されているメモリセル１０１０からＢＬ０及びＸＢＬ０〜ＢＬｎ及びＸＢＬｎのビット線対のそれぞれにデータが読み出される。

図１２Ｂのｔ８のタイミングにおいて、周辺回路９６がＳＡＥ１を論理電圧“Ｈ”とすると、すでに図１２Ａのｔ６のタイミングにおいて第２のメモリセルアレイ９１のビット線対に読み出されたデータがセンスアンプによって論理電圧まで増幅される。論理で何つまで増幅されたデータは、データルータ制御回路（図示せず）を介してデータルータ制御回路を介して外部の回路に出力される。

図１２Ｂの期間ｔ８〜ｔ９のタイミングにおいて、再書き込み制御回路９７は、再書き込み制御信号ＲＥＷＲ＿ＴＩＭを論理電圧“Ｈ”とする。周辺回路９６は、図１２Ｂのｔ８のタイミングにおいて、再書き込み制御信号ＲＥＷＲ＿ＴＩＭが論理電圧“Ｈ”となると、図１２Ａのｔ３のタイミングにおいて読み出したデータと、図１２Ａ及び図１２Ｂの期間ｔ５〜ｔ８においてデータルータ制御回路（図示せず）がラッチしたデータとを第１のメモリセルアレイ９０の物理的なページ長（ｎビット）に対応するメモリセルに書き込む。

最後に、図１２Ａのｔ９のタイミングにおいて、周辺回路９６がＢＰ０を論理電圧“Ｈ”にして、ＷＬＣＫ０を論理電圧“Ｌ”にする。これにより、第１のメモリセルアレイ９０へのアクセスが終了する。周辺回路９６は、図１２Ａ及び図１２Ｂの期間ｔ０〜ｔ９の動作を繰り返して、第１のメモリセルアレイ９０〜第３のメモリセルアレイ９２を順番にアクセスする。

以上のように本実施形態の半導体記憶装置９００では、物理的なページ長がワード線に接続されているメモリセルの数となる。このため、本実施形態の半導体記憶装置９００によれば、同じ周期を有するビット線制御信号と、ワード線制御信号とを用いてデータを書き込むことができる。これにより、ビット線制御信号と、ワード線制御信号とを１つの回路で生成することができるため、周辺回路９６の規模を縮小することができる。

本発明の半導体記憶装置は、複数のメモリセルへのアクセスを高速に行うことができるという特徴を有するので、半導体記憶装置を内蔵した半導体集積回路に利用することができる。特に、高速な動作を要求される半導体集積回路等の分野に有用である。

第１の実施形態の半導体記憶装置の構成を示すブロック図 図１のメモリセルアレイの詳細な構成を示す図 図１のアレイ制御回路１８の詳細な構成を示すブロック図 第１〜第２の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第１〜第２の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第１〜第２の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第１〜第２の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第２の実施形態の半導体記憶装置の構成を示すブロック図 第２の実施形態の変形例の半導体記憶装置の動作を説明するタイミングチャート 第３の実施形態の半導体記憶装置の構成を示すブロック図 第３の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第４の実施形態の半導体記憶装置の構成を示すブロック図 図９のメモリセルアレイの詳細な構成を示す図 図９のアレイ制御回路９４の詳細な構成を示すブロック図 第４の実施形態の半導体記憶装置の動作を説明するタイミングチャート 第４の実施形態の半導体記憶装置の動作を説明するタイミングチャート 従来の半導体記憶装置の構成を示すブロック図 図１２のメモリセルアレイの詳細な構成を示す図 従来の半導体記憶装置の動作を説明するタイミングチャート 従来の半導体記憶装置の動作を説明するタイミングチャート

符号の説明

１００，４００，５００，７００，９００，１２００ 半導体記憶装置
１０〜１７，９０〜９３，１２０〜１２７ メモリセルアレイ
１，２ 制御回路
１８，９４，１２８ アレイ制御回路
１９，９５，１２９ ワードドライバー
９６，１１０，１１０ａ，１３０ 周辺回路
９７，１１１，１１３，１１４ 再書き込み制御回路
２００，１０００，１３００ メモリセルアレイ
２０，１０１０，１３１０ メモリセル
２１，１０１１，１３１１ センスアンプ
１８１，９４１ ビット線制御回路
１８２ セルプレート線制御回路
１８３，９４２ センスアンプ制御回路
１１２ カウンタ

Claims (26)

1. 外部制御信号に応じてデータの書き込み及び読み出しのタイミングを制御する半導体記憶装置であって、
   行方向及び列方向にマトリクス状に配置される複数のメモリセルと、前記メモリセルの各々に接続されるビット線と、前記複数のメモリセルの内、同一列のメモリセルの各々に接続されるワード線及びセルプレート線と、前記ビット線上の信号を増幅するセンスアンプとを含む複数のメモリセルアレイと、
   前記外部制御信号がイネーブル状態となっている期間に、前記複数のメモリセルアレイのいずれか１つを選択するためのメモリセルアレイ選択信号と、第１の系統に属する制御信号と、第２の系統に属する制御信号とを出力する周辺回路と、
   前記周辺回路から出力される前記メモリセルアレイ選択信号と、前記第１の系統に属する制御信号と、前記第２の系統に属する制御信号とに基づき、前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しのタイミングを途切れることなく制御する制御回路とを備え、
   前記制御回路は、前記複数のメモリセルの内、１つの前記セルプレート線に接続されているメモリセルの数を物理的なページ長とした場合、前記物理的なページ長を超えるページ長を有するデータの書き込み及び読み出しを途切れることなく制御することを特徴とする、半導体記憶装置。
2. 前記周辺回路は、前記第１の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態としている期間において、前記第２の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態とすることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記制御回路は、それぞれが予め前記複数のメモリセルアレイのいずれか１つと対応付けられている複数のアレイ制御回路と、それぞれが予め前記複数のメモリセルアレイのいずれか２つと対応付けられている複数のワード線制御回路とからなり、
   前記複数のアレイ制御回路のそれぞれは、
   前記第１の系統に属するビット線制御信号と、前記第２の系統に属するビット線制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、前記予め対応付けられたメモリセルアレイに含まれる前記ビット線のレベルを制御するビット線制御回路と、
   前記第１の系統に属するセルプレート線制御信号と、前記第２の系統に属するセルプレート線制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、前記予め対応付けられたメモリセルアレイに含まれる前記セルプレート線のレベルを制御するセルプレート線制御回路と、
   前記第１の系統に属するセンスアンプ制御信号と、前記第２の系統に属するセンスアンプ制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、前記予め対応付けられたメモリセルアレイに含まれる前記センスアンプの動作状態を制御するセンスアンプ制御回路とを含み、
   前記ワード線制御回路は、前記第１の系統に属するワード線制御信号と、前記第２の系統に属するワード線制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、前記予め対応付けられた２つのメモリセルアレイのそれぞれに含まれる前記ワード線のレベルを制御することを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記周辺回路は、前記外部制御信号のパルスの数をカウントするカウンタをさらに含み、
   前記周辺回路は、前記外部制御信号がイネーブル状態となった時に、アクセスする前記メモリセルのアドレスを記憶し、記憶したアドレスを前記カウンタがカウントした数に応じてインクリメントすることで、書き込むデータのアドレスを生成することを特徴とする、請求項１に記載の半導体記憶装置。
5. 前記周辺回路は、前記外部制御信号の１つのサイクルの終了を待つことなく、任意の時点で非イネーブル状態となる前記外部制御信号を検出することにより、任意の時点で前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しのタイミングの制御を終了することを特徴とする、請求項１に記載の半導体記憶装置。
6. 前記周辺回路は、前記第１の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号のそれぞれと、前記第２の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号のそれぞれとを、それぞれ１つの信号線を通じて出力することを特徴とする、請求項１に記載の半導体記憶装置。
7. １つの再書き込み制御回路をさらに備え、
   前記複数のメモリセルアレイのそれぞれへの再書き込みを異なるタイミングで行うことを特徴とする、請求項３に記載の半導体記憶装置。
8. それぞれが異なる長さの再書き込み時間を設定された複数の再書き込み制御回路をさらに備え、
   前記複数のメモリセルアレイのそれぞれへの再書き込みを異なる長さの再書き込み時間で行うことを特徴とする、請求項３に記載の半導体記憶装置。
9. 前記周辺回路は、前記複数のメモリセルアレイのそれぞれに含まれる前記ビット線に接続される１つのデータルータ制御回路をさらに含み、
   前記１つのデータルータ制御回路を用いて前記複数のメモリセルアレイに対する前記データの書き込み及び読み出しを制御することを特徴とする、請求項３に記載の半導体記憶装置。
10. 前記周辺回路は、それぞれが前記複数のメモリセルアレイのそれぞれに含まれるビット線に接続される複数のデータルータ制御回路をさらに含み、
    前記複数のデータルータ制御回路のそれぞれを用いて前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しを制御することを特徴とする、請求項３に記載の半導体記憶装置。
11. 前記周辺回路は、前記第１の系統に属する制御信号として、ワード線制御信号、ビット線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態としている期間において、前記第２の系統に属する制御信号として、ワード線制御信号、ビット線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態とすることを特徴とする、請求項１に記載の半導体記憶装置。
12. 前記複数のメモリセルアレイのそれぞれに含まれる前記セルプレート線の各々には、一定のレベルの信号が印加され、前記第１の系統に属するビット線制御信号及び前記第２の系統に属するビット線制御信号と、前記第１の系統に属するワード線制御信号及び前記第２の系統に属するワード線制御信号とは同じ周期を有する信号であることを特徴とする、請求項１１に記載の半導体記憶装置。
13. 前記制御回路は、予め前記複数のメモリセルアレイのいずれか１つと対応付けられているアレイ制御回路と、ワード線制御回路とからなり、
    前記アレイ制御回路は、
    前記第１の系統に属するビット線制御信号と、前記第２の系統に属するビット線制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、予め対応付けられた前記複数のメモリセルアレイのいずれか１つに含まれる前記ビット線のレベルを制御するビット線制御回路と、
    前記第１の系統に属するセンスアンプ制御信号と、前記第２の系統に属するセンスアンプ制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、予め対応付けられた前記複数のメモリセルアレイのいずれか１つに含まれる前記センスアンプの動作状態を制御するセンスアンプ制御回路とを含み、
    前記ワード線制御回路は、前記第１の系統に属するワード線制御信号と、前記第２の系統に属するワード線制御信号とのいずれか一方の信号のレベルと、前記メモリセルアレイ選択信号とに応じて、予め対応付けられた前記複数のメモリセルアレイのいずれか１つに含まれる前記ワード線のレベルを制御することを特徴とする、請求項１２に記載の半導体記憶装置。
14. 行方向及び列方向にマトリクス状に配置される複数のメモリセルと、前記メモリセルの各々に接続されるビット線と、前記複数のメモリセルの内、同一列のメモリセルの各々に接続されるワード線及びセルプレート線と、前記ビット線上の信号を増幅するセンスアンプとを含む複数のメモリセルアレイを備え、データの書き込み及び読み出しのタイミングを通知するための外部制御信号に応じてデータの書き込み及び読み出しのタイミングを制御する半導体記憶装置のアクセス制御方法であって、
    前記外部制御信号がイネーブル状態となっている期間に、前記複数のメモリセルアレイのいずれか１つを選択するためのメモリセルアレイ選択信号と、第１の系統に属する制御信号と、第２の系統に属する制御信号とを出力し、
    前記メモリセルアレイ選択信号と、前記第１の系統に属する制御信号と、前記第２の系統に属する制御信号とを出力することにより、前記複数のメモリセルの内、１つの前記セルプレート線に接続されているメモリセルの数を物理的なページ長とした場合、物理的なページ長を超えるページ長を有するデータの書き込み及び読み出しのタイミングを途切れることなく制御する、アクセス制御方法。
15. 前記第１の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号がイネーブル状態となっている期間において、前記第２の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態とする、請求項１４に記載のアクセス制御方法。
16. 前記複数のメモリセルアレイのいずれか１つに含まれる前記ビット線と、前記セルプレート線と、前記センスアンプとのそれぞれをそれぞれ１つの回路で制御し、
    前記複数のメモリセルアレイのいずれか２つに含まれる前記ワード線を１つの回路で制御する、請求項１５に記載のアクセス制御方法。
17. 前記外部制御信号がイネーブル状態となった時に、アクセスする前記メモリセルのアドレスを記憶し、前記外部制御信号のパルスをカウントした数に応じて記憶したアドレスをインクリメントすることで、書き込むデータのアドレスを生成する、請求項１４に記載のアクセス制御方法。
18. 前記外部制御信号の１つのサイクルの終了を待つことなく、任意の時点で非イネーブル状態となる前記外部制御信号を検出することにより、任意の時点で前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しのタイミングの制御を終了する、請求項１４に記載のアクセス制御方法。
19. 前記第１の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号のそれぞれと、前記第２の系統に属するワード線制御信号、ビット線制御信号、セルプレート線制御信号及びセンスアンプ制御信号のそれぞれとを、それぞれ１つの信号線を通じて出力する、請求項１４に記載のアクセス制御方法。
20. 前記複数のメモリセルアレイのそれぞれへの再書き込みを異なるタイミングで行う、請求項１６に記載のアクセス制御方法。
21. 前記複数のメモリセルアレイのそれぞれへの再書き込みを異なる長さの再書き込み時間で行う、請求項１６に記載のアクセス制御方法。
22. 前記複数のメモリセルアレイのそれぞれに含まれる前記ビット線に接続される１つの制御回路を用いて、前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しを制御することを特徴とする、請求項１６に記載のアクセス制御方法。
23. それぞれが、前記複数のメモリセルアレイのそれぞれに含まれるビット線に接続される複数の制御回路を用いて、前記複数のメモリセルアレイのそれぞれに対する前記データの書き込み及び読み出しを制御する、請求項１６に記載のアクセス制御方法。
24. 前記第１の系統に属する制御信号として、ワード線制御信号、ビット線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号がイネーブル状態となっている期間において、前記第２の系統に属する制御信号として、ワード線制御信号、ビット線制御信号及びセンスアンプ制御信号の内、少なくともいずれか１つの制御信号をイネーブル状態とすることを特徴とする、請求項１４に記載のアクセス制御方法。
25. 前記複数のメモリセルアレイのそれぞれに含まれる前記セルプレート線のそれぞれに一定のレベルの信号を印加し、前記ビット線制御信号と、前記ワード線制御信号とを同じ周期を有する信号として出力する、請求項２３に記載のアクセス制御方法。
26. 前記複数のメモリセルアレイのいずれか１つに含まれる前記ビット線と、前記センスアンプと、前記ワード線とのそれぞれを１つの回路で制御する、請求項２５に記載のアクセス制御方法。

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