CN103646666B - Nor型内容可寻址存储器 - Google Patents

Abstract

本发明提供一NOR型内容可寻址存储器，包括若干内核单元，所述内核单元又包括比较单元、读写单元和数据存储单元，其中，数据存储单元包括两个半浮栅晶体管，该半浮栅晶体管通过改变自身阈值电压存入数据位。本发明不但简化了现有技术中基于SRAM的内容可寻址存储器单元的结构复杂，而且实现了二元型内容可寻址存储器和三元型内容可寻址存储器之间的灵活切换。

Description

NOR型内容可寻址存储器

技术领域

本发明涉及存储器技术，特别是涉及NOR型内容可寻址存储器。

背景技术

内容可寻址存储器（Content Addressable Memory，CAM）处理器中的缓存的重要部分，也是路由器中用来判断数据包发送方向的重要部分。在普通的存储器如随机访问存储器（Random Access Memory，RAM）应用中，用户提供一个存储器地址，存储器根据该地址返回一个存储于该地址的数据。而在内容可寻址存储器的应用中，用户提供一个数据，内容可寻址存储器会遍历整个存储空间，搜索该数据是否存在于存储器中，如果是，即命中，内容可寻址存储器返回一个或多个命中数据的地址。

内容可寻址存储器作为一种特殊存储器，可在单词运算中搜索整个存储器，所以在搜索应用中，内容可寻址存储器比普通存储器快很多。内容可寻址存储器的快速搜索特性使得内容可寻址存储器特别适用于如网络设备、CPU（Center Processing Unit，中央处理单元）和DSP（Digital Signal Processor，数字信号处理器）的Cache（缓冲存储器）、视频硬编解码等应用。

NOR型内容可寻址存储器是一种常见的内容可寻址存储器架构，以二元型内容可寻址存储器（即内容可寻址存储器的存储数据为“0”或“1”）为例，如图1所示，内容可寻址存储器的基本单元内由包括两个交叉耦合的反相器的SRAM完成数据的存储，M1～M4协同完成外部搜索信号与内部存储数据的匹配工作，M1和M2的一端连接到匹配线上，M1与M3串联组成a1通路，M2与M4串联组成a2通路，M3和M4分别接地，M5和M6用作对SRAM进行读写的选通管。SL_a和SL_b是一对互补的搜寻信号，M5和M6均接字线和位线，用于控制M5和M6的导通和数据的读出。由于M1和M2的栅极由两个互补的信号分别控制，所以两者总是有且只有一个处于导通状态。

如图2所示，多个内容可寻址存储单元CAM组成多行内容可寻址存储器块，初始状态下，预充管T将每个匹配线都预充到某一电平（通常预充到电源电压Vdd），之后预充管T断开，搜寻信号被并行输入到每个内容可寻址存储器块进行比较。通过比对所有内容可寻址存储器行中所存数据与输入的搜寻信号是否匹配，如果数据完全匹配，则该匹配线保持为预充电平（Vdd），否则匹配线被下拉到低电平（Gnd），从而选出正确的匹配线，实现基于内容的寻址操作。

若以B点状态作为SRAM存储的数据，SL_a为搜寻信号的值，假设搜寻信号SL_a为“1”，则其互补信号SL_b为“0”，此时M1管导通，M2管截断。若SRAM存储数据为“1”，即与搜寻信号相匹配，则M3管导通，M4管截断，则a1与a2通路都是断开的；若SRAM存储数据为“0”，即与搜寻信号不匹配，则M3管导通，M4管截断，a1通路形成下拉通路。同理，若搜寻信号SL_a为“0”，则其互补信号SL_b为“1”，此时M1管截断，M2管导通。若SRAM存储数据为“0”，即与搜寻信号相匹配，则M3管导通，M4管截断，则a1与a2通路都是断开的；若SRAM存储数据为“1”，即与搜寻信号不匹配，则M3管截断，M4管导通，a2通路形成下拉通路。

由此，若某行所有内容可寻址存储单元CAM的存储数据与搜寻信号均匹配，则该行的匹配线就保持其初始状态，即高电平。若某一行的所有内容可寻址存储单元CAM中有一个或多个内容可寻址存储单元CAM匹配失败，则在匹配失败的内容可寻址存储单元CAM中，a1通路或a2通路就会形成下拉通路，将该行内容可寻址存储单元CAM所连接的匹配线拉到低电平。

对于三元型内容可寻址存储器而言，则需存储“X”（即不管搜寻信号是“0”还是“1”，都能够匹配成功），相应地，需要在内容可寻址存储器中采用两个独立的SRAM单元使得A，B两点同时为“0”，如图3所示，从而保证M3与M4处于常断状态，同时还需要配置相应的匹配管和开关管，使得一个内容可寻址存储单元CAM需要至少采用16个晶体管，造成内容可寻址存储单元CAM结构复杂、占用面积较大的问题。另外，三元型内容可寻址存储器与二元型内容可寻址存储器其本身的电路结构不同，在同时需要实现三元型内容可寻址存储器和二元型内容可寻址存储器功能的场合，两者不能灵活的切换。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一NOR型内容可寻址存储器，用于解决现有技术中基于SRAM的内容可寻址存储器单元结构复杂，且三元型内容可寻址存储器和二元型内容可寻址存储器不能灵活切换的问题。

为实现上述目的及其他相关目的，本发明提供一NOR型内容可寻址存储器，所述内容可寻址存储器包括若干内核单元，所述内核单元包括比较单元、读写单元和数据存储单元，其中：所述比较单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管和第三晶体管串联，第二晶体管和第四晶体管串联，第一晶体管和第二晶体管的栅极分别接一对互补的搜寻信号，第一电极连接匹配线，第三晶体管和第四晶体管的第二电极连接公共接地端；所述读写单元包括第五晶体管和第六晶体管，所述第五晶体管和第六晶体管的栅极接字线，第一电极分别接第一位线和第二位线，所述第五晶体管的第二电极接所述第三晶体管的栅极，所述第六晶体管的第二电极接所述第四晶体管的栅极；所述数据存储单元包括第七晶体管和第八晶体管，所述第七晶体管和第八晶体管的控制栅极接第一布线，漏极分别接第二布线和第三布线，第七晶体管的源极接第五晶体管的第二电极，第八晶体管的源极接第六晶体管的第二电极，所述第七晶体管和第八晶体管通过改变自身阈值电压存入数据位。

优选地，还包括预充电单元，耦合到所述匹配线，用以将所述匹配线预充电至预定电压。

优选地，所述第七晶体管和第八晶体管存储两种数据位，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压。

优选地，所述第七晶体管和第八晶体管存储三种数据位，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压或者两者具有相同的阈值电压。

优选地，所述数据位为“0”、“1”和“X”，当数据位为“0”或“1”时，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压；当数据位为“X”时，所述第七晶体管和第八晶体管具有相同的阈值电压，所述相同的阈值电压为所述第七晶体管和第八晶体管写入数据位“0”后的阈值电压。

优选地，所述第七晶体管和第八晶体管除控制栅极、源极掺杂区、漏极掺杂区外，还包括半浮栅，且所述半浮栅的掺杂类型与源极掺杂区、漏极掺杂区相反；所述半浮栅与漏极掺杂区接触并形成一嵌入式二极管；所述控制栅极延伸至漏极掺杂区上方并覆盖其表面，所述半浮栅、漏极掺杂区及延伸至漏极掺杂区上方的控制栅极形成一嵌入式隧穿场效应晶体管。

优选地，所述若干内核单元构成一矩阵，所述矩阵中每一行内核单元对应一条匹配线，每一行内核单元中的第一晶体管和第二晶体管的第一电极连接匹配线，每一列内核单元中的第一晶体管和第二晶体管的栅极共享同一对互补搜索信号。

优选地，还包括刷新单元，所述刷新单元耦合至所述读写单元和存储单元，且通过控制所述读写单元读出数据，通过控制所述存储单元擦除数据和重新写入数据。

优选地，所述刷新单元包括：

存储元件，用于存储从所述存储单元读出的数据；

写操作单元，用于依据所述读出的数据重新写入所述存储单元。

如上所述，本发明的NOR型内容可寻址存储器，具有以下有益效果：

首先，本发明在NOR型内容可寻址存储器中采用了具有数据存储功能的晶体管，与传统的采用成对的反相器的SRAM存储数据相比，不但减小了内容可寻址存储器的面积，在需要实现三元型内容可寻址存储器时，更是节省了大量的面积。

其次，本发明的NOR型内容可寻址存储器能够在不改变电路结构的情况下，实现二元型与三元型内容可寻址存储器间的灵活转换，与传统的基于SRAM的NOR型内容可寻址存储器相比，大大提高了芯片面积的使用效率。

再次，本发明在NOR型内容可寻址存储器中采用了刷新单元，以动态刷新存储单元中的数据，消除了本发明所采用的新型存储单元的漏电缺陷，从而在匹配过程中可以更加准确地实现匹配，提高了数据匹配的效率和准备确度。

附图说明

图1显示为现有技术中基于SRAM的NOR型二元内容可寻址存储器的单元结构示意图。

图2显示为现有技术中的NOR型内容可寻址存储器阵列的结构示意图。

图3显示为现有技术中基于SRAM的NOR型三元内容可寻址存储器的单元结构示意图。

图4显示为本发明中的NOR型内容可寻址存储器实施例的单元结构示意图。

图5显示为本发明中的NOR型内容可寻址存储器中的存储单元的结构示意图。

图6显示为本发明中的NOR型内容可寻址存储器实施例中的存储单元的电容分布示意图。

图7显示为本发明中的NOR型内容可寻址存储器阵列的结构示意图。

图8显示为本发明中的NOR型内容可寻址存储器的读写操作时序示意图。

元件标号说明

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

可以理解的是，当一个元件被称为“接”或“耦合至”另一元件时，它可以是直接连接或藕合到另一个元件，也可以是存在介于两者之间的元件。而当一个元件被称为“直接连接”或“直接耦合至”另一元件时，则不存在介于两者之间的元件。

现有的NOR型二元内容可寻址存储器和NOR型三元内容可寻址存储器单元中大多需要采用成对的交叉耦合的反相器的SRAM完成数据的存储，再加上多个配套的晶体管，使得内容可寻址存储器单元结构复杂、占用面积较大，另外，NOR型三元内容可寻址存储器与NOR型二元内容可寻址存储器其本身的电路结构不同，不能灵活进行切换。本发明基于上述考虑，设计出一种新型内容可寻址存储器，不但简化了存储器单元的结构，而且在不改变存储器单元结构的情况下，既能实现二元型内容可寻址存储器，又能实现三元型内容可寻址存储器，大大提高了内容可寻址存储器的利用率。

本发明的内容可寻址存储器包括若干内核单元，所述内核单元包括数据存储单元、比较单元和读写单元，所述数据存储单元、比较单元和读写单元相互耦合，且分别具有一对位置对称的晶体管，所有的晶体管联合共同构成了对称结构。所述数据存储单元、比较单元和读写单元中的晶体管可以为NMOS晶体管或PMOS晶体管，并且各个晶体管源极和漏极的连接关系可做适当变换。所述数据存储单元的一对晶体管可以通过改变自身阈值电压存入互补的“0”与“1”，也可以同时存入“0”，既可以用作二元型内容可寻址存储器，也可以用作三元型内容可寻址存储器。

以下将结合附图具体说明本发明内容可寻址存储器的结构和实施方式。

请参阅图4本发明中的NOR型内容可寻址存储器实施例的单元结构示意图。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

还需要说明的是，在本实施例中，所述数据存储单元、比较单元和读写单元中的晶体管为NMOS晶体管。

所述内容可寻址存储器包括若干内核单元，所述内核单元包括比较单元、读写单元和数据存储单元，其中，

所述比较单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，所述第一晶体管M1和第三晶体管M3串联，第二晶体管M2和第四晶体管M4串联，第一晶体管M1和第二晶体管M2的栅极分别接一对互补的搜寻信号SL_a和SL_b，第一电极连接匹配线Line_n，第三晶体管M3和第四晶体管M4的第二电极连接公共接地端；

所述读写单元包括第五晶体管M5和第六晶体管M6，所述第五晶体管M5和第六晶体管M6的栅极接字线row_select，第一电极分别接第一位线dataout_a和第二位线dataout_b，所述第五晶体管M5的第二电极接所述第三晶体管M3的栅极，所述第六晶体管M6的第二电极接所述第四晶体管M4的栅极；

所述数据存储单元包括第七晶体管M7和第八晶体管M8，所述第七晶体管M7和第八晶体管M8的控制栅极接第一布线G_n，漏极分别接第二布线datain_a和第三布线datain_b，第七晶体管M7的源极接第五晶体管M4的第二电极，第八晶体管M8的源极接第六晶体管M6的第二电极，所述第七晶体管M7和第八晶体管M8通过改变自身阈值电压存入数据位。

需要说明的是，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的源极和漏极的连接关系可做适当变换，例如所述第一电极为漏极，第二电极为源极；或者第一电极为源极，第二电极为漏极。在本发明实施例中，所述第一电极为漏极，第二电极为源极。

如图4所示，所述第一晶体管M1的漏极接匹配线Line_n，源极接第三晶体管M3的漏极，第二晶体管M2的漏极接匹配线Line_n，源极接第四晶体管M4的漏极，第三晶体管M3和第四晶体管M4的源极连接公共接地端。

所述第一布线G_n用于向所述第七晶体管M7和第八晶体管M8的控制栅极提供栅极电压，第二布线datain_a和第三布线datain_b用于分别向所述第七晶体管M7和第八晶体管M8存入数据位。图5为本发明存储单元第七晶体管M7和第八晶体管M8的结构示意图。

需要说明的是，所述第七晶体管M7和第八晶体管M8包括控制栅极1、源极掺杂区3、漏极掺杂区5外，还包括半浮栅2，且所述半浮栅2的掺杂类型与源极掺杂区3、漏极掺杂区5相反；所述半浮栅2与漏极掺杂区5接触并形成一嵌入式二极管；所述控制栅极1延伸至漏极掺杂区5上方并覆盖其表面，所述半浮栅2、漏极掺杂区5及延伸至漏极掺杂区5上方的控制栅极1形成一嵌入式隧穿场效应晶体管。下面以普通MOS晶体管为比较对象说明所述第七晶体管M7和第八晶体管M8对晶体管阈值电压的调控原理：

普通MOS晶体管沟道的导电性是受栅电压调控的，当栅极电压超过阈值电压时，栅下的半导体表面就会反型（n型半导体变为p型半导体或者相反），感生出导电电荷。栅电压越大，沟道中的积累的导电电荷数量就越多。

如图5所示，所述第七晶体管M7和第八晶体管M8包括控制栅极1、半浮栅2、源极掺杂区3、衬底4、漏极掺杂区5。作为较佳实施方式，第七晶体管M7和第八晶体管M8结构置于P型衬底4或P型阱区内，其源极掺杂区3、漏极掺杂区5均为N型掺杂，其半浮栅2为P型掺杂的多晶硅结构。需要指出的是，半浮栅2部分位于沟道上方并与衬底4隔离，部分与漏极掺杂区5接触，并在半浮栅2与漏极掺杂区5接触的区域形成一较浅的P型扩散区7，该P型扩散区位于漏极掺杂区5内靠近衬底4表面并与半浮栅2接触的区域，该P型掺杂的半浮栅2及P型扩散区7与N型掺杂的楼掺杂区5即形成一PN结二极管8。除此之外，控制栅极1通过栅氧化层覆盖半浮栅2表面及位于漏极掺杂区2一侧的侧壁，部分延伸至漏极掺杂区5上方并覆盖其表面，该部分与P型掺杂的半浮栅2/P型扩散区7和漏极掺杂区5引出漏电极的N型重掺杂区9形成一内嵌的隧穿场效应晶体管6。需要说明的是，在部分半浮栅2与衬底4之间、控制栅极1与半浮栅2及衬底4之间均间隔设置有栅氧化层或其他类似的绝缘结构，此为本领域技术人员所熟知的惯用技术，在此不作赘述。

图6为本发明中存储单元第七晶体管M7和第八晶体管M8中栅电容分布示意图。

如图6所示，第七晶体管M7和第八晶体管M8可以看作在普通晶体管的栅电容介质中插入了一个电极（即半浮栅2），这样就把原来的栅电容分割成了两个电容C_g1和C_g2的串联。通过在半浮栅2上注入电荷可以改变第七晶体管M7和第八晶体管M8的阈值电压，调控沟道的导电性。它的调控阈值电压的原理可以理解为：第七晶体管M7和第八晶体管M8具有初始阈值电压V_th，当第七晶体管M7和第八晶体管M8开始工作时，在半浮栅2上注入的电荷会通过半浮栅2与晶体管沟道之间的栅电容C_g2在晶体管沟道一侧感应出沟道电荷，半浮栅2上的正电荷越多，沟道中感应的负电荷也越多，N型沟道的导电性越强。这种效果等效到控制栅极1，与半浮栅2充电之前相比，控制栅极1只需加较小的栅电压就可以在沟道中感应出等量的沟道电荷，达到相同的导电效果，这样在形式上第七晶体管M7和第八晶体管M8的阈值电压就降低了。当第七晶体管M7和第八晶体管M8为N型晶体管时，数据“1”的写入是通过将控制栅极1置于低电压，漏极置于高电压，使嵌入式隧穿场效应晶体管6发生带带隧穿，电荷从漏区流向半浮栅2。数据的擦除则是通过将控制栅极1置于高电压，漏极置于低电压，使隧穿场效应晶体管6正偏，半浮栅2中的正电荷流回漏区。由于半浮栅2中的正电荷会减小N管的阈值电压，使得N管更容易导通。所以可以设定一栅极电压，若半浮栅2中没有注入足够多正电荷，则N管不导通，若半浮栅2注入足够多的正电荷，则N管导通，从而实现数据的存储。若写入数据“0”，则将漏极datain_a与datain_b置为低电平，从而使半浮栅2保持无正电荷的初始状态。

优选地，所述若干内核单元构成一矩阵，所述矩阵中每一行内核单元对应一条匹配线，每一行内核单元中的第一晶体管M1和第二晶体管M2的第一电极连接匹配线Line_n，每一列内核单元中的第一晶体管M1和第二晶体管M2的栅极共享同一对互补搜索信号SL_a和SL_b。

优选地，还包括刷新单元，所述刷新单元耦合至所述读写单元和存储单元，且通过控制所述读写单元读出数据，通过控制所述存储单元擦除数据和重新写入数据。

优选地，所述刷新单元包括：

存储元件，用于存储从所述存储单元读出的数据；

写操作单元，用于依据所述读出的数据重新写入所述存储单元。

由于第七晶体管M7和第八晶体管M8的隧穿场效应管在半浮栅2中所注入的电荷后，会有漏电现象，因此，本发明在内容可寻址存储器中还增加了一刷新单元，用于动态的刷新所述内容可寻址存储器单元中存储的数据。其刷新操作以行为单位，将每行的内容可寻址存储器单元第五晶体管M5和第六晶体管M6导通，可以读出其内部存储数据，然后将该读出的数据重新写入第七晶体管M7和第八晶体管M8。

具体地，所述刷新单元包括：存储元件，用于存储所述读写单元的读出数据；写操作单元，用于依据所述读出的数据重新写入所述存储单元。

图7为本发明中的内容可寻址存储器阵列的结构示意图。

所述内容可寻址存储器的若干内核单元构成一矩阵，该矩阵中每一行的内核单元的第一晶体管M1和第二晶体管M2的漏极共同连接到同一匹配线Line_n上，同一列的若干内核单元中属于比较单元的第一晶体管M1和第二晶体管M2的栅极分别接两条互补的搜寻信号，例如，当第一晶体管M1所接的搜寻信号为“1”时，第二晶体管M2所接的搜寻信号则为“0”。优选地，内容可寻址存储器还包括预充电单元，连接到所述匹配线Line_n，用以将所述匹配线Line_n预充电至预定电压。所述预充电单元包括一预充管T，每行内容可寻址存储单元CAM接一个预充管T，所有预充管T的一端连接匹配线Line_n，栅极接到同一预充信号线上，通过控制预充信号控制预充管T的导通，用以向匹配线Line_n充电，使匹配线Line_n的初始状态处于高电平。

实施例1

在该实施例中，所述内容可寻址存储器用作NOR型二元内容可寻址存储器，所述存储单元中的第七晶体管M7和第八晶体管M8存储两种数据位“0”和“1”，所述第七晶体管M7和第八晶体管M8中的其中一者具有比另一者更低的阈值电压，即写入数据“1”的晶体管的阈值电压比写入数据“0”的晶体管的阈值电压低。

如图7所示，SL_a和SL_b为一对互补的搜寻信号，Line_n为匹配线，row_select为字线，G_n为第一布线，为第七晶体管M7和第八晶体管M8的栅极提供控制信号，Datain_a为第二布线，Datain_b为第三布线，datain_a和datain_b为第七晶体管M7和第八晶体管M8的漏极提供数据写入信号，dataout_a为第一位线，dataout_b为第二位线，dataout_a和dataout_b分别接第五晶体管M5和第六晶体管M6的漏极。

需要说明的是，如图8所示，所述内容可寻址存储单元CAM中所存储的数据通过以下方式写入：先擦除（Erase）原数据，将第七晶体管M7和第八晶体管M8的控制栅极G_n置为高电平，其漏极Datain_a与Datain_b置为低电平，第七晶体管M7和第八晶体管M8中的隧穿场效应管正偏，半浮栅2中的电荷全部流到漏极区。然后写入（Write）新数据，将第七晶体管M7和第八晶体管M8的控制栅极G_n置为低电平，依据要写入的数据将漏极Datain_a与Datain_b置为相应的电平，具体地，若写入数据“1”，则将漏极Datain_a与Datain_b置为高电平，从而使正电荷由漏极区注入半浮栅2中，若写入数据“0”，则将漏极Datain_a与Datain_b置为低电平，从而使半浮栅2保持无正电荷的初始状态。

在进行匹配之前，导通预充管T，并将每条匹配线都预充到高电平（通常预充至电源电压Vdd），同时将所有的字线row_select置为高电平，位线Dataout_a与Dataout_b置为低电平，并将第七晶体管M7和第八晶体管M8的控制栅极G_n置为较低电平，此时，第五晶体管M5和第六晶体管M6导通，第七晶体管M7和第八晶体管M8的半浮栅2处于平衡状态但不导通，A点和B点分别通过第七晶体管M7和第八晶体管M8被预拉到低电平。

之后开始正常匹配工作，第五晶体管M5和第六晶体管M6截断，Datain_a与Datain_b接统一电平，G_n也接统一电平。在本实施例中，第七晶体管M7和第八晶体管M8存储两种数据位“0”和“1”，若统一以第七晶体管M7和第八晶体管M8的半浮栅2中注入足够多的正电荷表示该晶体管所存数据为“1”，若没有存入足够多的正电荷表示该晶体管所存数据为“0”。

搜寻信号SL_a和SL_b被并行输入到每行的内容可寻址存储器单元组进行比较，每个内容可寻址存储器单元组所包含的内容可寻址存储单元CAM的个数取决于数据的位宽。若定义第八晶体管M8所存数据与搜寻信号SL_a相同或第七晶体管M7所存数据与搜寻信号SL_b相同时，匹配成功。

若搜寻信号SL_a为“1”，则其互补信号SL_b为“0”，第一晶体管M1导通，第二晶体管M2截断，此时，若第八晶体管M8所存数据为“1”，则第七晶体管M7所存数据为“0”，第八晶体管M8所存数据与搜寻信号SL_a相同，第七晶体管M7所存数据与搜寻信号SL_b相同，第八晶体管M8导通，第七晶体管M7截断，则a1与a2通路都是断开的，从而使得该行的匹配线悬空，保持高电平。若第八晶体管M8所存数据为“0”，则第七晶体管M7所存数据为“1”，搜寻信号SL_a与第八晶体管M8所存数据不匹配，搜寻信号SL_b与第七晶体管M7所存数据也不匹配，第八晶体管M8截断，第七晶体管M7导通，第三晶体管M3的栅极电压被第七晶体管M7拉高至Datain_a，从而处于导通状态，匹配线的电平通过第一晶体管M1被第三晶体管M3拉至低电平。

同理，若搜寻信号SL_a为“0”，则其互补信号SL_b为“1”，第一晶体管M1截断，第二晶体管M2导通，此时，若第八晶体管M8所存数据为“0”，则第七晶体管M7所存数据为“1”，第八晶体管M8所存数据与搜寻信号SL_a相同，第七晶体管M7所存数据与搜寻信号SL_b相同，第八晶体管M8截断，第七晶体管M7导通，则a1与a2通路都是断开的，从而使得该行的匹配线悬空，保持高电平。若第八晶体管M8所存数据为“1”，则第七晶体管M7所存数据为“0”，搜寻信号SL_a与第八晶体管M8所存数据不匹配，搜寻信号SL_b与第七晶体管M7所存数据也不匹配，第八晶体管M8导通，第七晶体管M7截断，第四晶体管M4的栅极电压被第六晶体管M6拉高至Datain_b，从而处于导通状态，匹配线的电平通过第二晶体管M2被第四晶体管M4拉至低电平。通过比对所有行中内容可寻址存储单元CAM所存数据与输入的搜寻信号是否匹配，最终从多个行中产生一个匹配信号，从而完成基于内容的寻址操作。

综合上述分析，类似于基于上述SRAM的NOR型内容可寻址存储器，当某行所有内容可寻址存储单元CAM所存储的数据都与对应的搜寻信号相匹配时，则该行的匹配线会因为a1通路和a2通路均断开而处于悬空状态，从而保持其初始状态，即高电平。而当某行所有内容可寻址存储单元CAM中有一个或多个存储数据与对应的搜寻信号不匹配时，则该行的a1通路或a2通路就会形成下拉通路，将该行内容可寻址存储单元CAM所连接的匹配线拉到低电平。在匹配过程中，由于第七晶体管M7和第八晶体管M8的半浮栅2中有一者已经被写入数据“1”，写入数据“1”的一者的阈值电压比写入数据“0”的一者的阈值电压低。

实施例2

在该实施例中，所述内容可寻址存储器用作NOR型三元内容可寻址存储器，所述存储单元中的第七晶体管M7和第八晶体管M8存储三种数据位“0”、“1”和“X”，所述第七晶体管M7和第八晶体管M8中的其中一者具有比另一者更低的阈值电压或者两者具有相同的阈值电压，所述相同的阈值电压是指所述第七晶体管M7和第八晶体管M8写入数据“0”后的阈值电压。

需要说明的是，“X”通常称为“屏蔽位”，或称为“不理会”状态，即不管搜寻信号是“0”还是“1”，都能够匹配成功。当存储的数据位为“0”或“1”时，所述第七晶体管M7和第八晶体管M8中的其中一者具有比另一者更低的阈值电压；当存储的数据位为“X”时，所述第七晶体管M7和第八晶体管M8均写入“0”。

当存储的数据位为“0”或“1”时，所述内容可寻址存储器的匹配过程与实施例1相同，此时，由于第七晶体管M7和第八晶体管M8的半浮栅2中有一者已经被写入数据“1”，写入数据“1”的一者的阈值电压比写入数据“0”的一者的阈值电压低。当存储的数据位为“X”时，第七晶体管M7和第八晶体管M8均写入“0”，则第七晶体管M7和第八晶体管M8始终处于截断状态。若搜寻信号SL_a为“1”，则其互补信号SL_b为“0”，互补信号SL_b与第七晶体管M7匹配成功，a1通路和a2通路均断开，该行的匹配线处于悬空状态；若搜寻信号SL_a为“0”，则其互补信号SL_b为“1”，搜寻信号SL_a与第八晶体管M8匹配成功，该行的匹配线仍然处于悬空状态。

所以无论搜寻信号SL_a为“0”还是“1”，该内容可寻址存储单元CAM都会匹配成功，该行的匹配线处于悬空状态，从而保持其初始状态，即高电平，从而实现类似“X”值的存储，所述内容可寻址存储器由实施例1的二元型转换为本实施例的三元型。

需要说明的是，由于第七晶体管M7和第八晶体管M8的隧穿场效应管在半浮栅2中所注入的电荷后，会有漏电现象，因此，本发明在内容可寻址存储器中还增加了一刷新单元，用于动态的读出所述内容可寻址存储单元CAM中存储的数据，再将读出的数据写入内容可寻址存储单元CAM中。所述刷新单元耦合至第五晶体管M5和第六晶体管M6的栅极和漏极，以及第七晶体管M7和第八晶体管M8的栅极和漏极。

所述刷新单元的刷新操作以行为单位，如图7所示，通过将第五晶体管M5和第六晶体管M6的栅极置于高电平，导通第五晶体管M5和第六晶体管M6，第七晶体管M7和第八晶体管M8的栅极和漏极电平不变，根据漏源极电流读出（Read）第七晶体管M7和第八晶体管M8所存储的数据是0还是1，之后将读出的数据重新写入（Write）第七晶体管M7和第八晶体管M8，写入数据的方法已在上文具体说明，再次不在赘述。

优选地，所述刷新单元包括：存储元件，用于存储从所述存储单元读出的数据；写操作元件，用于将所述读出的数据重新写入所述存储单元。

综上所述，本发明的NOR型内容可寻址存储器，具有以下有益效果：

首先，本发明在NOR型内容可寻址存储器中采用了具有数据存储功能的晶体管，与传统的采用成对的反相器的SRAM存储数据相比，不但减小了内容可寻址存储器的面积，在需要实现三元型内容可寻址存储器时，更是节省了大量的面积。

其次，本发明的NOR型内容可寻址存储器能够在不改变电路结构的情况下，实现二元型与三元型内容可寻址存储器间的灵活转换，与传统的基于SRAM的NOR型内容可寻址存储器相比，大大提高了芯片面积的使用效率。

再次，本发明在NOR型内容可寻址存储器中采用了刷新单元，以动态刷新存储单元中的数据，消除了本发明所采用的新型存储单元的漏电缺陷，从而在匹配过程中可以更加准确地实现匹配，提高了数据匹配的效率和准确度。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种NOR型内容可寻址存储器，其特征在于，所述内容可寻址存储器包括若干内核单元，

所述内核单元包括比较单元、读写单元和数据存储单元，其中，

所述比较单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管和第三晶体管串联，第二晶体管和第四晶体管串联，第一晶体管和第二晶体管的栅极分别接一对互补的搜寻信号，第一电极连接匹配线，第一晶体管的第二电极连接第三晶体管的第一电极，第二晶体管的第二电极连接第四晶体管的第一电极，第三晶体管和第四晶体管的第二电极连接公共接地端；

所述读写单元包括第五晶体管和第六晶体管，所述第五晶体管和第六晶体管的栅极接字线，第一电极分别接第一位线和第二位线，所述第五晶体管的第二电极接所述第三晶体管的栅极，所述第六晶体管的第二电极接所述第四晶体管的栅极；

所述数据存储单元包括第七晶体管和第八晶体管，所述第七晶体管和第八晶体管控制栅极接第一布线，漏极分别接第二布线和第三布线，第七晶体管的源极接第五晶体管的第二电极，第八晶体管的源极接第六晶体管的第二电极，其中，所述第七晶体管和第八晶体管除控制栅极、源极掺杂区、漏极掺杂区外，还包括半浮栅，通过在半浮栅上注入电荷可以改变第七晶体管和第八晶体管的阈值电压，调控沟道的导电性，所述第七晶体管和第八晶体管通过改变自身阈值电压存入数据位。

2.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于，所述NOR型内容可寻址存储器还包括：预充电单元，耦合到所述匹配线，用以将所述匹配线预充电至预定电压。

3.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于：所述第七晶体管和第八晶体管存储两种数据位，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压。

4.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于：所述第七晶体管和第八晶体管存储三种数据位，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压或者两者具有相同的阈值电压。

5.根据权利要求4所述的NOR型内容可寻址存储器，其特征在于：所述数据位为“0”、“1”和“X”，当数据位为“0”或“1”时，所述第七晶体管和第八晶体管中的其中一者具有比另一者更低的阈值电压；当数据位为“X”时，所述第七晶体管和第八晶体管具有相同的阈值电压，所述相同的阈值电压为所述第七晶体管和第八晶体管写入数据位“0”后的阈值电压。

6.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于：所述半浮栅的掺杂类型与源极掺杂区、漏极掺杂区相反；所述半浮栅与漏极掺杂区接触并形成一嵌入式二极管；所述控制栅极延伸至漏极掺杂区上方并覆盖其表面，所述半浮栅、漏极掺杂区及延伸至漏极掺杂区上方的控制栅极形成一嵌入式隧穿场效应晶体管。

7.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于：所述若干内核单元构成一矩阵，所述矩阵中每一行内核单元对应一条匹配线，每一行内核单元中的第一晶体管和第二晶体管的第一电极连接匹配线，每一列内核单元中的第一晶体管和第二晶体管的栅极共享同一对互补搜索信号。

8.根据权利要求1所述的NOR型内容可寻址存储器，其特征在于：所述NOR型内容可寻址存储器还包括刷新单元，所述刷新单元耦合至所述读写单元和数据存储单元，且通过控制所述读写单元读出数据，通过控制所述数据存储单元擦除数据和重新写入数据。

9.根据权利要求8所述的NOR型内容可寻址存储器，其特征在于，所述刷新单元包括：

存储元件，用于存储从所述数据存储单元读出的数据；

写操作元件，用于将所述读出的数据重新写入所述数据存储单元。