CN101359507A - 基于低压工艺的非挥发性存储器单元及阵列和操作方法 - Google Patents

Abstract

本发明公开了属于集成电路技术领域的一种基于低压工艺的非挥发性存储器单元及阵列结构。其非挥发性存储器单元含有一个存储模块，两个反向隔离电路，一个高压均衡电路和两个金属－氧化物－半导体读取控制传输管。存储模块的两个内部高压输入端分别连接至两个反向隔离电路的两个输出端；存储模块的两个内部高压输入端通过高压均衡电路连接起来，高压均衡电路通过均衡控制端控制其打开与关断；存储模块的两个内部数据输出端连接至两个读取控制传输管的漏极，读取控制传输管的栅极为读取控制端。本发明能够实现写“1”，写“0”和读取操作，同时具有芯片面积小、芯片应用灵活等优点。

Description

基于低压工艺的非挥发性存储器单元及阵列和操作方法

技术领域

本发明属于集成电路设计技术领域，特别涉及基于低压工艺的非挥发性存储器单元及阵列和操作方法

背景技术

图1A所示为已有的基于低压工艺的非挥发性存储单元结构图。它由耦合电容C_C，隧穿电容C_T，PMOS读取管MP_READ组成。其中C_C与C_T串联且C_C电容的容值远大于C_T电容的容值，其中间节点为浮栅节点FG，MP_READ的栅极也连接至浮栅节点FG。图1B所示为其相应的器件剖面图。其中，PMOS管MP_CC的源极、漏极、衬底相连，形成耦合电容C_C；PMOS管MP_CT的源极、漏极、衬底相连，形成隧穿电容C_T。当在V_P端加高压并在V_N端加低压时，V_P端的高压通过C_C耦合至浮栅节点FG，使得C_T上存在一个正向高压，电子从C_T电容的V_N端通过富勒-诺德海默隧穿机制(Fowler-Nordheim Tunneling)注入至浮栅节点FG，并在MP_RAED、C_C、C_T的栅极上保存起来；当在V_P端加低压并在V_N端加高压时，V_P端的低压通过C_C耦合至浮栅节点FG，使得C_T上存在一个负向高压，存储在MP_RAED、C_C、C_T栅极上的电子通过富勒-诺德海默隧穿机制隧穿至C_T电容的V_N端并流向GND。MP_RAED栅极上存储电荷数量的变化会改变MP_READ的阈值电压，使得在相同偏置条件下MP_READ的漏极电流发生变化。通过检测MP_READ漏极电流的值就能得到相应的存储信息“0”或“1”。

图2所示为已有的基于低压工艺的非挥发性存储器单元的电路结构图。它由两个图1A中所示的存储单元和两个反相器构成。其中C_C、C_T、MP_READ和C_C_n、C_T_n、MP_READ_n分别构成两个存储单元，其浮栅节点分别为FG、FG_n。C_C的负极与C_T_n的负极连接在一起，形成V_PPIN端；C_T的负极与C_C_n的负极连接在一起，形成V_PPIN_n端。反相器NOT与NOT_n首尾相连，形成双稳态结构。MP_READ、MP_READ_n的漏极分别连接至双稳态结构的输出端Data、Data_n，MP_READ和MP_READ_n的源极均连接至电源电压V_DD。整个电路结构完全对称。

图2所示存储器单元电路可以实现写“1”、写“0”编程操作及读取操作。在写“1”编程操作过程中，在V_PPIN端加高压、在V_PPIN_n端加低压，则电子将从V_PPIN_n端通过C_T隧穿至浮栅节点FG并储存起来，而浮栅节点FG_n上储存的电子则会通过C_T_n隧穿至V_PPIN端并流向GND。MP_READ、MP_READ_n栅极上存储电子数量的差异会造成MP_READ与MP_READ_n阈值电压的差异，使得在相同偏置条件下MP_READ的上拉能力比MP_READ_n的上拉能力要强。若在V_PPIN端加低压，在V_PPIN_n端加高压，由于结构的对称性，其过程完全对称，可以实现写“0”编程操作。在读取操作过程中，V_PPIN与V_PPIN_n端均加接地电压V_GND，在相同的偏置条件下，若MP_READ具有更强的上拉能力，则双稳态电路的输出端Data输出“1”，Data_n输出“0”；若MP_READ_n具有更强的上拉能力，则双稳态电路的输出端Data输出“0”，Data_n输出“1”。由此读出了存储的信息，完成了读取操作。

在低压工艺中，由于普通的低压器件无法耐编程高压，因此使用低压器件无法实现独立的高压开关来简单地控制高压的通或断，只能通过互耦结构的高压选择电路来进行互耦的高压选择。图3所示为已有的互耦结构高压选择电路的电路结构图。它由PMOS互耦管MP1、MP1_n，PMOS隔离管MP2、MP2_n，和两个高压隔离模块组成。其中MP1、MP1_n的源极连接至编程高压输入端口V_{PP_CP}，MP1的栅极连接至MP1_n的漏极形成节点C_n，MP1_n的栅极连接至MP1的漏极形成节点C，组成互耦的双稳态结构。MP2、MP2_n的源极分别连接至节点C、C_n，其栅极均连接至1/2V_{PP_CP}端口(其电位为V_{PP_CP}端口电位的一半)，其漏极则分别通过两个采用低压工艺实现的高压隔离电路与低压控制信号Control、Control_n相连。MP2、MP2_n的漏极即为高压选择电路的两个互耦高压输出端V_PP和V_PP_n。整个电路有左右两条支路，其电路结构完全对称。

当在V_{PP_CP}加编程高压V_WRITE时，V_{PP_CP}同时向左右两条支路充电。设Control加电源电压V_DD、Control_n加接地电压V_GND。右边支路由于Control_n的电压为V_GND而存在V_{PP_CP}向GND的漏电通路，而左边支路由于Control的电压为V_DD而不存在V_{PP_CP}对GND的漏电通路，所以节点C的上升速度比节点C_n的上升速度快，使得MP1_n首先被关断，从而V_{PP_CP}对右边支路的充电路径被切断。右边支路由于没有V_{PP_CP}对其进行电流补充，V_PP_n的电位迅速被拉至V_GND。同时，V_{PP_CP}继续对左边支路充电，使得V_PP的电位达到编程高压V_WRITE。由此，完成了互耦的高压选择：V_PP输出编程高压V_WRITE，V_PP_n输出接地电压V_GND。对于右边支路，由于MP1_n与MP2_n两个管子共同分担了V_{PP_CP}到V_PP_n上的编程高压V_WRITE，MP1_n和MP2_n均工作在安全电压范围内；对于左边支路，由于高压隔离模块的隔离作用，使得V_PP上的高压不会对产生Control信号的低压控制电路产生影响，从而保证了低压电路的安全性。当Control加接地电压V_GND、Control_n加电源电压V_DD时，由于其电路结构的对称性，其高压选择过程完全对称，从而V_PP输出接地电压V_GND、V_PP_n输出编程高压V_WRITE。当在V_{PP_CP}加接地电压V_GND时，Control、Control_n也同时加接地电压V_GND，从而V_PP和V_PP_n的输出也均为V_GND。互耦结构的高压选择电路通过控制Control、Control_n端口的信号来实现互耦的高压选择，并采用高压隔离措施保证了高压电路中的高压不会串扰至低压控制电路，使得所有的低压器件都工作在安全的电压范围内。所述互耦结构高压选择电路可以根据后级电路的需要配置成单端输出或双端互耦输出。

图4所示是已有的基于低压工艺的非挥发性存储器一维存储阵列及其相应的高压选择电路的结构示意图。其中，存储器单元为图2中所示结构，高压选择电路为图3中所示结构。高压选择电路共有两层：第一层高压选择电路的输入为编程高压输入端口V_{PP_CP}，输出配置为单端输出V_PPOUT，该层的控制信号ctr1、ctr1_n由地址信号组合逻辑产生，对编程高压进行选择；第二层高压选择电路的输入为与其相对应的第一层高压选择电路的输出V_PPOUT，输出配置为双端互耦输出V_PP和V_PP_n，该层控制信号ctr2、ctr2_n由地址信号、编程数据组合逻辑产生，对编程数据进行选择。每一个存储器单元都有两个高压选择电路与其对应。存储器单元的V_PPIN和V_PPIN_n端口分别连接至相应的第二层高压选择电路的双端互耦高压输出端V_PP和V_PP_n。所有存储器单元的Data和Data_n端口都连接至读取数据处理电路进行最后的数据处理和选择。

上述一维存储阵列及其相应的高压选择电路可以完成对一个或多个选中存储器单元的写“1”、写“0”编程操作和读取操作。在写“1”或写“0”编程操作过程中，在V_{PP_CP}端口上加编程高压V_WRITE，恰当地设置第一层高压选择电路的控制信号ctr1、ctr1_n，使得选中存储器单元相应的V_PPOUT输出编程高压V_WRITE，而未选中存储器单元相应的V_PPOUT输出接地电压V_GND。同时恰当地设置第二层高压选择电路的控制信号ctr2、ctr2_n，使得：对于选中存储器单元，若写“1”，则相应的V_PP输出编程高压V_WRITE、V_PP_n输出接地电压V_GND；若写“0”，则相应的V_PP输出接地电压V_GND、V_PP_n输出编程高压V_WRITE。对于未选中存储器单元，由于其高压输入为V_GND，所以其相应的V_PP、V_PP_n均输出V_GND。通过高压选择电路的编程高压选择，选中存储器单元将按照编程数据进行编程操作，而未选中单元由于其高压输入均为V_GND不存在电压差而不进行编程操作，从而实现了阵列的写“1”和写“0”编程操作。在读取操作过程中，在V_{PP_CP}上加接地电压V_GND，第一层和第二层高压选择电路的控制信号均设置为接地电压V_GND，因此所有的V_PP、V_PP_n均输出V_GND，使得各个存储器单元均有合适的偏置来读出存储的信息，并传输至读取数据处理电路进行最后的数据处理和选择，从而实现了阵列的读取操作。

图2所示的存储器单元结构和基于此种单元结构形成的图4所示的存储器阵列结构虽然能够实现高压的选择和单元的编程读取操作，同时使所有的管子都工作在安全电压范围内，但是每个存储器单元都需要两个高压选择电路与其对应，无法实现二维的阵列结构。这样的电路结构需要大量的高压选择电路，使得芯片面积的利用率不高，芯片面积较大；同时一维的阵列结构无法调整阵列排布，不利于芯片应用的灵活性。

发明内容

本发明的目的在于提出一种基于低压工艺的非挥发性存储器单元及阵列和操作方法；本发明实现了二维阵列结构，减小了基于低压工艺的非挥发性存储器的芯片面积并提高了其应用的灵活性。

所述基于低压工艺的非挥发性存储器单元，其特征在于：所述基于低压工艺的非挥发性存储器单元含有：

一个存储模块：具有所述基于低压工艺的非挥发性存储器单元的两个互补的内部高压输入端：内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n；和具有所述基于低压工艺的非挥发性存储器单元的两个互补的内部数据输出端：内部数据输出端一Data和内部数据输出端二Data_n；

两个反向隔离电路：其两个输入端分别为所述基于低压工艺的非挥发性存储器单元的两个互补的外部高压输入端：外部高压输入端一V_PP和外部高压输入端二V_PP_n；其两个输出端分别连接至所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n。

一个高压均衡电路：其一个输入端连接至所述内部高压输入端一V_PPIN，另一个输入端连接至所述内部高压输入端二V_PPIN_n；基于低压工艺的非挥发性存储器的均衡控制端Balance用于控制高压均衡电路的打开与关断。

两个金属-氧化物-半导体读取控制传输管：其漏极分别为所述基于低压工艺的非挥发性存储器单元的两个互补的外部数据输出端：外部数据输出端一Bitline和外部数据输出端二Bitline_n；其源极分别连接至所述内部数据输出端一Data和内部数据输出端二Data_n；其栅极为所述基于低压工艺的非挥发性存储器单元的读取控制端Read_Enable。

所述存储模块含有：

两个反相器：反相器一和反相器二。所述反相器一的输出端连接至所述反相器二的输入端，形成所述内部数据输出端一Data；所述反相器一的输入端连接至所述反相器二的输出端，形成所述内部数据输出端二Data_n。

两个存储单元：存储单元一和存储单元二。所述存储单元由一个耦合电容Cc、一个隧穿电容C_T、一个金属-氧化物-半导体读取管组成。所述耦合电容和隧穿电容串联，一端形成存储单元的偏置输入端一，另一端形成存储单元的偏置输入端二；所述读取管的栅极连接至耦合电容和隧穿电容串联的中间节点，源极连接至电源电压，漏极为所述存储单元的读取输入端。耦合电容、隧穿电容可以采用平板电容或电容连接的金属-氧化物-半导体晶体管来构建。所述存储单元一的偏置输入端一与所述存储单元二的偏置输入端二连接，形成所述内部高压输入端-V_PPIN；所述存储单元一的偏置输入端二与所述存储单元二的偏置输入端一连接，形成所述内部高压输入端二V_PPIN_n。所述存储单元一和存储单元二的读取输入端分别连接至所述内部数据输出端一Data和内部数据输出端二Data_n。

所述反向隔离电路从输入端至输出端是正向导通的，能够将输入端的高电压全部或者部分传输至输出端；所述反向隔离电路从输出端至输入端是反向关断的，能够隔离输出端与输入端的电压，使输出端的高电压不受输入端的低电压的影响。所述反向隔离电路可以采用单向导通的二极管或二极管连接的金属-氧化物-半导体晶体管来构建。

所述高压均衡电路在所述均衡控制端Balance打开时，能够均衡所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n的全部或者部分电压，使所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n之间的电压差减小；所述高压均衡电路在所述均衡控制端Balance关断时不起作用，对所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n的电压没有影响。

所述基于低压工艺的非挥发性存储器单元构成的存储器阵列结构，其特征在于：所述存储器阵列结构是二维的阵列结构，包含：

在第一方向上的多个重复并行排列的结构，由多个基于低压工艺的非挥发性存储器单元、一条高压输入线一、一条高压输入线二、一条数据位线一、一条数据位线二组成。所述高压输入线一为所述基于低压工艺的非挥发性存储器单元的外部高压输入端一V_PP，所述高压输入线二为所述基于低压工艺的非挥发性存储器单元的外部高压输入端二V_PP_n；所述数据位线一为所述基于低压工艺的非挥发性存储器单元的外部数据输出端一Bitline，所述数据位线二为所述基于低压工艺的非挥发性存储器单元的外部数据输出端二Bitline_n。

在第二方向上的多条重复并行排列的编程行译码线Write_RowDec，和所述高压输入线一V_PP、高压输入线二V_PP、数据位线一Bitline、数据位线二Bitline_n交叉排列，并和所述基于低压工艺的非挥发性存储器单元的均衡控制端Balance相连接。

在第二方向上的多条重复并行排列的读取行译码线Read_RowDec，和所述高压输入线一V_PP、高压输入线二V_PP、数据位线一Biliine、数据位线二Bitline_n交叉排列，并和所述基于低压工艺的非挥发性存储器单元的读取控制端Read_Enable相连接。

所述基于低压工艺的非挥发性存储器单元的操作方法，其特征在于：所述基于低压工艺的非挥发性存储器单元的操作方法采用写“1”、写“0”及读取三种方法进行操作。

所述写“1”操作方法为：在所述读取控制端Read_Enable施加接地电压V_GND；在所述外部高压输入端一V_PP施加编程高压V_WRITE，外部高压输入端二V_PP_n施加接地电压V_GND；对于选中单元，关断所述均衡控制端Balance；对于未选中单元，打开所述均衡控制端Balance。

所述写“0”操作方法为：在所述读取控制端Read_Enable施加接地电压V_GND；在所述外部高压输入端一V_PP施加接地电压V_GND，外部高压输入端二V_PP_n施加编程高压V_WRITE；对于选中单元，关断所述均衡控制端Balance；对于未选中单元，打开所述均衡控制端Balance。

所述读取操作方法为：打开所述均衡控制端Balance；在所述外部高压输入端一V_PP与外部高压输入端二V_PP_n施加接地电压V_GND；对于选中单元，在所述读取控制端Read_Enable施加电源电压V_DD；对于未选中单元，在所述读取控制端Read_Enable施加接地电压V_GND。

所述存储器阵列的操作方法，其特征在于：所述存储器阵列的操作方法采用写“1”、写“0”及读取三种方法进行操作。

所述存储器阵列结构可以选中一个或多个存储器单元进行写“1”操作，所述写“1”操作方法为：在所有所述读取行译码线Read_RowDec施加接地电压V_GND选中一条或多条所述高压输入线一V_PP施加编程高压V_WRITE，同时选中一条或多条所述高压输入线二V_PP_n施加接地电压V_GND；在其余未选中的所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的编程行译码线Write_RowDec施加低压，关断所述选中存储器单元的高压均衡电路；在连接到非选中存储器单元的其他编程行译码线Write_RowDec施加恰当的电压，打开所述非选中存储器单元的高压均衡电路，禁止对所述非选中存储器单元的写“1”操作。

所述存储器阵列结构可以选中一个或多个存储器单元进行写“0”操作，所述写“0”操作方法为：在所有所述读取行译码线施Read_RowDec加接地电压V_GND；选中一条或多条所述高压输入线一V_PP施加接地电压V_GND，同时选中一条或多条所述高压输入线二V_PP_n施加编程高压V_WRITE；在其余未选中的所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的编程行译码线Write_RowDec施加低压，关断所述选中存储器单元的高压均衡电路；在连接到非选中存储器单元的其他编程行译码线Write_RowDec施加恰当的电压，打开所述非选中存储器单元的高压均衡电路，禁止对所述非选中存储器单元的写“0”操作。

所述存储器阵列结构可以选中一个或多个存储器单元进行读取操作，所述读取操作方法为：在所有所述编程行译码线Write_RowDec施加恰当的电压，打开所有所述存储器单元的高压均衡电路；在所有所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的读取行译码线Read_RowDec施加电源电压V_DD；在连接到非选中存储器单元的其他读取行译码线Read_RowDec施加接地电压V_GND。

实验证明，本发明实现了一种新型的基于低压工艺的非挥发性存储器单元，以及基于上述存储器单元形成的二维的基于低压工艺的非挥发性存储器阵列结构，能够大大减小芯片面积，并使得芯片的应用变得更加的灵活，达到了预期的目的。

附图说明

图1A，已有的基于低压工艺的非挥发性存储单元的结构图。

图1B，已有的基于低压工艺的非挥发性存储单元的器件剖面图。

图2，已有的基于低压工艺的非挥发性存储器单元的电路结构图。

图3，已有的互耦结构高压选择电路的电路结构图。

图4，已有的基于低压工艺的非挥发性存储器一维存储器阵列及其相应的高压选择电路的结构示意图。

图5，本发明提出的基于低压工艺的非挥发性存储器单元的结构框图。

图6A，本发明提出的基于低压工艺的非挥发性存储器单元实施例的电路结构图。

图6B，本发明提出的基于低压工艺的非挥发性存储器单元实施例中存储模块的电路结构图。

图7A，本发明提出的基于低压工艺的非挥发性存储器单元实施例选中条件下写″1″操作的示意图。

图7B，本发明提出的基于低压工艺的非挥发性存储器单元实施例非选中条件下写″1″操作的示意图。

图8A，本发明提出的基于低压工艺的非挥发性存储器单元实施例选中条件下读取操作的示意图。

图8B，本发明提出的基于低压工艺的非挥发性存储器单元实施例非选中条件下读取操作的示意图。

图9，本发明提出的二维存储器阵列结构及其相应的高压选择电路的结构示意图。

图10，本发明提出的二维存储器阵列结构其相应的高压选择电路写″1″操作的示意图。

图11，本发明提出的二维存储器阵列结构其相应的高压选择电路写″0″操作的示意图。

图12，本发明提出的二维存储器阵列结构其相应的高压选择电路读取操作的示意图。

具体实施方式

下面结合附图说明本发明的具体实施方式。

图5所示为本发明提出的基于低压工艺的非挥发性存储器单元的结构框图。本发明中的存储模块由两个图1所示的存储单元和两个反相器构成。其中C_C、C_T、MP_READ和C_C_n、C_T_n、MP_{READ_n}分别构成两个存储单元，其浮栅节点分别为FG、FG_n。C_C的负极与C_{T_n}的负极连接在一起，形成内部高压输入端V_PPIN；C_T的负极与C_{C_n}的负极连接在一起，形成内部高压输入端V_{PPIN_n}。反相器NOT与NOT_n首尾相连，形成双稳态结构，其输出分别为内部数据输出端Data、Data_n。MP_READ、MP_{READ_n}的漏极分别连接至内部数据输出端Data、Data_n，MP_READ和MP_{READ_n}的源极均连接电源电压V_DD。本发明在两个外部高压输入端V_PP、V_{PP_n}与两个内部高压输入端V_PPIN、V_{PPIN_n}之间分别增加了两个反向隔离电路。该反向隔离电路从V_PP、V_{PP_n}端到V_PPIN、V_{PPIN_n}端是正向导通的，从V_PPIN、V_{PPIN_n}端到V_PP、V_{PP_n}端是反向关断的。本发明在两个内部高压输入端V_PPIN与V_{PPIN_n}之间增加了可控的高压均衡电路，该电路可以通过均衡控制端Balance来控制其关断与打开，可以均衡V_PPIN与V_{PPIN_n}之间全部或者部分的电压。同时，本发明将存储模块的内部数据输出端Data、Data_n与外部数据输出端Bitline、Bitline_n分别通过两个读取控制传输管MRC、MRC_n相连，MRC、MRC_n的栅极为读取控制端Read_Enable，可以通过读取控制端Read_Enable来控制数据的读取。整个存储器单元的电路结构完全对称。

图6A所示为本发明提出的基于低压工艺的非挥发性存储器单元一个实施例的电路结构图。存储模块的电路结构图如图6B所示，它由两个图1所示的存储单元和两个反相器构成。其中C_C、C_T、MP_READ和C_{C_n}、C_{T_n}、MP_{READ_n}分别构成两个存储单元，其浮栅节点分别为FG、FG_n。C_C的负极与C_{T_n}的负极连接在一起，形成内部高压输入端V_PPIN；C_T的负极与C_{C_n}的负极连接在一起，形成内部高压输入端V_{PPIN_n}。反相器NOT与NOT_n首尾相连，形成双稳态结构，其输出分别为内部数据输出端Data、Data_n。MP_READ、MP_{READ_n}的漏极分别连接至内部数据输出端Data、Data_n，MP_READ和MP_{READ_n}的源极均连接电源电压V_DD。反向隔离电路由二极管Diode与Diode_n构成。高压均衡电路由两个native NMOS隔离管MNN、MNN_n和一个NMOS均衡管MB构成。其中native NMOS隔离管MNN、MNN_n直接制造在轻掺杂的P-sub上，因此其阈值电压接近于0V，且其源漏PN结的耐压能力要高于普通的NMOS管。MNN与MNN_n的漏极分别连接到V_PPIN、V_{PPIN_n}，其栅极均连接至V_WRITE电位。MNN的源极A与MNN_n的源极A_n通过均衡管MB连接起来，MB的栅极即为均衡控制端Balance。整个实施例的电路结构完全对称。

本发明所述的实施例可以实现写″1″、写″0″和读取操作。图7为本发明所述的实施例在写″1″操作过程中所加电压的示意图，其中图7A为选中存储器单元，图7B为未选中存储器单元。在写″1″操作过程中，在Read_Enable端施加接地电压V_GND，关断读取控制传输管MRC、MRC_n。同时，在V_PP端加编程高压V_WRITE、在V_{PP_n}端加接地电压V_GND。则V_PP端的编程高压V_WRITE通过二极管Diode正向传输至V_PPIN，使得V_PPIN的电压上升为V_WRITE。同时，由于MNN栅极电压为V_WRITE且其阈值电压为0V，节点A的电位被充至1/2V_WRITE。若该存储器单元处于选中状态，则设置Balance电压为接地电压V_GND，MB关断，V_{PPIN_n}的电位为V_GND，从而V_PPIN与V_{PPIN_n}之间的电压差为V_WRITE。V_PPIN与V_{PPIN_n}之间的电压差V_WRITE通过C_C耦合至C_T两端，使得C_T两端存在正向高压，电子从V_{PPIN_n}端通过富勒-诺德海默隧穿机制隧穿至FG节点并保存起来；同时，V_PPIN与V_{PPIN_n}之间的电压差V_WRITE通过C_{C_n}耦合至C_{T_n}两端，使得C_{T_n}两端存在负向高压，保存在FG_n上的电子通过富勒-诺德海默隧穿机制隧穿至V_PPIN节点并流向GND。FG与FG_n节点上电荷数量的不同导致了MP_READ与MP_{READ_n}阈值电压的不同，使得MP_READ的上拉能力比MP_{READ_n}的上拉能力要强，从而完成写″1″操作。若该存储器单元处于非选中状态，则设置Balance电压为1/2V_WRITE，MB管打开，将节点A上的电压1/2V_WRITE在损失一个阈值电压后，通过MB、MNN_n传输到V_{PPIN_n}节点上，使得V_{PPIN_n}的电位从V_GND上升至1/2V_WRITE-V_tH-MB电位产生影响。隧穿电流的减小抑制了写″1″操作过程，从而禁止了非选中存储器单元的写″1″操作过程。由此，完成了写″1″操作。上述选中存储器单元和未选中存储器单元，在写″0″操作过程中，在Read_Enalbe端口加接地电压V_GND，同时在V_PP端加接地电压V_GND、在V_{PP_n}端加编程高压V_WRITE，由于本实施例电路结构的对称性，写″0″操作过程与写″1″操作过程完全对称。在整个写″1″和写″0″操作过程中，由于MNN、MNN_n的隔离和降压作用，MB管的最高工作电位为1/2VWRITE，Diode和Diode_n的最高耐压为，均工作在安全的电压范围内；同时由于MNN、MNN_n源漏PN结的耐压能力比普通MOS管要高，MNN和MNN_n也工作在安全的电压范围内。因此，整个基于低压工艺的实施例电路均工作在安全电压范围内。图8为本发明所述的实施例在读取操作过程中所加电压的示意图，其中图8A为选中存储器单元，图8B为未选中存储器单元。在读取操作过程中，在Balance端口施加1/2VWRITE电压，同时在V_PP、V_{PP_n}端加接地电压V_GND。因此V_PPIN、V_{PPIN_n}的电位也为V_GND，使得存储模块得到了恰当的读取电压偏置。由于MP_READ与MP_{READ_n}上拉能力的不同，存储模块会在Data、Data_n端输出存储的信息。若该存储器单元处于选中状态，则设置Read_Enable为电源电压V_DD，MRC、MRC_n打开，将Data、Data_n上的数据传输至Bitline、Bitline_n；若该存储器单元处于非选中状态，则设置Read_Enable为接地电压V_GND，MRC、MRC_n关断，Data、Data_n上的数据不会影响Bitline、Bitline_n上的电位。由此，完成了读取操作。

这种由存储模块、反向隔离电路、高压均衡电路和读取控制传输管共同组成的基于低压工艺的非挥发性存储器单元结构使得多个存储器单元可以共享一对互耦高压输入线V_PP、V_{PP_n}来进行写″1″和写″0″操作，同时也可以共享一对互耦数据位线Bitline、Bitline_n来进行读取操作，从而能够实现二维的基于低压工艺的非挥发性存储器阵列结构。

图9所示为本发明提出的二维存储器阵列结构及其相应的高压选择电路的结构示意图。其中存储器单元为图5所示结构，高压选择电路为图3所示结构。本发明提出的存储器阵列结构是二维的，其行数为2^m，列数为2ⁿ，共有2^m×2ⁿ个存储器单元，总共能够存储2^m×2ⁿ个比特的信息。同一行的存储器单元共享读取行译码线Read_RowDec[i]和编程行译码线Write_RowDec[j]。其中，读取行译码信号Read_RowDec[i]由行地址和系统读取控制信号组合逻辑产生，连接至阵列中第i行存储器单元的读取控制端Read_Enable端；编程行译码信号Write_RowDec[i]由行地址和系统编程控制信号组合逻辑产生，连接至阵列中第i行存储器单元的均衡控制端Balance端。阵列中同一列的存储器单元共享一对互耦高压输入线V_PP[j]、V_PP_n[j]；同时共享一对互耦数据位线Bitline[j]、Bitline_n[j]。所有的数据位线Bitline[j]、Bitline_n[j]均连接至读取数据处理电路进行最后的读取数据的处理和选择。高压控制电路分为两层，存储器阵列中的每一列都有两个高压选择电路与其对应。第一层高压选择电路的输入为编程高压输入端口V_{PP_CP}，输出配置为单端输出V_PPOUT[j]。该层的控制信号ctr1[j]、ctr1_n[j]由列地址信号组合逻辑产生，对编程高压进行选择。第二层高压选择电路的输入为与其相对应的第一层高压选择电路的输出V_PPOUT[j]，输出配置为双端互耦输出V_PP[j]和V_PP_n[j]，并分别连接至相应存储器列的一对互耦高压输入线。该层控制信号ctr2[j]、ctr2_n[j]由列地址信号、编程数据组合逻辑产生，对编程数据进行选择。

本发明所述二维存储器阵列结构可以实现对一个或多个存储器单元的写“1”、写“O”和读取操作。图10为本发明所述的存储器阵列结构在写“1”操作过程中所加电压的示意图，其中第1行第1列的存储器单元为选中进行写“1”操作的存储器单元。在写“1”操作过程中，假设第a行、第b列为需进行写“1”操作的选中存储器单元，则在V_{PP_CP}端加编程高压V_WRTIE，并设置第b列所对应的第一层高压选择电路的控制信号ctr1[b]、ctr1_n[b]分别为电源电压V_DD、接地电压V_GND，使得V_PPOUT[b]电压为V_WRITE；同时设置其余未选中列所对应的第一层高压选择电路的控制信号ctr1[j]、ctr1_n[j](j≠b)分别为接地电压V_GND、电源电压V_DD，使得V_PPOUT[j](j≠b)电压为V_GND。通过第一层高压选择电路，可以将编程高压V_WRITE传输至选中的第b列的V_PPOUT[b]，其余未选中列的V_PPOUT[j](j≠b)的电压则均为V_GND，从而完成了编程高压的选择。同时，设置第b列所对应的第二层高压选择电路的控制信号ctr2[b]、ctr2_n[b]分别为电源电压V_DD、接地电压V_GND，由于V_PPOUT[b]的电压为V_WRITE，则第b列的互耦高压输出线V_PP[b]、V_PP_n[b]的电压分别为V_WRITE、V_GND。同时，设置其余未选中列所对应的第二层高压选择电路的控制信号ctr1[j]、ctr1_n[j](j≠b)为V_GND，由于V_PPOUT[j](j≠b)的电压为V_GND，则未选中列的互耦高压输出线V_PP[j]、V_PP_n[j](j≠b)的电压均为V_GND。通过第二层高压选择电路，可以将编程数据传输至选中的第b列的互耦高压输出线V_PP[b]、V_PP_n[b]，而其余未选中列的互耦高压输出线V_PP[j]、V_PP_n[j](j≠b)的电位则均为V_GND，从而完成了编程数据的选择。同时，设置选中的第a行的编程行译码信号Write_RowDec[a]为假(电压值为V_GND)，设置其余未选中行的编程行译码信号Write_RowDec[i](i≠a)为真(电压值为V_B)。所有读取行译码信号Read_RowDec[i，a]均设置为假。对于未选中列中的存储器单元，由于两条互耦高压输出线的电位均为V_GND没有电位差，因此写“1”操作被禁止。对于选中列中的存储器单元，选中的第a行中的存储器单元的Balance信号值为假，高压均衡电路关断，进行写“1”操作；选中列中其余未选中行中的存储器单元的Balance信号值为真，高压均衡电路打开，产生均衡作用，写“1”操作过程被禁止。由此，本发明的二维存储器阵列结构完成了对第a行第b列选中存储器单元的写“1”操作，同时其余未选中存储器单元的写“1”操作被禁止。图11为本发明所述的存储器阵列结构在写“0”操作过程中所加电压的示意图，其中第1行第1列为选中进行写“0”操作的存储器单元。在写“0”操作过程中，假设第a行、第b列为需进行写“0”操作的选中存储器单元，则设置第b列所对应的第二层高压选择电路的控制信号ctr2[b]、ctr2_n[b]分别为接地电压V_GND、电源电压V_DD，其余信号均与写“1”操作过程相同。由于整个二维存储器阵列结构的对称性，写“0”操作过程与写“1”操作过程完全对称。图12为本发明所述的存储器阵列结构在读取操作过程中所加电压的示意图，其中第1行为选中进行读取操作的存储器单元。在读取操作过程中，所有编程行译码信号Write_RowDec[i，a]均设置为真(电压值为V_B)，同时在V_{PP_CP}上加接地电压V_GND，并设置所有高压选择电路的控制信号为接地电压V_GND，则所有V_PP、V_{PP_n}均输出电位V_GND，阵列中存储器单元均得到了适当的偏置，将存储的信息传输到相应的内部数据输出端Data、Data_n上。假设要读取第a行某列中的数据，则设置第a行的读取行译码信号Read_RowDec[a]为真，第a行存储器单元Data、Data_n上的信号被传输至相应的Bitline、Bitline_n；同时，设置其余未选中行的读取行译码信号Read_RowDec[i](i≠a)为假；从而使得未选中行的Data、Data_n上的信号不会影响相应的Bitline、Bitline_n上的电位。所有的数据位线Bitline、Bitline_n都进入到读取数据处理电路中进行读取数据的最后处理与选择。由此，该阵列结构完成了对第a行某列的存储器单元的读取操作。

本发明的阵列结构与已有的相同容量的基于低压工艺的非挥发性存储器一维阵列结构相比，实现了二维的阵列结构，大大减少了高压选择电路的个数，从而大大减小了芯片面积，同时二维的阵列排布方式也使得芯片的应用变得更加的灵活。

尽管上述对实施例的描述具有一定程度的特殊性，但这仅仅是本发明原理的说明，很显然，本发明不局限于本文所披露和说明的这个实施例。因此，不超出本发明构思和范围内可能做出的适当变化都将包含在本发明的进一步实施例中。

Claims (7)

1.一种基于低压工艺的非挥发性存储器单元，其特征在于：所述基于低压工艺的非挥发性存储器单元含有：

一个存储模块：具有所述基于低压工艺的非挥发性存储器单元的两个互补的内部高压输入端：内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n；和具有所述基于低压工艺的非挥发性存储器单元的两个互补的内部数据输出端：内部数据输出端一Data和内部数据输出端二Data_n；

两个反向隔离电路：其两个输入端分别为所述基于低压工艺的非挥发性存储器单元的两个互补的外部高压输入端：外部高压输入端一V_PP和外部高压输入端二V_PP_n；其两个输出端分别连接至所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n；

一个高压均衡电路：其一个输入端连接至所述内部高压输入端一V_PPIN，另一个输入端连接至所述内部高压输入端二V_PPIN_n；基于低压工艺的非挥发性存储器单元的均衡控制端Balance用于控制所述高压均衡电路的打开与关断；

两个金属-氧化物-半导体读取控制传输管：其漏极分别为所述基于低压工艺的非挥发性存储器单元的两个互补的外部数据输出端：外部数据输出端一Bitline和外部数据输出端二Bitline_n；其源极分别连接至所述内部数据输出端一Data和内部数据输出端二Data_n；其栅极为所述基于低压工艺的非挥发性存储器单元的读取控制端Read_Enable。

2.根据权利要求1所述基于低压工艺的非挥发性存储器单元，其特征在于：所述存储模块含有：

两个反相器：反相器一和反相器二，所述反相器一的输出端连接至所述反相器二的输入端，形成所述内部数据输出端一Data；所述反相器一的输入端连接至所述反相器二的输出端，形成所述内部数据输出端二Data_n；

两个存储单元：存储单元一和存储单元二，所述存储单元由一个耦合电容、一个隧穿电容、一个金属-氧化物-半导体读取管组成；所述耦合电容和隧穿电容串联，一端形成存储单元的偏置输入端一，另一端形成存储单元的偏置输入端二；所述读取管的栅极连接至耦合电容和隧穿电容串联的中间节点，源极连接至电源电压，漏极为所述存储单元的读取输入端；耦合电容、隧穿电容可以采用平板电容或电容连接的金属-氧化物-半导体晶体管来构建；所述存储单元一的偏置输入端一与所述存储单元二的偏置输入端二连接，形成所述内部高压输入端一V_PPIN；所述存储单元一的偏置输入端二与所述存储单元二的偏置输入端一连接，形成所述内部高压输入端二V_PPIN_n；所述存储单元一和存储单元二的读取输入端分别连接至所述内部数据输出端一Data和内部数据输出端二Data_n。

3.根据权利要求1所述基于低压工艺的非挥发性存储器单元，其特征在于：所述反向隔离电路从输入端至输出端是正向导通的，能够将输入端的高电压全部或者部分传输至输出端；所述反向隔离电路从输出端至输入端是反向关断的，能够隔离输出端与输入端的电压，使输出端的高电压不受输入端的低电压的影响，所述反向隔离电路可以采用单向导通的二极管或二极管连接的金属-氧化物-半导体晶体管来构建。

4.根据权利要求1所述基于低压工艺的非挥发性存储器单元，其特征在于：所述高压均衡电路在所述均衡控制端Balance打开时，能够均衡所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n的全部或者部分电压，使所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n之间的电压差减小；所述高压均衡电路在所述均衡控制端Balance关断时不起作用，对所述内部高压输入端一V_PPIN和内部高压输入端二V_PPIN_n的电压没有影响。

5.一种基于低压工艺的非挥发性存储器单元构成的存储器阵列结构，其特征在于：所述存储器阵列结构是二维的阵列结构，包含：

在第一方向上的多个重复并行排列的结构，由多个基于低压工艺的非挥发性存储器单元、一条高压输入线一、一条高压输入线二、一条数据位线一、一条数据位线二组成；所述高压输入线一为所述基于低压工艺的非挥发性存储器单元的外部高压输入端一V_PP，所述高压输入线二为所述基于低压工艺的非挥发性存储器单元的外部高压输入端二V_PP_n；所述数据位线一为所述基于低压工艺的非挥发性存储器单元的外部数据输出端一Bitline，所述数据位线二为所述基于低压工艺的非挥发性存储器单元的外部数据输出端二Bitline_n；

在第二方向上的多条重复并行排列的编程行译码线Write_RowDec，和所述高压输入线一V_PP、高压输入线二V_PP_n、数据位线一Bitline、数据位线二Bitline_n交叉排列，并和所述基于低压工艺的非挥发性存储器单元的均衡控制端Balance相连接；

在第二方向上的多条重复并行排列的读取行译码线Read_RowDec，和所述高压输入线一V_PP，高压输入线二V_PP_n、数据位线一Bitline、数据位线二Bitline_n交叉排列，并和所述基于低压工艺的非挥发性存储器单元的读取控制端Read_Enalbe相连接。

6.一种基于低压工艺的非挥发性存储器的操作方法，其特征在于：所述基于低压工艺的非挥发性存储器单元的操作方法采用写“1”、写“0”及读取三种方法进行操作；

所述写“1”操作方法为：在所述读取控制端Read_Enable施加接地电压V_GND；在所述外部高压输入端一V_PP施加编程高压V_WRITE，外部高压输入端二V_PP_n施加接地电压V_GND；对于选中单元，关断所述均衡控制端Balance；对于未选中单元，打开所述均衡控制端Balance；

所述写“0”操作方法为：在所述读取控制端Read_Eanble施加接地电压V_GND；在所述外部高压输入端一V_PP施加接地电压V_GND，外部高压输入端二V_PP_n施加编程高压V_WRITE；对于选中单元，关断所述均衡控制端Balance；对于未选中单元，打开所述均衡控制端Balance；

所述读取操作方法为：打开所述均衡控制端Balance；在所述外部高压输入端一V_PP与外部高压输入端二V_PP_n施加接地电压V_GND；对于选中单元，在所述读取控制端Read_Enable施加电源电压V_DD；对于未选中单元，在所述读取控制端施加接地电压V_GND。

7.根据权利要求6所述基于低压工艺的非挥发性存储器的操作方法，其特征在于：所述基于低压工艺的非挥发性存储器阵列的操作方法采用写“1”、写“0”及读取三种方法进行操作；

所述存储器阵列结构可以选中一个或多个存储器单元进行写“1”操作，在所有所述读取行译码线Read_RowDec施加接地电压V_GND；选中一条或多条所述高压输入线一V_PP施加编程高压V_WRITE，同时选中一条或多条所述高压输入线二V_PP_n施加接地电压V_GND；在其余未选中的所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的编程行译码线Write_RowDec施加低压，关断所述选中存储器单元的高压均衡电路；在连接到非选中存储器单元的其他编程行译码线Write_RowDec施加恰当的电压，打开所述非选中存储器单元的高压均衡电路，禁止对所述非选中存储器单元的写“1”操作；

所述存储器阵列结构可以选中一个或多个存储器单元进行写“0”操作，在所有所述读取行译码线Read_RowDec施加接地电压V_GND；选中一条或多条所述高压输入线一V_PP施加接地电压V_GND，同时选中一条或多条所述高压输入线二V_PP_n施加编程高压V_WRITE；在其余未选中的所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的编程行译码线Write_RowDec施加低压，关断所述选中存储器单元的高压均衡电路；在连接到非选中存储器单元的其他编程行译码线Write_RowDec施加恰当的电压，打开所述非选中存储器单元的高压均衡电路，禁止对所述非选中存储器单元的写“0”操作；

所述存储器阵列结构可以选中一个或多个存储器单元进行读取操作，在所有所述编程行译码线Write_RowDec施加恰当的电压，打开所有所述存储器单元的高压均衡电路；在所有所述高压输入线一V_PP和高压输入线二V_PP_n施加接地电压V_GND；在连接到所述选中存储器单元的读取行译码线施Read_RowDec加电源电压V_DD；在连接到非选中存储器单元的其他读取行译码线Read_RowDec施加接地电压V_GND。

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