CN102280130B - 快闪存储器及其读出放大电路 - Google Patents

Abstract

本发明提供了一种快闪存储器及快闪存储器的读出放大电路，该读出放大电路包括：第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线，从而使得快闪存储器工作效率提高。

Description

快闪存储器及其读出放大电路

技术领域

本发明涉及快闪存储器技术领域，特别涉及快闪存储器及其读出放大电路。

背景技术

快闪存储器是目前广泛应用的非挥发性存储器，其包括阵列排列的存储单元。通常所述存储单元由晶体管和电容器构成，其中对存储单元进行信息写入和读出的过程是通过对电容器进行充放电来实现的。

实现从快闪存储器中读取数据，通常首先通过字线和位线从多个存储器单元中选择存储器单元，接着通过位线将预定的电压输入至选中的存储器单元，对存储器单元充电，然后利用读出放大电路之类的器件，读出流过存储器单元的电流的变化，由此来读取存储在存储器单元中的数据，作为存储的信息。现有的读出放大电路通常包括三种：电流镜型、锁存型和负载型。其中，由于电流镜型和锁存型结构对噪声的免疫能力比较差，因此不适合低电平电压下快闪存储器中读取操作的应用。

图1所示是一种现有的包括负载型的读出放大电路的快闪存储器，如图1所示，包括预充单元10，用于对选中的位线BL电压进行预充，例如为采用栅漏连接的低压PMOS管；译码电路11，用于选择读取的位线BL；字线WL，用于连接存储单元和读出放大电路；存储单元12，用于存储数据；钳位电路13，与位线BL相连，用于钳位位线BL的充电电压；节点15为PMOS管10的漏极和钳位电路13相电连接的公共端；输出单元14，用于比较节点15的电流/电位和参考电流/电位，并输出比较结果。

在读取存储单元之前，预充单元10打开，通过位线BL对存储单元进行充电，位线BL电压(即节点16的电位)升高，钳制单元13的增益为0，当节点16的电压升高到预定值，则钳制单元13的增益突变，使得钳制单元13关闭，钳制单元13的增益保持不变，在该过程中节点15的电压随节点16升高，从而达到高电平。

在读取存储单元时，预充单元10打开，由译码电路11选中存储单元，存储单元的电压被读到节点16上，钳制单元13的PMOS管处于不完全关断状态，经过PMOS管的电流被钳制到与位线相同的值。例如输出单元包括电流镜和比较器，则位线电流经过电流镜的输入晶体管17和镜像晶体管18获得镜像电流Im，然后经过比较镜像电流Im和参考电流的结果对升高或降低节点19的电压，并根据节点19的电压输出数据。

例如在申请号03127464.1的中国专利文献中也提供了一种读取电路及包括该电路的半导体存储装置，其中通过为上述读取电路增加预充电电路来提高充电速度。

但是上述传统的负载型结构的读出放大电路由于受预充路径存在的电流瓶颈的影响，都会导致预充速度很慢，这样使得预充时间过长，造成快闪存储器工作效率低。

发明内容

本发明解决的技术问题是提供一种快闪存储器及其读出放大电路，使得快闪存储器工作效率提高。

为了解决上述问题，本发明提供了一种快闪存储器的读出放大电路，包括：

第一预充单元，第一预充单元输入端输入高电平，第一预充单元输出端连接至第一节点，第一预充单元控制端控制第一预充单元使其导通为第一节点充电；

第一钳制单元，第一钳制单元输入端连接至第一节点，第一钳制单元输出端连接至位线；

输出单元，输出单元输入端连接至所述第一节点，输出单元输出端为所述读出放大电路的输出端；还包括：

第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；

第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线。

优选的，所述第二预充单元包括：第一PMOS管和第二PMOS管，其中第一PMOS管源极连接至高电平、第一PMOS管的栅极与漏极连接至第二节点，第二PMOS管的源极连接至高电平，漏极连接至第二节点，栅极连接至所述第二预充单元控制端。

优选的，第二钳制单元包括：第二反相器和第二NMOS管，所述第二反相器的输入端连接位线，第二反相器输出端连接第二NMOS管的栅极，第二NMOS管的源极连接位线，第二NMOS管的漏极通过电流源连接至第二节点。

优选的，所述读出放大电路还包括：开关单元，所述第二钳制单元的输出端通过所述开关单元连接至位线，且开关单元控制端控制第二钳制单元与第二节点之间的通或断。

优选的，所述读出放大电路还包括：缓冲单元，所述第二钳制单元的输出端通过缓冲单元连接至开关单元的输入端。

优选的，所述第一预充单元包括第三PMOS管、第四PMOS管，其中第三PMOS管源极连接至高电平、第三PMOS管的栅极与漏极连接至第一节点，第四PMOS管的源极连接至高电平，漏极连接至第一节点，栅极连接至所述第一预充单元控制端。

优选的，第一钳制单元包括：第一反相器和第一NMOS管，所述第一反相器的输入端连接位线，第一反相器输出端连接第一NMOS管的栅极，第一NMOS管的源极连接位线，第一NMOS管的漏极连接至第一节点。

优选的，所述输出单元包括第五PMOS管、电流源和缓冲器，其中第五PMOS管的源极连接至第三节点，栅极连接至第一节点，第三节点和地之间连接有所述电流源，所述缓冲器的输入端连接至所述第一节点，输出端连接至输出单元输出端。

相应的，本发明还提供了一种包括上述读出放大电路的快闪存储器，还包括通过位线与读出放大电路相连的译码电路，与译码电路相连的存储单元阵列。

与现有技术相比，本发明主要具有以下优点：

本发明通过增加充电通道，例如设置第一预充单元和第一钳制单元构成的第一条充电路径以及第二预充单元和第二钳制单元构成的第二条充电路径给存储单元充电，这样使得充电速度更快，从而使得快闪存储器工作效率提高。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1是一种现有的一种快闪存储器的电路图；

图2是本发明的读出放大电路一实施例的示意图；

图3为本发明的读出放大电路另一实施例的电路图；

图4为本发明的快闪存储器一实施例的电路图。

具体实施方式

由背景技术可知，现有的读出放大电路由于充电路径受到钳制单元的限制，使得充电的速度受到影响。例如如图1所述的读出放大电路，通常钳制单元中的NMOS管很小，这样会使得充电速度很慢，从而使得快闪存储器工作效率很低，NMOS管增大，可以提高节点16的电流，但是又容易造成反馈电路的负载很大，导致钳制单元中反馈速度较慢，即钳制速度较慢，而节点16的电流较大，因此使得节点16(即位线)电压升高到钳位电路应该钳制到的电压以上(即over shooting现象)，从而造成读出数据的误差。

本发明的发明人经过大量的实验，得到了一种快闪存储器的读出放大电路，通过增加充电通道，例如设置第一预充单元和第一钳制单元构成的第一条充电路径以及第二预充单元和第二钳制单元构成的第二条充电路径给存储单元充电，这样使得存储单元的充电速度更快，从而使得快闪存储器工作效率提高，并且不会产生over shooting现象。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图2为本发明的读出放大电路的示意图。如图2所示，快闪存储器的读出放大电路包括：第一预充单元110、第一钳制单元112、第二预充单元120、第二钳制单元121和输出单元130。

其中，第一预充单元110输入端输入高电平VDD，例如连接电源；输出端连接至第一节点114，所述第一节点114为第一预充单元110和第一钳制单元112之间电连接的公共端，第一预充单元110还可以具有控制端，所述控制端可以与另外的充电控制电路(未图示)相连，从而从所述控制端输入控制信号，控制第一预充单元110使其为第一节点114充电。

第一钳制单元112，其输入端连接至第一节点114，第一钳制单元112输出端连接至位线BL，第一钳制单元112可以通过位线BL电压的反馈而将位线BL电压钳制在某一值上。

第二预充单元120，输入端输入高电平VDD，输出端连接至第二节点150，所述第二节点150为第二预充单元120和第二钳制单元121电连接的公共端，第二预充单元120还可以具有控制端，第二预充单元120控制端可以与另外的充电控制电路相连，从而从控制端输入控制信号，控制第二预充单元120使其工作为第二节点150充电，第二预充单元120的控制端可以与第一预充单元110的控制端输入相同的控制信号，从而使得第一预充单元110和第二预充单元120可以同时开启和关闭。

第二钳制单元121，其输入端连接至第二节点150，第二钳制单元121输出端连接至位线BL，并且第二钳制单元121的输出端和地之间还连接有电流源，第二钳制单元121可以通过位线BL电压的反馈而将位线BL电压钳制在某一值上，而不能再进一步升高。

输出单元130，输入端连接至所述第一节点114，输出单元130输出端作为所述读出放大电路的输出端，由于输出单元130的输入端连接至所述第一节点114，而第一节点114和位线BL之间具有第一钳制单元112，因此第一节点114的电位变化就可以反应位线BL的电位变化，因此通过第一节点114的输出电压可以得到存储单元位线BL的电位变化，即读出存储单元的数据。所述输出单元可以利用传统的输出单元，例如输出单元包括电流镜和比较器，则位线电流经过电流镜的输入晶体管和镜像晶体管获得镜像电流，然后经过比较镜像电流和参考电流的结果对升高或降低镜像晶体管漏极的电压，并根据镜像晶体管漏极的电压输出数据。

下面结合图3对本发明的一优选的实现方式进行说明。在本实施例中，所述读出放大电路包括：第一预充单元110、第一钳制单元112、第二预充单元120、第二钳制单元121和输出单元130。

具体地，参考图3，所述第一预充单元110包括：第四PMOS管P4，其中第四PMOS管P4的源极连接至高电平VDD，漏极连接至第一节点114，栅极(即控制端)输入控制信号。

第一钳制单元112包括：第一反相器C1和第一NMOS管N1，所述第一反相器C1的输入端连接至位线BL，第一反相器C1输出端与第一NMOS管N1的栅极连接，第一NMOS管N1的源极连接至位线BL，第一NMOS管N1的漏极连接至第一节点114。

所述第二预充单元120包括：第一PMOS管P1、第二PMOS管P2，其中第一PMOS管P1源极连接至高电平VDD、第一PMOS管P1的栅极与漏极连接至第二节点150；第二PMOS管P2的源极连接至高电平VDD，漏极连接至第二节点150，栅极为所述第二预充单元120控制端。其中，所述第一预充单元110和第三PMOS管P3构成的电路与第二预充单元120的电路相同，这样就保证了在充电时第一预充单元110和第三PMOS管P3构成的电路的阻值和第二预充单元120的电路的阻值相同，从而在流过第一节点114和第二节点150的电流相同时，则第一节点114和第二节点150的电压相同。

第二钳制单元121包括：第二反相器C2和第二NMOS管N2，所述第二反相器C2的输入端连接至位线BL，第二反相器C2输出端连接第二NMOS管N2的栅极，第二NMOS管N2的源极连接至位线BL，第二NMOS管N2的漏极通过第一电流源I1连接至第二节点150。

这样在本发明中由于增加的充电路径(即第二预充单元和第二钳制单元)在充电过程中，增加的充电路径会向位线流入电流，由于预充单元同时也会向位线方向流入电流，从而存储单元的结构没有变，而位线电流增大，因此位线电位上升增快，增快了位线BL的充电的速度。所述第二钳制单元121的电路和第一钳制单元112的电路大体相同，且所述第一电流源I1的电流和充电时流过位线BL的电流相同，又因为第一节点114和第二节点150充电到的电位相同，从而连接到位线BL的第二NMOS管N2的源极充电到的电位，就和连接到位线BL的第一NMOS管N1的源极充电到的电位相同，这样使得新增加的充电路径对位线BL充电到的电压没有影响。

优选的，在其它实施例中所述第二预充单元120也可以为电阻和第一预充单元110的电阻相同的其它结构。另外在其它实施例中所述第二预充单元120和第二钳制单元121也可以为其他结构。

所述读出放大电路还包括：开关单元160，所述第二钳制单元121的输出端通过所述开关单元160连接至位线BL，且开关单元160还可以包括控制端，所述控制端控制第二钳制单元121与第二节点150之间的通或断，例如开关单元160的控制端和第一预充单元110的控制端可以同时输入开始充电的控制信号，同时输入结束充电的控制信号，或者开关单元160的控制端比第一预充单元110的控制端更早输入结束充电的控制信号，这样使得在结束充电之前就先关闭了第二预充单元和第二钳制单元的充电通道，从而使得第一钳制单元的关断速度不受任何影响。

另外，所述读出放大电路还可以包括：缓冲单元180，可以为多级串联的反相器链。所述第二钳制单元121的输出端通过缓冲单元180连接至开关单元160的输入端，由于第二预充单元120和第二钳制单元121构成的充电通道的驱动能力较小，因此如果输出端的负载较大，就会造成驱动能力不够，从而通过缓冲单元180可以增强驱动能力。

所述输出单元130包括第三PMOS管P3、第五PMOS管P5、第二电流源I2和缓冲器170，还可以包括控制输出的输出开关171，其中第三PMOS管P3源极连接至高电平VDD、第三PMOS管P3的栅极与漏极连接至第一节点114，第五PMOS管P5的源极连接至第三节点172，栅极连接至第一节点114，第三节点172通过第二电流源I2接地，所述缓冲器170的输入端连接至所述第一节点114，输出端即输出单元160的输出端。其中第二电流源I2的电流值和第一电流源I1的电流值相同。

另外本发明还提供了一种包括上述读出放大电路的快闪存储器，参考图4，其包括上述实施例中的读出放大电路，另外还包括存储单元210阵列和译码电路220，存储器字线WL和译码电路220选中存储单元。

下面结合上述快闪存储器对其读出放大电路的工作原理进行说明：

首先，在从存储单元210阵列中选择读取存储单元210之前，第一预充单元和第二预充单元输入端输入高电平VDD，位线BL接地，这样第一NMOS管N1和第二NMOS管N2的栅极电位为高电平VDD，因此其导通。

然后利用译码电路220选择与读出放大单元相连的位线BL。

接着，通过所述第一预充单元110的控制端(即第三PMOS管栅极)和第二预充单元120的控制端(即第一PMOS管栅极)同时输入充电开始的控制信号，例如在本实施例中所述控制信号为小于第二PMOS管P2和第四PMOS管P4阈值的电压，因此输入控制信号则第二PMOS管P2和第四PMOS管P4开启，第一节点114的电位和第二节点150的电位随着升高，从而第一预充单元110和第二预充单元120开始为位线BL充电。钳制单元的增益为0，当位线的电压升高到预定值，则钳制单元的增益突变，使得钳制单元关闭，钳制单元的增益保持不变，在该过程中第一节点114和第二节点150的电压随位线升高，从而达到高电平。

现有钳制单元中通常NMOS管设计的尺寸比较小，因此整个充电过程非常慢，但是，如果将钳制单元中的NMOS管设计的太大又容易造成流过第一节点114的电流和C1的负载很大，从而使得钳制单元获得反馈回来的位线电压的速度变慢，从而使得钳制的过程被延迟，所钳位第一节点的电压从而可能升高到其应该钳制到的电位以上(也叫做over shooting)，从而造成读出数据存在误差，精确性变差。因此本发明利用设置了另外一条充电电路(第二预充单元和第二钳制单元)，使得在充电时增加了一条充电路径，从而充电的速度更快，由于该充电路径由于等效电容很小，因此不会影响正常的充电，并且不会影响到第一钳制单元中的NMOS管的关断速度，有效的避免了overshooting。并且，本发明中可以通过设置开关单元，使得在充电通道中充电信号关闭之前就断开了第二预充单元和第二钳制单元的充电通道，这样即保证了快速充电，又使得第一钳制单元的关断速度不受任何影响。

在上述描述中，所述连接均指电性连接。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种快闪存储器的读出放大电路，包括：

第一预充单元，第一预充单元输入端输入高电平，第一预充单元输出端连接至第一节点，第一预充单元控制端控制第一预充单元使其导通为第一节点充电；

第一钳制单元，第一钳制单元输入端连接至第一节点，第一钳制单元输出端连接至位线；

输出单元，输出单元输入端连接至所述第一节点，输出单元输出端为所述读出放大电路的输出端；其特征在于，还包括：

第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；

第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线；

所述第一预充单元包括第三PMOS管、第四PMOS管，其中第三PMOS管源极连接至高电平、第三PMOS管的栅极与漏极连接至第一节点，第四PMOS管的源极连接至高电平，漏极连接至第一节点，栅极连接至所述第一预充单元控制端；

所述第三PMOS管和第四PMOS管构成的电路的阻值和所述第二预充单元的电路的阻值相同。

2.根据权利要求1所述的读出放大电路，其特征在于，所述第二预充单元包括：第一PMOS管和第二PMOS管，其中第一PMOS管源极连接至高电平、第一PMOS管的栅极与漏极连接至第二节点，第二PMOS管的源极连接至高电平，漏极连接至第二节点，栅极连接至所述第二预充单元控制端。

3.根据权利要求1所述的读出放大电路，其特征在于，第二钳制单元包括：第二反相器和第二NMOS管，所述第二反相器的输入端连接位线，第二反相器输出端连接第二NMOS管的栅极，第二NMOS管的源极连接位线，第二NMOS管的漏极连接至第二节点，所述第二反相器和第二NMOS管的源极的耦接节点通过电流源接地。

4.根据权利要求1所述的读出放大电路，其特征在于，所述读出放大电路还包括：开关单元，所述第二钳制单元的输出端通过所述开关单元连接至位线，且开关单元控制端控制第二钳制单元与第二节点之间的通或断。

5.根据权利要求4所述的读出放大电路，其特征在于，所述读出放大电路还包括：缓冲单元，所述第二钳制单元的输出端通过缓冲单元连接至开关单元的输入端。

6.根据权利要求1所述的读出放大电路，其特征在于，第一钳制单元包括：第一反相器和第一NMOS管，所述第一反相器的输入端连接位线，第一反相器输出端连接第一NMOS管的栅极，第一NMOS管的源极连接位线，第一NMOS管的漏极连接至第一节点。

7.根据权利要求1所述的读出放大电路，其特征在于，所述输出单元包括第五PMOS管、电流源和缓冲器，其中第五PMOS管的源极连接至第三节点，栅极连接至第一节点，第三节点和地之间连接有所述电流源，所述缓冲器的输入端连接至所述第一节点，输出端连接至输出单元输出端。

8.一种包括权利要求1至7所述的读出放大电路的快闪存储器，还包括通过位线与读出放大电路相连的译码电路，与译码电路相连的存储单元阵列。