CN102117644B - 一种存储器读出电路 - Google Patents
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Abstract
本发明公开了一种存储器读出电路，包括偏置电路、预充电路、译码电路、存储阵列、钳位电路、第一晶体管、第二晶体管、比较器、电流倍增电路、电流参考电路和电流源电路；其中，偏置电路与电流源电路串联，译码电路与存储阵列串联后与所述预充电路并联形成第一节点，钳位电路与第一晶体管串联后连接到第一节点；电流参考电路与第二晶体管并联形成第二节点；电流倍增电路的输入端连接于第一晶体管和第二晶体管的栅极，输出端连接于比较器的输入端。利用本发明，解决了传统读出电路中钳位管限制预充电流的瓶颈，加快了预充速度，实现了低电源电压下高速、低损耗预充的目的，提高了低阈值窗口下的感应速度。
Description
技术领域
本发明涉及集成电路中存储器的设计技术领域，尤其涉及一种存储器读出电路，是一种从存储器的漏极感应电流以进行读出操作的存储器读出电路。
背景技术
目前，存储器已被广泛地应用于数据存储的领域。存储器具有多个存储单元，这些存储单元通常被配置成存储阵列的形式，其中每一列存储单元组成位线，每一行的存储单元组成字线。每一个存储单元含有一个存储管，其漏极连接到位线，源极连接到源线，整个存储阵列的衬底连接在一起。
通常情况下，每一个存储单元存储一位二进制数值，“1”表示被擦除的单元，“0”表示被编程的单元。在多位存储中，一个存储单元能存储几位二进制数值，它的每一位都能表示成“1”或“0”。
一般而言，使用者都希望存储器读出访问时间短，即读出电路能快速的读出存储单元所存储的数值。然而随着工艺节点的缩小，芯片供电电压的下降，存储阵列面积的增加，读出延时变得越来越明显，这就对存储器读出电路提出了更高的要求。
图1是现有技术存储器读出电路的结构示意图。现有技术存储器读出电路包括电流镜101，与所述电流镜101并联相连的预充电路102，与并联相连的所述电流镜101和预充电路102相连的钳位电路103，与所述钳位电路103串联相连的Y译码通道104，与所述Y译码通道104串联相连的存储阵列105，以及读出支路109；所述读出支路109包括第一反相器107、第二反相器108和参考电路106，所述第一反相器107和第二反相器108串联相连后，与所述参考电路106并联相连。
在预充操作时，位线预充电流是通过所述钳位电路103中的钳位管流向位线的，因此钳位电路103中钳位管的导通能力决定了预充电流的大小，这在低电源电压下会很明显的影响位线预充速度。
在读出操作时，所述读出支路109的电压波动范围很大，只有当电压变化超过第一反相器107的反转电平时，存储单元存储的数据才能正确地读出，这样显然增加了访问所需时间。
此外，由于工艺的不确定性，第一反相器107的反转电平是一个不确定的值，这样会导致读出时间分布在一定的范围内，为了在最坏的情况下能正确地读出存储数据，通常会选择最长的读出时间作为存储器的读出时间，这样显然增加了额外的访问延时。同时，在读出操作时，所述读出支路109存在很大的电压波动范围，会导致读出电路较大的读出功耗。
发明内容
(一)要解决的技术问题
本发明针对现有技术的存储器读出电路需要的预充时间较长，感应速度较慢，以及读取功耗较大的不足，提供了一种适应于低电源电压下存储器快速读取操作的存储器读出电路。
(二)技术方案
本发明解决上述技术问题的技术方案如下：
一种存储器读出电路，该存储器读出电路包括偏置电路201、预充电路202、译码电路203、存储阵列204、钳位电路205、第一晶体管206、第二晶体管207、比较器208、电流倍增电路209、电流参考电路210和电流源电路211；其中，所述偏置电路201与所述电流源电路211串联，所述译码电路203与所述存储阵列204串联后与所述预充电路202并联形成第一节点212，所述钳位电路205与所述第一晶体管206串联后连接到第一节点212；所述电流参考电路210与所述第二晶体管207并联形成第二节点213；所述电流倍增电路209的输入端连接于所述第一晶体管206和所述第二晶体管207的栅极，输出端连接于所述比较器208的输入端；所述电流源电路211连接至第一节点212和第二节点213；
所述偏置电路201包含第十一晶体管2011、第十二晶体管2012、第十三晶体管2013、第十四晶体管2014、第十五晶体管2015和第十六晶体管2016，其中，所述第十一晶体管2011的源极接电源电压，漏极连接所述第十二晶体管2012的漏极，栅极连接所述电流源电路211中第十八晶体管2111的栅极；所述第十二晶体管2012的源极连接所述第十五晶体管2015的漏极，漏极连接所述第十一晶体管2011的漏极，栅极连接电源电压；所述第十三晶体管2013的源极连接所述第十六晶体管2016的漏极，漏极连接所述第十二晶体管2012的漏极，栅极连接所述钳位电路205中放大器2052的输出端2053；所述第十四晶体管2014的源极接地，漏极连接电流源，栅极连接自身的漏极；所述第十五晶体管2015的源极接地，漏极连接所述第十二晶体管2012的源极，栅极连接所述第十四晶体管2014的栅极；所述第十六晶体管2016的源极接地，漏极连接所述第十三晶体管2013的源极，栅极连接所述第十四晶体管2014的栅极；
所述预充电路202包含第二十一晶体管2021和第二十二晶体管2022，其中，第二十一晶体管2021的源极连接电源电压，栅极连接第二十二晶体管2022的漏极，漏极连接第二十二晶体管2022的源极；第二十二晶体管2022的栅极连接预充信号(Pre#)，漏极连接第一节点212；
所述钳位电路205包含第五十一晶体管2051和放大器2052，其中，第五十一晶体管2051的源极连接第一节点212，漏极连接第一晶体管206的漏极，栅极连接放大器2052的输出端2053，放大器的负输入端连接第一节点212；
所述电流倍增电路209包含第九十一晶体管2091、第九十二晶体管2092、第九十三晶体管2093、第九十四晶体管2094、第九十五晶体管2095、第九十六晶体管2096、第九十七晶体管2097和第九十八晶体管2098，其中，第九十一晶体管2091的源极接地，漏极连接第九十五晶体管2095的漏极，栅极连接第一晶体管206的栅极；第九十二晶体管2092的源极接地，漏极连接第三节点2099，栅极连接第一晶体管206的栅极；第九十三晶体管2093的源极接地，漏极连接第九十七晶体管2097的漏极，栅极连接第二晶体管207的栅极；第九十四晶体管2094的源极接地，漏极连接第四节点20910，栅极连接第二晶体管207的栅极；第九十五晶体管2095的源极连接电源电压，漏极连接第九十一晶体管2091的漏极，栅极连接自身的漏极；第九十六晶体管2096的源极连接电源电压，漏极连接第四节点20910，栅极连接第九十五晶体管2095的栅极；第九十七晶体管2097的源极连接电源电压，漏极连接第九十三晶体管2093的漏极，栅极连接自身的漏极；第九十八晶体管2098的源极连接电源电压，漏极连接第三节点2099，栅极连接第九十七晶体管2097的栅极；
所述的电流参考电路210包含第一零一晶体管2101、第一零二晶体管2102、第一零三晶体管2103、第一零四晶体管2104和第一零五晶体管2105，其中，第一零一晶体管2101的源极连接第二节点213，漏极连接第一零三晶体管2103的漏极，栅极连接钳位电路205中放大器2052的输出端2053；第一零二晶体管2102的源极连接第二节点213，漏极连接第一零四晶体管2104的漏极，栅极接地；第一零三晶体管2103的源极接地，漏极连接第一零一晶体管2101的漏极，栅极连接第一零五晶体管2105的栅极；第一零四晶体管2104的源极接地，漏极连接第一零二晶体管2102的漏极，栅极连接第一零五晶体管2105的栅极；第一零五晶体管2105的源极接地，漏极连接电流源，栅极连接自身的漏极。
上述方案中，所述第一晶体管206的源极接地，漏极连接所述钳位电路205中第五十一晶体管2051的漏极，栅极连接自身的漏极。
上述方案中，所述第二晶体管207的源极接地，漏极连接第二节点213，栅极连接自身的漏极。
上述方案中，所述的电流源电路211包含第十八晶体管2111和第十九晶体管2112，其中，第十八晶体管2111的源极接电源电压，漏极连接第一节点212，栅极连接偏置电路201中第十一晶体管2011的栅极；第十九晶体管2112的源极接电源电压，漏极连接第二节点213，栅极连接第十八晶体管2111的栅极。
(三)有益效果
从上述技术方案可以看出，本发明的优点在于：
1、本发明提供的存储器读出电路，钳位电路与第一晶体管串联，使钳位电路通过第一晶体管接地，解决了传统读出电路中钳位管限制预充电流的瓶颈，加快了预充速度。
2、本发明提供的存储器读出电路采用双向预充技术，通过采用先大电流预充，再小电流预充的方法，实现了低电源电压下高速、低损耗预充的目的。
3、本发明提供的存储器读出电路，采用了自动调节电流参考电路和电流倍增电路，提高了低阈值窗口下的感应速度。
4、使用本发明提供的存储器读出电路，在读出存储器中所存储的数据时，可以达到高速和低功耗读出的目的。
附图说明
图1为现有技术存储器读出电路的结构示意图；
图2为本发明实施例存储器读出电路的结构示意图；
图3是本发明实施例中偏置电路(201)的电路图；
图4是本发明实施例中预充电路(202)的电路图；
图5是本发明实施例中电流倍增电路(209)的电路图；
图6是本发明实施例中电流参考电路(210)的电路图；
图7是本发明实施例存储器读出电路的读出时序示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图2为本发明实施例存储器读出电路的结构示意图。如图2所示，所述存储器读出电路包括偏置电路201、预充电路202、译码电路203、存储阵列204、钳位电路205、第一晶体管206、第二晶体管207、比较器208、电流倍增电路209、电流参考电路210和电流源电路211。
其中，所述偏置电路201与所述电流源电路211串联；所述译码电路203与所述存储阵列204串联后，与所述预充电路202并联形成第一节点212；所述钳位电路205和第一晶体管206串联后连接到第一节点212；所述电流参考电路210与第二晶体管207并联形成第二节点213；电流倍增电路209的输入端连接第一晶体管206和第二晶体管207的栅极，输出端连接比较器208的输入端。
钳位电路205包含第五十一晶体管2051和放大器2052。其中，第五十一晶体管2051的源极连接第一节点212，漏极连接第一晶体管206的漏极，栅极连接放大器2052的输出2053，放大器的负输入端连接第一节点212。
第一晶体管206的源极接地，漏极连接钳位电路205中第五十一晶体管2051的漏极，栅极连接自身的漏极。
第二晶体管207的源极接地，漏极连接第二节点213，栅极连接自身的漏极。
电流源电路211包含第十八晶体管2111和第十九晶体管2112。其中，第十八晶体管2111的源极接电源电压，漏极连接第一节点212，栅极连接第十九晶体管2112的栅极；第十九晶体管2112的源极接电源电压，漏极连接第二节点213，栅极连接偏置电路。
图3是本发明实施例中偏置电路201的电路图。偏置电路201包含第十一晶体管2011、第十二晶体管2012、第十三晶体管2013、第十四晶体管2014、第十五晶体管2015和第十六晶体管2016。其中，第十一晶体管2011的源极接电源电压，漏极连接第十二晶体管2012的漏极，栅极连接电流源电路211中第十八晶体管2111的栅极；第十二晶体管2012的源极连接第十五晶体管2015的漏极，漏极连接第十一晶体管2011的漏极，栅极连接电源电压；第十三晶体管2013的源极连接第十六晶体管2016的漏极，漏极连接第十二晶体管2012的漏极，栅极连接钳位电路205中放大器2052的输出2053；第十四晶体管2014的源极接地，漏极连接电流源，栅极连接自身的漏极；第十五晶体管2015的源极接地，漏极连接第十二晶体管2012的源极，栅极连接第十四晶体管2014的栅极；第十六晶体管2016的源极接地，漏极连接第十三晶体管2013的源极，栅极连接第十四晶体管2014的栅极。
图4是本发明实施例中预充电路202的电路图。预充电路202包含第二十一晶体管2021和第二十二晶体管2022。其中，第二十一晶体管2021的源极连接电源电压，栅极连接第二十二晶体管2022的漏极，漏极连接第二十二晶体管2022的源极；第二十二晶体管2022的栅极连接预充信号，漏极连接第一节点212。
图5是本发明实施例中电流倍增电路209的电路图。电流倍增电路209包含第九十一晶体管2091、第九十二晶体管2092、第九十三晶体管2093、第九十四晶体管2094、第九十五晶体管2095、第九十六晶体管2096、第九十七晶体管2097和第九十八晶体管2098。其中，第九十一晶体管2091的源极接地，漏极连接第九十五晶体管2095的漏极，栅极连接第一晶体管206的栅极；第九十二晶体管2092的源极接地，漏极连接第三节点2099，栅极连接第一晶体管206的栅极；第九十三晶体管2093的源极接地，漏极连接第九十七晶体管2097的漏极，栅极连接第二晶体管207的栅极；第九十四晶体管2094的源极接地，漏极连接第四节点20910，栅极连接第二晶体管207的栅极；第九十五晶体管2095的源极连接电源电压，漏极连接第九十一晶体管2091的漏极，栅极连接自身的漏极；第九十六晶体管2096的源极连接电源电压，漏极连接第四节点20910，栅极连接第九十五晶体管2095的栅极；第九十七晶体管2097的源极连接电源电压，漏极连接第九十三晶体管2093的漏极，栅极连接自身的漏极；第九十八晶体管2098的源极连接电源电压，漏极连接第三节点2099，栅极连接第九十七晶体管2097的栅极。
图6是本发明实施例中电流参考电路210的电路图。电流参考电路210包含第一零一晶体管2101、第一零二晶体管2102、第一零三晶体管2103、第一零四晶体管2104和第一零五晶体管2105。其中，第一零一晶体管2101的源极连接第二节点213，漏极连接第一零三晶体管2103的漏极，栅极连接钳位电路205中放大器2052的输出2053；第一零二晶体管2102的源极连接第二节点213，漏极连接第一零四晶体管2104的漏极，栅极接地；第一零三晶体管2103的源极接地，漏极连接第一零一晶体管2101的漏极，栅极连接第一零五晶体管2105的栅极；第一零四晶体管2104的源极接地，漏极连接第一零二晶体管2102的漏极，栅极连接第一零五晶体管2105的栅极；第一零五晶体管2105的源极接地，漏极连接电流源，栅极连接自身的漏极。
在本实施例中，所述预充电路202，用以给存储阵列204的位线充电，并能根据充电完成的情况，自动调整预充电电流的大小。所述译码电路203，用来给存储阵列204译码，以完成选择的功能。所述存储阵列204是指由多个存储单元组成的存储阵列，用来存储实际的数据。所述钳位电路205用以给存储阵列204的位线钳位，以防止位线预充电压过高，带来严重的读干扰。所述第一晶体管206用来使电流信号转换成电压信号。所述第二晶体管207用来使电流装换成电压信号。所述比较器208用来读出存储器中所存储的数据。所述电流倍增电路209，使电流信号差异转变成电压信号的压差，并使电压信号的压差倍增，从而加快比较器208的比较速度。所述电流参考电路210，用来提供参考电流，参考电流的大小处于两种存储状态即“0”和“1”对应的读出电流之间，并且参考电流的大小还能根据存储状态的不同而细微的调节，从而加速感应的速度。所述电流源电路211和偏置电路201共同构成自调节偏置电源产生电路，预充阶段为位线充电提供额外的预充电流，感应阶段为读出电路提供偏置电流，并能根据存储状态自动调节偏置电流的大小，从而降低读出电路的读出功耗。
在本实施例中，整个读取操作分两个过程：预充过程和感应过程，当预充过程完成后，读出电路立即进入感应过程。
当读出电路处于预充过程时，位译码电路203选择好位线，行译码电路把读取电压(Vread)加载到正确的字线上。与此同时，预充电路202通过位译码电路203，开始向位线充电，直到位线电压达到预设钳位电压值。在此过程中，由于衬偏效应的存在，译码电路203的导通能力是先大后小，若预充电流恒定不变，那么预充后期大部分的电流将会通过钳位电路205和第一晶体管206流向地，这直接导致了很大的功耗损失。为了满足低功耗的需求，本发明专利把预充过程分为大电流预充和小电流微充两个阶段；在预充前期，通过预充电路202和电流源电路211进行大电流预充；在预充后期，关闭预充电路202，仅仅用电流源电路211向位线预充，这样就减小了通过钳位电路205和第一晶体管206到地的泄放电流，降低了功耗损失。
此外，当通过钳位电路205和第一晶体管206到地的泄放电流很小，偏置电路201将会控制电流源电路211，使偏置电流增大，从而加速预充；反之，当通过钳位电路205和第一晶体管206到地的泄放电流变大，偏置电路201将会控制电流源电路211，使偏置电流减小，从而也减小了通过钳位电路205和第一晶体管206到地的泄放电流，进一步降低功耗损失。
当读出电路处于感应过程时，预充电路202关闭，此时流过电流源电路211中第十八晶体管2111的电流为Ibias，流过存储阵列204的电流为Icell，则流过第一晶体管206的电流I1为Ibias-Icell；同理，流过电流源电路211中第十九晶体管2112的电流为Ibias，流过电流参考电路210的电流为Iref，则流过第二晶体管207的电流I2为Ibias-Iref。那么I1，I2的差异将会导致电流倍增电路209中第三节点2099和第四节点20910的变化，最后比较器208把这种变化比较出来，从而实现读出操作。
第三节点2099的充放电电流I3为Icell-Iref，而第四节点20910的充放电电流I4为Iref-Icell。
当参考电流Iref大于存储阵列电流Icell时，第三节点2099的电压下降，而第四节点20910的电压上升，从而使比较器输出为“0”。在这过程中，电流参考电路210自动调大参考电流Iref，进一步增加第三节点的下降和第四节点的上升速度，减小比较器的比较时间。如图7所示，曲线701为预充信号，曲线702为第三节点2099的电压变化情况，曲线703为第四节点20910的电压变化情况，曲线704为比较器208的输出，705表示的是比较器的比较时间Tsense，比较时间越短，读出电路的读取速度就会越快。
同理，当参考电流Iref小于存储阵列电流Icell时，第三节点2099的电压上升，而第四节点20910的电压下降，从而使比较器输出为“1”。在这过程中，电流参考电路210自动减小参考电流Iref，进一步加快第三节点的上升和第四节点的下降速度，从而减小比较器的比较时间Tsense。
本实施例中通过在读出电路使用并联钳位方式，解决了传统读出电路中钳位管限流带来的预充瓶颈，并在预充时采用先大电流预充，再小电流预充的方法，实现了低电源电压下高速、低功耗的预充操作。此外，该读出电路中，还采用了自动调节电流参考电压和电流倍增技术，加快低阈值窗口下的感应过程，从而在整体上达到高速、低功耗读出的目的。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种存储器读出电路，其特征在于，该存储器读出电路包括偏置电路(201)、预充电路(202)、译码电路(203)、存储阵列(204)、钳位电路(205)、第一晶体管(206)、第二晶体管(207)、比较器(208)、电流倍增电路(209)、电流参考电路(210)和电流源电路(211)；其中，所述偏置电路(201)与所述电流源电路(211)串联，所述译码电路(203)与所述存储阵列(204)串联后与所述预充电路(202)并联形成第一节点(212)，所述钳位电路(205)与所述第一晶体管(206)串联后连接到第一节点(212)；所述电流参考电路(210)与所述第二晶体管(207)并联形成第二节点(213)；所述电流倍增电路(209)的输入端连接于所述第一晶体管(206)和所述第二晶体管(207)的栅极，输出端连接于所述比较器(208)的输入端；所述电流源电路(211)连接至第一节点(212)和第二节点(213)；
所述偏置电路(201)包含第十一晶体管(2011)、第十二晶体管(2012)、第十三晶体管(2013)、第十四晶体管(2014)、第十五晶体管(2015)和第十六晶体管(2016)，其中，所述第十一晶体管(2011)的源极接电源电压，漏极连接所述第十二晶体管(2012)的漏极，栅极连接所述电流源电路(211)中第十八晶体管(2111)的栅极；所述第十二晶体管(2012)的源极连接所述第十五晶体管(2015)的漏极，漏极连接所述第十一晶体管(2011)的漏极，栅极连接电源电压；所述第十三晶体管(2013)的源极连接所述第十六晶体管(2016)的漏极，漏极连接所述第十二晶体管(2012)的漏极，栅极连接所述钳位电路(205)中放大器(2052)的输出端(2053)；所述第十四晶体管(2014)的源极接地，漏极连接电流源，栅极连接自身的漏极；所述第十五晶体管(2015)的源极接地，漏极连接所述第十二晶体管(2012)的源极，栅极连接所述第十四晶体管(2014)的栅极；所述第十六晶体管(2016)的源极接地，漏极连接所述第十三晶体管(2013)的源极，栅极连接所述第十四晶体管(2014)的栅极；
所述预充电路(202)包含第二十一晶体管(2021)和第二十二晶体管(2022)，其中，第二十一晶体管(2021)的源极连接电源电压，栅极连接第二十二晶体管(2022)的漏极，漏极连接第二十二晶体管(2022)的源极；第二十二晶体管(2022)的栅极连接预充信号(Pre#)，漏极连接第一节点(212)；
所述钳位电路(205)包含第五十一晶体管(2051)和放大器(2052)，其中，第五十一晶体管(2051)的源极连接第一节点(212)，漏极连接第一晶体管(206)的漏极，栅极连接放大器(2052)的输出端(2053)，放大器的负输入端连接第一节点(212)；
所述电流倍增电路(209)包含第九十一晶体管(2091)、第九十二晶体管(2092)、第九十三晶体管(2093)、第九十四晶体管(2094)、第九十五晶体管(2095)、第九十六晶体管(2096)、第九十七晶体管(2097)和第九十八晶体管(2098)，其中，第九十一晶体管(2091)的源极接地，漏极连接第九十五晶体管(2095)的漏极，栅极连接第一晶体管(206)的栅极；第九十二晶体管(2092)的源极接地，漏极连接第三节点(2099)，栅极连接第一晶体管(206)的栅极；第九十三晶体管(2093)的源极接地，漏极连接第九十七晶体管(2097)的漏极，栅极连接第二晶体管(207)的栅极；第九十四晶体管(2094)的源极接地，漏极连接第四节点(20910)，栅极连接第二晶体管(207)的栅极；第九十五晶体管(2095)的源极连接电源电压，漏极连接第九十一晶体管(2091)的漏极，栅极连接自身的漏极；第九十六晶体管(2096)的源极连接电源电压，漏极连接第四节点(20910)，栅极连接第九十五晶体管(2095)的栅极；第九十七晶体管(2097)的源极连接电源电压，漏极连接第九十三晶体管(2093)的漏极，栅极连接自身的漏极；第九十八晶体管(2098)的源极连接电源电压，漏极连接第三节点(2099)，栅极连接第九十七晶体管(2097)的栅极；
所述的电流参考电路(210)包含第一零一晶体管(2101)、第一零二晶体管(2102)、第一零三晶体管(2103)、第一零四晶体管(2104)和第一零五晶体管(2105)，其中，第一零一晶体管(2101)的源极连接第二节点(213)，漏极连接第一零三晶体管(2103)的漏极，栅极连接钳位电路(205)中放大器(2052)的输出端(2053)；第一零二晶体管(2102)的源极连接第二节点(213)，漏极连接第一零四晶体管(2104)的漏极，栅极接地；第一零三晶体管(2103)的源极接地，漏极连接第一零一晶体管(2101)的漏极，栅极连接第一零五晶体管(2105)的栅极；第一零四晶体管(2104)的源极接地，漏极连接第一零二晶体管(2102)的漏极，栅极连接第一零五晶体管(2105)的栅极；第一零五晶体管(2105)的源极接地，漏极连接电流源，栅极连接自身的漏极。
2.根据权利要求1所述的存储器读出电路，其特征在于，所述第一晶体管(206)的源极接地，漏极连接所述钳位电路(205)中第五十一晶体管(2051)的漏极，栅极连接自身的漏极。
3.根据权利要求1所述的存储器读出电路，其特征在于，所述第二晶体管(207)的源极接地，漏极连接第二节点(213)，栅极连接自身的漏极。
4.根据权利要求1所述的存储器读出电路，其特征在于，所述的电流源电路(211)包含第十八晶体管(2111)和第十九晶体管(2112)，其中，第十八晶体管(2111)的源极接电源电压，漏极连接第一节点(212)，栅极连接偏置电路(201)中第十一晶体管(2011)的栅极；第十九晶体管(2112)的源极接电源电压，漏极连接第二节点(213)，栅极连接第十八晶体管(2111)的栅极。
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