CN105006244A - 一种信号放大器、磁存储器的读取电路及其操作方法 - Google Patents

一种信号放大器、磁存储器的读取电路及其操作方法 Download PDF

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Abstract

本发明提供了一种信号放大器、磁存储器的读取电路及其操作方法，在磁存储器模块中包括，多个磁性存储单元，多个位线，多个字线，多个参考存储单元，至少一个参考线，和至少一个高速读取感测放大器。读取操作时，只有一个被字线和位线同时选中的存储单元提供数据信号，只有一个被同一字线选中的参考单元提供参考信号；信号放大器包括逻辑，放大以及锁存电路，数据信号和参考信号为信号放大器的输入，放大器为一级放大并锁存多功能电路，信号放大完成后自动锁存输出数据来减少信号放大和读取时间，同时，产生一个放大完成输出信号用以关闭相对应的存储模块来节省功耗。

Description

一种信号放大器、磁存储器的读取电路及其操作方法
技术领域
本发明属于半导体，集成电路芯片设计技术领域，更具体地，涉及一种信号放大器、磁存储器的读取电路及其操作方法。
背景技术
自旋转移力矩磁阻式随机存储器(STT-MRAM)是一项跨学科的复杂系统开发的综合工程，学科跨度大，工程复杂性高，它概括了物理，材料学科，电子工程和半导体科学，以及磁性学科等多门学科领域。
磁随机存储器是由特殊的磁性材料制成极小尺寸的磁元体，并将磁元体集成到半导体工艺中制成磁随机存储芯片，如图1(a)和图1(b)所示，第一代磁随机存储器(Magnetic Random Access Memory，MRAM)是由多个磁元体组成，每个磁元体附近有两根导线，在写操作时，电流通过导线产生两个磁场，该磁元体在磁场作用下改变磁体中磁极方向，通过导线的较大的电流可以有两个相反的方向，使得磁体中呈现两个不同磁极方向，从而达到两种不同的磁阻值状态：低磁阻状态为“0”，高磁阻状态为“1”；由于磁场会对临近的磁元体产生作用，使得这些磁元体状态不稳定，随着半导体工艺的提高，每个存储单元的尺寸越来越小，基于这些磁元体的存储单元更加不稳定。
自旋转移力矩磁阻式随机存储器(Spin Torque Transfer MagneticRandom Access Memory，STT-MRAM)同样基于磁元体，但它们的此材料与结构与第一代不同，第二代磁存储器(STT-MRAM)依靠自旋动量转移写入信息，它完全不同于传统的第一代存储器(MRAM)，它是将一个更小的电流直接流过这个磁元体(Magnetic Tunnel Junction，MTJ)使其改变状态，电流通过MTJ的方向不同是其呈现“0”和“1”状态，由于没有磁场的干扰，磁元体状态更加稳定，每个存储单元的尺寸可以越来越小。同时也简化的电路设计和减小功耗，写入每个数据位所需的功耗比MRAM低一个数量级。
与闪存(FLASH MEMORY)相比，STT-MRAM的写入/读取性能更佳，因为它的写入数据时不要求高电压，耗电量低，写入/读取时间极短，同时保持闪存所具有的非挥发特性，既能够在关掉电源后仍可以保持所存储内容的完整性，此外，由于改变磁化方向的次数没有限制，因此写入次数也为无限次；STT-MRAM拥有静态随机存储器(Static Random Access Memory，SRAM)的高速读取写入能力和动态随机存储器(Dynamic Random AccessMemory，DRAM)的高集成度，而且可以无限次地重复擦写。STT-MRAM无需动态刷新，能够在非激活状态下关闭，可以大幅降低系统功耗。STT-MRAM具有高速存取功能。
发明内容
针对现有技术的缺陷，本发明提供了一种信号放大器、磁存储器的读取电路，及其操作方法，其目的在于能在高速完成读出操作，从而减少读取时间；同时，读出数据完成并锁存后以供下一级相关电路使用，及时关闭相应的磁存储模块，减少功耗。
本发明提供的信号放大器包括多路开关、选择器、第一开关、完成甄别器、第一预置器、第二开关、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；第一晶体管M1的一端与所述第一开关的第一输出端c1连接，所述第一晶体管M1的另一端还与所述第三晶体管M3的一端连接；所述第三晶体管M3的另一端与所述多路开关的第一输出端c3连接，所述第三晶体管M3的控制端作为所述信号放大器的正相输入端IN；所述第二晶体管M2的一端与所述第一开关的第二输出端c2连接，所述第二晶体管M2的另一端与所述第四晶体管M4的一端连接，所述第四晶体管M4的另一端与所述多路开关的第二输出端c4连接，所述第四晶体管M4的控制端作为所述信号放大器的反相输入端INB；所述第五晶体管M5的一端与所述第二开关的第一输出端c5连接，所述第五晶体管M5的另一端与所述第六晶体管M6的控制端连接，所述第六晶体管M6的一端与所述第二开关的第二输出端c6连接，所述第六晶体管M6的另一端与所述第五晶体管M5的控制端连接；所述选择器的第一输入端、所述多路开关的第一控制端k2、所述第一开关的控制端k1和所述第一预置器的使能端en连接后作为所述信号放大器的信号使能端EN；所述选择器的第二输入端、所述多路开关的第二控制端k3和所述完成甄别器的输出端o连接后作为所述信号放大器的Done端；所述第三晶体管M3的一端、所述第五晶体管M5的一端、所述第一预置器的输出正端o和所述完成甄别器的第一输入端en1连接后作为信号放大器的第一输出端Dout；所述第二晶体管M2的另一端、所述第五晶体管M6的一端、所述第一预置器的输出负端ob和所述完成甄别器的第二输入端en2连接后作为信号放大器的第二输出端Doutb；其中当所述第一晶体管M1的控制端与所述第二晶体管M2的另一端连接时，所述第二晶体管M2的控制端与所述第一晶体管M1的另一端连接；或者所述第一晶体管M1的控制端和所述第二晶体管M2的控制端均连接钳位电压Vrf。
作为本发明的一个实施例，第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和/或所述第六晶体管M6为MOS管。当第一晶体管M1和所述第二晶体管M2均为PMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为NMOS管；当所述第一晶体管M1和所述第二晶体管M2均为NMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为PMOS管。
在本发明实施例中，当第一晶体管M1和第二晶体管M2均为NMOS管时，钳位电压Vrf大于Vt1，(Vt1为NMOS管的门槛电压)；当第一晶体管M1和第二晶体管M2均为PMOS管时，钳位电压Vrf小于(VDD-Vt2)；(Vt2为PMOS管的门槛电压)；钳位电压Vrf的具体值可以根据晶体管的具体尺寸和工艺确定；Vt为晶体管的门槛电压。使用该电路时，数据被琐存后，电路中仍有工作电流。
作为本发明的一个实施例，第一预置器包括PMOS管Mp11、PMOS管Mp12和PMOS管Mp13；PMOS管Mp11的控制端、PMOS管Mp12的控制端和PMOS管Mp13的控制端连接后作为所述第一预置器的EN端；PMOS管Mp11的一端连接电压源Vol，PMOS管Mp12的另一端连接电压源Vol，PMOS管Mp11的另一端和PMOS管Mp13的一端连接后作为所述第一预置器的输出负端Ob；PMOS管Mp12的一端和PMOS管Mp13的另一端连接后作为所述第一预置器的输出正端O；电压源Vol的电位为0≤Vol≤VDD。
当输入控制信号EN为0伏时，PMOS管Mp11、PMOS管Mp12和PMOS管Mp13都导通，第一预置器的两个输出端O和Ob都与电压源Vol相通，其电位为Vol，同时两个输出端O和Ob也通过PMOS管Mp13相连；当控制信号EN为VDD时，PMOS管Mp11、PMOS管Mp12和PMOS管Mp13都断开，没有电流通过三个PMOS管，同时两个输出端O和Ob与电压源Vol断开，互相独立。
作为本发明的另一个实施例，第一预置器包括NMOS管Mn11、NMOS管Mn12、NMOS管Mn13和反相器；NMOS管Mn11的控制端、所述NMOS管Mn12的控制端和所述NMOS管Mp13的控制端连接后连接至所述反相器的输出端，所述反相器INV的输入端作为所述第一预置器的EN端；所述NMOS管Mn11的一端连接电压源Vol，所述NMOS管Mn12的另一端连接电压源Vol，NMOS管Mp11的另一端和所述NMOS管Mn13的一端连接后作为第一预置器的输出负端Ob；所述NMOS管Mp12的一端和所述NMOS管Mn13的另一端连接后作为所述第一预置器的输出正端O。
本发明提供的信号放大器为一级放大和锁存多功能电路，其简化了电路使得所占用的电路面积减小，使得信号放大和读取时间减少；由于增加了读取完成甄别功能，当信号放大功能完成后自动锁存输出数据，同时，产生放大完成信号Done，放大后的数据被锁存在放大器输出端，使得相应的存储模块在数据放大完成后可以关闭以节省功耗，被锁存的数据锁可以供下一级电路使用，直到外部控制信号SEAN为0伏放大器才恢复预置状态以便后面的读写操作。
本发明还提供了一种磁存储器的读取电路，包括信号放大器、可控数据电流源、可控参考电流源、第二预置器、位线限流器和参考限流器；所述可控数据电流源的输入端用于连接读取启动信号RDEN，所述可控数据电流源的电源端连接电源VDD；所述可控参考电流源的输入端用于连接读取启动信号RDEN，所述可控参考电流源的的电源端连接电源VDD；所述第二预置器的使能端用于连接读取启动信号RDEN，所述第二预置器的输出正端与所述可控数据电流源的输出端连接，输出负端与所述可控参考电流源的输出端连接；所述位线限流器的输入端连接至所述可控数据电流源的输出端，所述位线限流器的控制端用于连接限流控制信号CLMP，所述位线限流器的输出端用于连接待读取的磁存储器中各个位选器的输入端；所述参考限流器的输入端连接至所述可控参考电流源的输出端，所述参考限流器的控制端用于连接限流控制信号CLMP，所述参考限流器的输出端用于连接待读取的磁存储器中参选器的输入端；所述信号放大器的正相输入端In连接至所述可控数据电流源的输出端，所述信号放大器的使能端En用于连接读操作控制信号SAEN，所述信号放大器的反相输入端Inb连接至所述可控参考电流源的输出端，所述信号放大器的读取完成端Done用于输出读取完成信号，所述信号放大器的输出端用于输出读取的信号。
作为本发明的一个实施例，信号放大器包括多路开关、选择器、第一开关、完成甄别器、第一预置器、第二开关、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；所述第一晶体管M1的一端与所述第一开关的第一输出端c1连接，所述第一晶体管M1的另一端与所述第二晶体管M2的控制端连接，所述第一晶体管M1的另一端还与所述第三晶体管M3的一端连接；所述第三晶体管M3的另一端与所述多路开关的第一输出端c3连接，所述第三晶体管M3的控制端作为所述信号放大器的正相输入端IN；所述第二晶体管M2的一端与所述第一开关的第二输出端c2连接，所述第二晶体管M2的另一端与所述第四晶体管M4的一端连接，所述第二晶体管M2的另一端还与所述第一晶体管M1的控制端连接；所述第四晶体管M4的另一端与所述多路开关的第二输出端c4连接，所述第四晶体管M4的控制端作为所述信号放大器的反相输入端INB；所述第五晶体管M5的一端与所述第二开关的第一输出端c5连接，所述第五晶体管M5的另一端与所述第六晶体管M6的控制端连接，所述第六晶体管M6的一端与所述第二开关的第二输出端c6连接，所述第六晶体管M6的另一端与所述第五晶体管M5的控制端连接；所述选择器的第一输入端、所述多路开关的第一控制端k2、所述第一开关的控制端k1和所述第一预置器的使能端en连接后作为所述信号放大器的信号使能端EN；所述选择器的第二输入端、所述多路开关的第二控制端k3和所述完成甄别器的输出端o连接后作为所述信号放大器的Done端；所述第三晶体管M3的一端、所述第五晶体管M5的另一端、所述第一预置器的输出正端o和所述完成甄别器的第一输入端en1连接后作为信号放大器的第一输出端Dout；所述第二晶体管M2的另一端、所述第五晶体管M6的另一端、所述第一预置器的输出负端ob和所述完成甄别器的第二输入端en2连接后作为信号放大器的第二输出端Doutb。
工作时，外部读操作控制信号RDEN控制是否允许可控数据电流源和可控参考电流源产生读出电流通过数据线dl和参考线rl，同时也控制关闭第二预置器；外部限流控制信号CLMP通过所述位线限流器限制流入被选中磁性存储单元的最大电流，限流控制信号CLMP通过所述参考限流器限制流入被选中参考存储单元的最大电流；可控数据电流源产生的数据信号和可控参考电流源产生的参考信号之间的信号差作为信号放大器的输入信号；当放大器的输入信号稳定后，外部放大器始能控制信号SAEN启动信号放大器，第一预置电路关闭，多路开关和第一开关开启，第一电流I1将从多路开关的c3端通过M3和M1流入第一开关的c1端，同时，第二电流I2将从多路开关的c4端通过M4和M2流入第一开关的c2端，读出信号放大器的前级放大部分被启动。由于放大器的两个输入端IN和INB受到dl和rl线上产生的信号差的控制，在输入晶体管M3和M4中的产生对应的电压差异；通过负载晶体管M1和M2在输出端Dout和Doutb上的电压差，当输出电位差大于完成甄别器的甄别差值时，完成甄别器的输出端DONE将从0V升到VDD，输出信号DONE反馈到多路开关的k3输入端，多路开关断开电源连接，使得前级放大部分的晶体管M3和M4的电路失去放大作用；同时输出信号DONE通过逻辑与门控制将第二开关开启，只有在输入始能控制信号EN和甄别信号DONE同时有效时第二开关才会开启，锁存电路功能启动，由锁存晶体管M5和M6组成的另一个正反馈信号放大锁存电路进一步加快Dout和Doutb上电压差异而迅速变化为0和VDD电位的数字电压差，当数据锁存在信号放大器SA的输出端后，信号放大器的两个输出端Dout和Doutb一个是0V，另一个是VDD，晶体管M1和M3，以及M2和M4组成的两个电路中没有正常工作电流；此时存储模块读出数据锁存在信号放大器的输出端Dout和Doutb以供下一级电路使用；控制信号Done告诉存储器有效读出数据已经在数据输出端Dout和Doutb上；外部控制信号SAEN转为0伏，锁存数据清除，第一预置电路恢复放大器到预置状态以便下一个读写操作。
作为本发明的一个实施例，当第一晶体管M1和所述第二晶体管M2均为PMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为NMOS管；当所述第一晶体管M1和所述第二晶体管M2均为NMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为PMOS管。
本发明的优点在于减少读取时间，简化电路和减少功耗。信号放大器采用了一级放大和锁存多功能电路，简化了电路，所用面积减小，使得信号放大和读取时间减少，由于增加了读取完成甄别功能，当信号放大功能完成后自动锁存输出数据，同时，产生完成信号Done，使得相应的存储模块可以关闭节省功耗。
本发明还提供了一种磁存储器的读取电路的操作方法，包括下述步骤：
当读出操作开始时，通过控制第j个字地址译码控制信号WLN<j>为高电位VDD，使得与其对应的字线wl<j>电压为高电平，且其余的字线电压均为低电平；从而选择所有连接在字线wl<j>上的存储单元；
通过控制第i个列地址译码控制信号CS<i>为高电位VDD，使得与之对应的第i个位线选择开关导通，且其余的位线选择开关均断开，数据线dl上的电流Id通过第i个位线选择开关流到第i个位线bl<i>上，并流入被第j个字线wl<j>选中的数据存储单元中；
通过控制参考控制信号RFL为高电位，使得参考线选择开关导通，参考电流Irf通过参考线选择开关流入被第j个字线wl<j>选中的参考存储单元中；使得存储模块处于数据读出状态；
其中，第j个字地址译码控制信号WLN<j>是字地址译码控制信号WLN<1>到WLN<m>中被选中的任意一个，j＝1，2，……m；第i个列地址译码控制信号CS<i>是列地址译码控制信号CS<1>到CS<n>中被选中的任意一个，i＝1，2，……n。
其中，在读出操作开始前，读取启动信号RDEN电压为0伏，可控数据电流源和可控参考电流源断开，没有电流通过；同时输入信号CS<1>到CS<n>，WLN<1>到WLN<n>以及参考控制输入信号RFL为0伏，选择器<1>到<n>和参选器断开，所有的STT-MRAM存储单元和参考单元选择装置都是关闭状态；第二预置器将数据线dl和参考线rl预置为预置电压Vol。读操作控制信号SAEN电压为0伏，信号放大器处于预置状态，放大器输出端Dout/Doutb为VDD。
当读出操作开始时，读取启动信号RDEN电压为VDD，第二预置器中的晶体管断开；可控数据电流源在数据线dl上产生数据电流Id；可控参考电流源在参考线rl上产生参考电流Irf；数据线dl和参考线rl上分别产生相应的电压，稳定后的数据和参考电压将是放大器的输入信号。
其中，在读出操作时，源线SL<1>到SL<n>均接地。可控数据电流源在数据线dl上产生数据电流Id稳定后，数据电流Id与被选中的数据存储单元中的电流相等；可控参考电流源在参考线rl上产生参考电流Irf后，与被选中的参考存储单元中的电流相等。其中，数据电流Id的大小取决于数据存储单元1的磁阻值；参考电流Irf的大小取决于参考存储单元RC2中的磁阻值。
作为本发明的一个实施例，当读出操作开始时，放大器启动信号EN为VDD，第一预置器关闭，多路开关和第一开关开启，第一电流I1将从多路开关的c3端通过晶体管M3和晶体管M1流入第一开关的c1端，同时，第二电流I2将从多路开关的c4端通过晶体管M4和晶体管M2流入第一开关113的c2端，读出信号放大器SA的前级放大部分被启动。由于放大器的两个输入端IN和INB受到dl和rl线上产生的信号差的控制，在输入晶体管M3和M4中的产生对应的电压差异；负载晶体管M1和M2组成正反馈放大器负载将M3和M4漏极间的电压差异迅速的转变为在输出端Dout和Doutb上的电压差，M3和M4中产生较小电位的对应输出端电压将继续降低，而对应电位较大的一端电压由于“正反馈负载“的作用将加速往上升，该电压差异反应到输出端Dout和Doutb上加速它们之间的电压差；当输出电位差小于等于门槛电压时，甄别器的输出为0V；多路开关的K3为0且为通路；多路开关导通，第二开关116的K4为0，第二开关116断开；当输出电位差大于门槛电压时，甄别器的输出端DONE为VDD，多路开关的K3为VDD，多路开关断开；同时输出信号DONE通过逻辑与门控制将第二开关116开启，只有在输入信号EN和甄别信号DONE同时有效时第二开关116才会开启，第二开关116的K4为VDD，第二开关116导通；锁存电路才能启动，由锁存晶体管M5和M6组成的另一个正反馈信号放大锁存电路进一步加快Dout和Doutb上电压差异而迅速变化为0和VDD电位的数字电压差，此时存储模块读出数据锁存在信号放大器SA的输出端Dout和Doutb以供下一级电路使用；控制信号Done告诉存储器有效读出数据已经在数据输出端Dout和Doutb上。
当信号放大器完成数据信号放大和并将读出数据被锁存，信号放大器读出完成信号DONE有效；外部输入控制信号RDEN将转为0伏，可控参考电流源产生的参考信号和可控数据电流源关闭，同时输入信号CS<1>到CS<n>，WLN<1>到WLN<m>以及参考控制输入信号RFL为0伏，存储器模块回到预置状态以减少功耗。同时读出信号放大器的输入控制信号SAEN保持有效，被读取的有效数据保持在放大器的锁存器中不会被“丢失”，及时关闭磁存储模块以减少功耗。只有当锁存中的数据已用完不再需要时，读出信号放大器的输入控制信号SAEN变为0伏，放大器的锁存器中数据被清除，放大器回到预置状态。
本发明的优点在于减少读取时间，简化电路和减少功耗。信号放大器的设计为一级放大和锁存多功能电路，其简化了电路使得所占用的电路面积减小，使得信号放大和读取时间减少；由于增加了读取完成甄别功能，当信号放大功能完成后自动锁存输出数据，同时，产生放大完成信号Done，放大后的数据被锁存在放大器输出端，使得相应的存储模块可以关闭节省功耗，被锁存的数据锁以供下一级电路使用，直到外部控制信号SEAN为0伏放大器才恢复预置状态以便后面的读写操作。
附图说明
图1为现有技术提供的磁随机存储器的结构示意图，其中(a)为存储器单元的结构示意图，(b)为第一代磁随机存储器的结构示意图。
图2为现有技术提供的一个典型的自旋转移力矩磁阻式随机存储器单元的电路结构示意图。
图3是本发明实施例提供的磁存储器的读取电路的原理框图。
图4(a)是本发明一个实施例提供的预置器的具体电路图。
图4(b)是本发明另一个实施例提供的预置器的具体电路图。
图5(a)是本发明第一个实施例提供的信号放大器的结构图。
图5(b)是本发明第二个实施例提供的信号放大器的结构图。
图5(c)是本发明第三个实施例提供的信号放大器的结构图。
图6是本发明实施例提供的磁存储器的读取电路的操作方法实现流程图。
图7是本发明实施例提供的通过模拟仿真作读取数据0操作图。
图8是本发明实施例提供的通过模拟仿真作读取数据1操作图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
现代理想的随机存储器具有高密度，快速读写，低能耗和非挥发性，无限存储次数等优点，自旋力矩转移磁阻式随机存储器(STT-MRAM)基本具备上述特性。
STT-MRAM最主要的技术特点就是使用磁性隧道结(Magnetic TunnelJunction，MTJ)磁性体单元来存储数据。在一个存储单元中，下磁铁电极层的磁化方向是固定的，上磁铁电极层的磁化方向则是可变的。不同方向的电流通过磁性隧道结产生自旋转移力矩效应使得上磁铁电极层的磁化方向改变，不同磁极方向的磁性隧道结呈现不同电阻值。
STT-MRAM利用磁性隧道结磁化方向而变化的原理记录数据，数据存储以磁性的方向变化来实现“0”或“1”。当STT-MRAM写入时，会改变上磁性体层的磁化方向，进而改变MTJ元体的电阻。当写入“0”时，产生与下层同向的磁场，上、下层磁化方向平行，电阻减小。写入“1”时，产生与下层反向平行的磁场，电阻增大。由于STT-MRAM中读出操作时将小电流通过磁元体，读电流一般只有低端的几十微安，如何将读出小电流在纳秒级时间内转化为数字信号是本发明的讨论的；在现有技术中针对STT-MRAM存储器提出了读取数据放大电路方案，它们都是用多级放大电路来完成信号放大，本发明是采用新的单级信号放大电路和相应的存储模块结构能在1纳秒内完成读出操作。从而减少读取时间。
图2描述了一个典型的自旋转移力矩磁阻式随机存储器单元(STT-MRAM)1，STT-MAM单元1包括一个磁性元件M和一个选择装置T，选择装置T一般可以为晶体管，如NMOS或PMOS，晶体管一般有三极：源极(S)，漏极(D)和门极(G)，源极和漏极可互换，施加在门极的电压可控制流过源极到漏极电流。在存储器中，选择装置T的栅极(G)一般与存储阵列中的字线(WL)连接，源极和漏极的一端与源线(SL)连接，而另一端与磁性元件M一端相连，该磁性元件M另一端与位线(BL)相连。
STT-MRAM单元1工作原理是：以电流流过一个磁存储单元1改变其存储状态；更确切的说，以不同方向通过磁性元件M的驱动电流产生自旋转移效应改变磁性元件M状态，也就是不同方向的电流通过磁性元件M使其呈现高电阻状态和低电阻状态的变化。例如，用MTJ作为磁性元件M可通过自旋转移效应改变其状态；当写电流在一个方向通过磁性元件M，其状态可以从低电阻状态变为高阻状态。当写入电流从相反的方向通过磁性元件M，其状态从高阻态转变为低阻态，当写入电流消失后，磁性元件M将保持在改变后的状态。
写操作时，字线WL电压为高电位，打开选择装置T。根据写“0”或写“1”的要求，写入电流从位线BL通过磁性元件M到源线SL，或者从源线SL通过磁性元件M到位线BL，写操作完成后，磁性元件M呈现高电阻或低电阻来表示写入“0”或写“1”。在读操作期间，字线WL为高，从而开启选择装置T，一个小于上述写电流的读电流从位线BL到源线SL，此时由于磁性元件M的电阻值为高电阻或低电阻，读出电流分为读“0”电流IL或者读“1”电流IH。
因为读写操作是以电流通过磁性元件M而改变状态，读写操作不会干扰的相邻的存储单元，从而不会有因小单元尺寸小而引起的高存储密度的存储单元之间的互相干扰问题。
图3描述了利用图2中的STT-MRAM存储单元1构成的STT-MRAM存储器模块的结构(其中图3中的单元“1”表示图2的电路)。图3中STT-RAM存储单元1由虚线框架部分表示。为了清楚起见，每一条位线(bl)上只显示一个STT-MRAM存储单元1。因此，STT-RAM存储模块中包含n条位线，从bl<1>到bl<n>，以及m条字线，从wl<1>到wl<m>，同时还包括一条“参考位线”rf及m个参考单元(如图3所示为REFCELL)‘2’；n个位线选择装置(“位选器”)，一个参考线选择器(“参选器”)，一个位线限流装置(“位线限流器”)和一个参考限流装置“参考限流器”()，一个信号读出感测放大器SA，一个可控数据电流源，一个可控可控参考电流源。
在STT-RAM存储模块中，有n条位线bl<1>到bl<n>，和m条字线wl<1>到wl<m>，因此一共有n x m个存储单元1分别连接m条字线“wl”和n条位线“bl”；其中每位存储单元有一个磁性元件M和一个选择装置T(见图2)。STT-MRAM内存模块大小取决于存储器的结构和n和m。每位存储单元中的选择装置T和磁性元件M与位线bl，源线sl，和字线wl连接，其中每一个选择装置T的栅极(G)连接到字线wl，而选择装置T的漏极(D)与源线sl相接。
n条位线bl分别与n个位线选择器连接，每个位线选择器<1>到<n>，是一个选择开关，n个选择器相连在一起并与位线限流器连接，这个位线限流器的另一端通过数据线dl与一个可控数据电流源连接，电流源连接STT-RAM存储模块通用电压源VDD。m个参考单元(REFCELL)2与参考位线rf连接，m条字线，从wl<1>到wl<m>，分别控制m个参考单元，参考单元2只是在读操作中生成参考电流，每个参考单元2由相对应的字线wl控制产生参考电流；每个参考单元2的入口端与参考位线rf连接到参考线选择器和参考限流器；如图3所示，参考限流器的另一端通过参考线rl与可控参考电流源连接，并且电流源与通用电压源VDD相连；同时数据线dl和参考线rl与一个信号读出感测放大器SA的两个输入端in/enb连接。
图3中字地址译码控制信号WLN<1>到WLN<m>通过字线wl<1>到wl<m>控制对应相连的存储单元‘1’，列地址译码控制信号CS<1>到CS<n>分别连接到对应的位线选择开关<1>到<n>从而控制相应的位线bl<1>到bl<n>，参考控制输入信号RFL通过参考选择器来控制参考位线rf；限流控制信号CLMP通过控制位线限流器和参考限流器来控制数据线dl和参考线rl上的电流大小，限流控制信号CLMP的电压在0V到VDD之间，取决于控制数据线dl和参考线rl上的所需电流的大小；读操作控制信号RDEN控制是否允许读出电流通过数据线dl和参考线rl，同时也控制第二预置器14。
在本发明实施例中，第一预置器115和第二预置器14的结构相同，其具体电路如图4(a)所示，包括三个PMOS晶体管Mp11，Mp12和Mp13；其中，晶体管Mp11的栅极、晶体管Mp12的栅极和晶体管Mp13的栅极连接后作为预置器的EN端；晶体管Mp11的源极连接电压源Vol，晶体管Mp12的源极连接电压源Vol，电压源Vol的电位为0≤Vol≤VDD，晶体管Mp11的漏极和晶体管Mp13的源极连接后作为预置器的输出负端Ob；晶体管Mp12的漏极和晶体管Mp13的漏极连接后作为预置器的输出正端O。该预置器相当于电路开关；当输入控制信号端EN为低(电位如0V)时，晶体管Mp11，晶体管Mp12和晶体管Mp13都接通，由于电压源Vol，电流将通过晶体管Mp11和晶体管Mp12分别到达输出端口o和ob，同时由于晶体管Mp13也是接通状态，在输出端口o和ob上的电压是等电位已达到输出端电位平衡。当控制信号端EN为高(VDD)，晶体管Mp11，晶体管Mp12和晶体管Mp13都断开。没有电流通过所述晶体管，输出端口o和ob相互独立。
作为本发明的另一个实施例，第一预置器115和第二预置器14的结构还可以采用如图4(b)所示的预置器结构，包括三个NMOS管Mn11、Mn12、Mn13和一个反相器；NMOS管Mn11的控制端、NMOS管Mn12的控制端和NMOS管Mp13的控制端连接后连接到逻辑反相器INV的输出端，反相器INV的输入端作为第一预置器115的EN端；NMOS管Mn11的一端连接电压源Vol，NMOS管Mn12的另一端连接电压源Vol，NMOS管Mp11的另一端和NMOS管Mn13的一端连接后作为第一预置器115的输出负端Ob；NMOS管Mp12的一端和NMOS管Mn13的另一端连接后作为第一预置器115的输出正端O。
当输入控制信号EN为0伏时，反相器INV的输出端为VDD，NMOS管Mn11、NMOS管Mn12和NMOS管Mn13都导通，第一预置器115的两个输出端O和Ob都与电压源Vol相通，其电位为Vol，同时两个输出端O和Ob也通过NMOS管Mn13相连；当控制信号EN为VDD时，反相器INV的输出端为0伏，NMOS管Mn11、NMOS管Mn12和NMOS管Mn13都断开，没有电流通过三个NMOS管，同时两个输出端O和Ob与电压源Vol断开，互相独立。
在本发明第一个实施例中，信号放大器SA的结构如图5(a)所示，包括多路第一开关11、选择器112、第一开关113、完成甄别器114、第一预置器115、第二开关116、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；其中，第一晶体管M1和第二晶体管M2为NMOS；第三晶体管M3，第四晶体管M4，第五晶体管M5和第六晶体管M6为PMOS；第一晶体管M1的一端与第一开关113的第一输出端c1连接，第一晶体管M1的另一端与第二晶体管M2的控制端连接，第一晶体管M1的另一端还与第三晶体管M3的一端连接；第三晶体管M3的另一端与多路第一开关11的第一输出端c3连接，第三晶体管M3的控制端作为信号放大器的正相输入端IN；第二晶体管M2的一端与第一开关113的第二输出端c2连接，第二晶体管M2的另一端与第四晶体管M4的一端连接，第二晶体管M2的另一端还与第一晶体管M1的控制端连接；第四晶体管M4的另一端与多路第一开关11的第二输出端c4连接，第四晶体管M4的控制端作为信号放大器的反相输入端INB；第五晶体管M5的一端与第二开关116的第一输出端c5连接，第五晶体管M5的另一端与第六晶体管M6的控制端连接，第六晶体管M6的一端与第二开关116的第二输出端c6连接，第六晶体管M6的另一端与第五晶体管M5的控制端连接；选择器112的第一输入端、多路第一开关11的第一控制端k2、第一开关113的控制端k1和第一预置器115的使能端en连接后作为信号放大器的信号使能端EN；选择器112的第二输入端、多路第一开关11的第二控制端k3和完成甄别器114的输出端o连接后作为信号放大器的Done端；第三晶体管M3的一端、第一预置器115的输出正端o和完成甄别器114的第一输入端en1连接后作为信号放大器的第一输出端Dout；第二晶体管M2的另一端、第一预置器115的输出负端ob和完成甄别器114的第二输入端en2连接后作为信号放大器的第二输出端Doutb。
其中，信号输入晶体管M3和M4与负载晶体管M1和M2一起构成了前级放大电路；多路第一开关11和第一开关113控制前级放大电路；锁存晶体管M5和M6构成了信号放大锁存部分，锁存控制第二开关116。
多路第一开关11用于当信号放大器SA控制信号EN有效时启动前级放大部分以及当有效数据生成后关闭前级放大部分来加快放大速度；第一开关113用于在控制信号EN有效时启动前级放大中的负载电路；完成甄别器114用来判别被放大的数据信号是否有效并产生数据有效信号DONE；第二开关116用于在控制信号EN以及数据有效时启动放大锁存电路将有效数据锁存在信号放大器SA的输出端以减小功耗，当数据锁存在信号放大器SA的输出端后，信号放大器SA的两个输出端Dout和Doutb一个是0V，另一个是VDD，晶体管M1和M3，以及M2和M4组成的两个电路中没有工作电流。
作为本发明的第二个实施例，信号放大器SA的结构还可以采用如图5(b)所示的结构，信号放大器包括多路开关111、选择器112、第一开关113、完成甄别器114、第一预置器115、第二开关116、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；其中，第一晶体管M1和第二晶体管M2为PMOS；第三晶体管M3，第四晶体管M4，第五晶体管M5和第六晶体管M6为NMOS；第一晶体管M1的一端与第一开关113的第一输出端c1连接，第一晶体管M1的另一端与第二晶体管M2的控制端连接，第一晶体管M1的另一端还与第三晶体管M3的一端连接；第三晶体管M3的另一端与所述多路开关的第一输出端c3连接，第三晶体管M3的控制端作为所述信号放大器的正相输入端IN；第二晶体管M2的一端与所述第一开关113的第二输出端c2连接，第二晶体管M2的另一端与所述第四晶体管M4的一端连接，第二晶体管M2的另一端还与第一晶体管M1的控制端连接；第四晶体管M4的另一端与所述多路开关的第二输出端c4连接，第四晶体管M4的控制端作为信号放大器的反相输入端INB；第五晶体管M5的一端与所述第二开关的第一输出端c5连接，第五晶体管M5的另一端与第六晶体管M6的控制端连接，第六晶体管M6的一端与第二开关的第二输出端c6连接，第六晶体管M6的另一端与第五晶体管M5的控制端连接；选择器112的第一输入端、多路开关111的第一控制端k2、第一开关113的控制端k1和第一预置器115的使能端en连接后作为信号放大器11的信号使能端EN；选择器112的第二输入端、多路开关111的第二控制端k3和完成甄别器114的输出端o连接后作为信号放大器11的Done端；第三晶体管M3的一端、第五晶体管M5的另一端、第一预置器115的输出正端o和完成甄别器114的第二输入端en2连接后作为信号放大器11的第一输出端Doutb；第四晶体管M4的另一端、第五晶体管M6的另一端、第一预置器115的输出负端ob和完成甄别器114的第一输入端en1连接后作为信号放大器11的第二输出端Dout。
其中，工作时，可控参考电流源13产生的参考信号和可控数据电流源12产生的数据信号之间的信号差作为信号放大器的输入信号；当放大器11的输入信号稳定后，放大器11的启动信号EN由0V转为VDD，第一预置器115关闭，多路开关111和第一开关113开启，第一电流I1将从第一开关113的c1端通过M1和M3流入多路开关的c3端，同时，第二电流I2将从第一开关113的c2端通过M2和M4流入多路开关的c4端，读出信号放大器11的前级放大部分被启动。由于放大器11的两个输入端IN和INB受到dl和rl线上产生的信号差的控制，在输入晶体管M3和M4中的产生对应的电压差异；由于负载晶体管M1和M2的作用，在输出端Dout和Doutb上产生电压差，当输出电位差大于完成甄别器的甄别差值时，完成甄别器114的输出端DONE将从0V升到VDD，输出信号DONE反馈到多路开关111的k3输入端，多路开关111断开电源底线连接，使得前级放大部分的晶体管M3和M4的电路失去放大作用；同时输出信号DONE通过逻辑与门控制将第二开关116开启，只有在输入信号EN和甄别信号DONE同时有效时第二开关116才会开启，锁存电路功能启动，由锁存晶体管M5和M6组成的另一个正反馈信号放大锁存电路进一步加快Dout和Doutb上电压差异而迅速变化为0和VDD电位的数字电压差，当数据锁存在信号放大器SA的输出端后，信号放大器SA的两个输出端Dout和Doutb一个是0V，另一个是VDD，此时晶体管M1和M3，以及M2和M4组成的两个电路中没有工作电流；存储模块读出数据锁存在信号放大器SA的输出端Dout和Doutb以供下一级电路使用；控制信号Done告诉存储器有效读出数据已经在数据输出端Dout和Doutb上；当外部控制信号SAEN转为0伏，锁存数据被清除，第二预置器14恢复放大器到预置状态以便下一个读写操作。
在本发明第三个实施例中，信号放大器SA的结构如图5(c)所示，信号放大器SA的第三种实现方式与上面两种种实现基本上相同，区别在于第一晶体管M1的栅极和第二晶体管M2的栅极均连接钳位电压Vrf；当第一晶体管M1和第二晶体管M2均为NMOS管时，钳位电压Vrf大于Vt1，(Vt1为NMOS管的门槛电压)；；当第一晶体管M1和第二晶体管M2均为PMOS管时，钳位电压Vrf小于(VDD-Vt2)；(Vt2为PMOS管的门槛电压)；钳位电压Vrf的具体值可以根据晶体管的具体尺寸和工艺确定；Vt为晶体管的门槛电压。使用该电路时，数据被琐存后，电路中仍有工作电流。
该发明的优点在于减少读取时间，简化电路和减少功耗。信号放大器采用了一级放大和锁存多功能电路，简化了电路，所用面积减小，使得信号放大和读取时间减少，由于增加了读取完成甄别功能，当信号放大功能完成后自动锁存输出数据，同时，产生完成信号Done，使得相应的存储模块可以关闭节省功耗。
在读出操作开始之前，图3中的读取启动信号RDEN电压为0伏，表示存储模块没有选中做读出操作，此时，可控数据电流源和可控参考电流源断开，没有电流通过。同时输入信号CS<1>到CS<n>，WL<1>到WL<m>以及参考控制输入信号RFL为0，选择开关<1>到<n>和参考线选择器，以及所有的STT-MRAM存储单元和参考单元选择装置都是断开的。如图3所示，信号RDEN也连接在预置器的输入端EN，预置器(图4)中的PMOS，Mp11，Mp12和Mp13导通，使得连接线dl和rl上的电压为Vol；信号信号放大器SA的控制信号SAEN将0V使得放大器SA处于非工作状态。
在读出操作开始之前，如图5所示，在信号信号放大器SA中，外部输入信号EN电压为0伏，此时信号信号放大器SA没有做读出操作，多路开关，第一开关113和第二开关116都是断开的，另外由于输入信号EN使得预置器中Mp10，Mp11以及Mp12都导通，输出端Dout和Doutb都被预充电到VDD，完成甄别器输出端的输出信号DONE为0V。
当图3中输入信号RDEN变高电位VDD，读出操作开始，预置器中的晶体管都被断开；同时可控数据电流源和可控参考电流源分别在数据线dl和参考线rl上产生数据电流Id和参考电流Irf。
读出操作开始，字地址译码控制信号WLN<1>到WLN<m>中的一位WLN<j>将为高电位VDD，其对应的字线wl<j>电压为高，其余的字线都为0V；这使得所有连接在字线wl<j>上的存储单元被选中，这些存储单元的选择装置都导通；同样，列地址译码控制信号CS<1>到CS<n>中的一位CS<i>将为高电位VDD使得只有相对应的位线选择开关<i>导通，其余的位线选择开关都是断开的，数据线dl上的电流Id通过位线选择开关<i>流到位线bl<i>上，并流入被字线wl<j>选中的数据存储单元1；同时，参考控制信号RFL将转变为高电位使得参考线选择开关导通，参考电流Irf通过参考线选择开关流入同样被字线wl<j>选中的参考存储单元RC2；数据电流Id的大小取决于数据存储单元1的磁阻值；参考电流Irf的大小取决于参考存储单元RC2中的磁阻值。在读操作时，源线端口SL<1>到SL<n>都接到地线(在写操作时，它们将接到源线上)；这样，存储模块处于数据读出状态。
正如图2所示STT-MRAM存储单元1中的磁性元件M呈现高电阻或低电阻来表示状态“1”或者状态“0”，被选中的存储单元读出电流Id为读“0”电流IL或者读“1”电流IH；参考电流Irf的大小取决于参考单元的电阻值，IH≤Irf≤IL，一般来说:Irf＝(IL+IH)/2；因此数据线dl上的电流和参考线rl上的电流之间的差异Id-Irf，成为读出信号放大器SA两个输入；在数据线dl和参考线上的信号稳定后，控制信号SAEN变为高电位VDD，读出信号放大器SA启动。
图5中的启动信号EN由0V转为VDD，预置器关闭，多路开关和第一开关113开启，第一电流I1将从多路开关的c3端通过M3和M1流入第一开关113的c1端，同时，第二电流I2将从多路开关的c4端通过M4和M2流入第一开关113的c2端，读出信号放大器SA的前级放大部分被启动。由于放大器的两个输入端IN和INB受到dl和rl线上产生的信号差的控制，在输入晶体管M3和M4中的产生对应的电压差异；负载晶体管M1和M2组成正反馈放大器负载将M3和M4漏极间的电压差异迅速的转变为在输出端Dout和Doutb上的电压差，M3和M4中产生较小电位的对应输出端电压将继续降低，而对应电位较大的一端电压由于“正反馈负载“的作用将加速往上升，该电压差异反应到输出端Dout和Doutb上加速它们之间的电压差；当输出电位差小于等于门槛电压时，甄别器的输出为0V；多路开关的K3为0且为通路；多路开关导通，第二开关116的K4为0，第二开关116断开；当输出电位差大于门槛电压时，甄别器的输出端DONE为VDD，多路开关的K3为VDD，多路开关的K3断开；第二开关116的K4为VDD，第二开关116导通；同时输出信号DONE通过逻辑与门控制将第二开关116开启，只有在输入信号EN和甄别信号DONE同时有效时第二开关116才会开启，锁存电路才能启动，由锁存晶体管M5和M6组成的另一个正反馈信号放大锁存电路进一步加快Dout和Doutb上电压差异而迅速变化为0和VDD电位的数字电压差，此时存储模块读出数据锁存在信号放大器SA的输出端Dout和Doutb以供下一级电路使用；控制信号Done告诉存储器有效读出数据已经在数据输出端Dout和Doutb上。
作为本发明的一个实施例，完成甄别器114的门槛电压的判断基于其两输入端的电压差大于给定的差值，比如大于VDD/2；或者其两输入端的电压之一小于一个给定值，如VDD/3；具体数值根据半导体制造工艺，放大器输出端负载等情形而定。
当DONE信号有效时，存储模块的输入控制信号RDEN变为0V，同时输入信号CS<1>到CS<n>，WL<1>到WL<m>以及参考控制输入信号RFL为0，存储器模块回到预置状态以减少功耗。同时读出感测放大器SA的输入控制信号SAEN保持有效，被读取的有效数据保持在放大器的锁存器中不会被“丢失”。
当读操作完成，存储模块的输入控制信号RDEN和SAEN都变为0V，同时输入信号CS<1>到CS<n>，WL<1>到WL<m>以及参考控制输入信号RFL为0，回到预置状态，同时读出感测放大器SA也回到预置状态，放大器的锁存器中数据被清除，存储模块为下一次操作准备就绪。
图6示出了本发明实施例提供的磁存储器的读取电路的操作方法实现流程图，先结合图3和图6详述如下：
在读取操作时，存储模块的输入控制信号RDEN变为VDD，可控可控参考电流源在参考线上产生参考信号和至少一个可控数据电流源产生数据信号；数据信号和参考信号组成的信号差作为信号放大器的输入信号。位线钳制装置限制流入被选中磁性存储单元的最大电流；参考线钳制装置限制流入被选中参考存储单元的最大电流；位线钳制装置和参考线钳制装置大小尺寸相同。
晶体管Mp11连接数据线和一个预充电电压Vol，晶体管Mp12连接参考线和预充电电压；0≤预充电电压≤VDD。
在非读取操作时，数据线和参考线同时被预置到预充电位，在读取操作启动时晶体管Mp11和晶体管Mp12同时断开以便在数据线和参考线上产生相应有效信号。
晶体管Mp13耦合数据线和参考线，在非读取操作时，晶体管Mp13导通以保证在预置状态时数据线和参考线都保持相同电位，读取操作时晶体管Mp13断开，在数据线和参考线上产生相应有效信号。
磁存储器模块的信号放大器具有预置，完成甄别逻辑和信号放大以及锁存电路；在读取操作开始时，读取启动信号RDEN与信号放大器SA启动信号SAEN之间至少有一个延迟时间，以确保数据线和参考线上的信号差值是稳定有效后才启动信号放大器。
图7和图8是对上述电路的仿真模拟结果。从图中可见从读取操作控制信号RDEN到输出信号Dout/Doutb。图7显示读取数据0操作，图8显示读取数据1操作，从图中可以看到从读取操作信号RDEN有效到读取数据有效所需要的时间小于1纳秒。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种信号放大器，其特征在于，包括多路开关(111)、选择器(112)、第一开关(113)、完成甄别器(114)、第一预置器(115)、第二开关(116)、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；
所述第一晶体管M1的一端与所述第一开关(113)的第一输出端c1连接，所述第一晶体管M1的另一端还与所述第三晶体管M3的一端连接；所述第三晶体管M3的另一端与所述多路开关(111)的第一输出端c3连接，所述第三晶体管M3的控制端作为所述信号放大器的正相输入端IN；
所述第二晶体管M2的一端与所述第一开关(113)的第二输出端c2连接，所述第二晶体管M2的另一端与所述第四晶体管M4的一端连接，所述第四晶体管M4的另一端与所述多路开关(111)的第二输出端c4连接，所述第四晶体管M4的控制端作为所述信号放大器的反相输入端INB；
所述第五晶体管M5的一端与所述第二开关(116)的第一输出端c5连接，所述第五晶体管M5的另一端与所述第六晶体管M6的控制端连接，所述第六晶体管M6的一端与所述第二开关(116)的第二输出端c6连接，所述第六晶体管M6的另一端与所述第五晶体管M5的控制端连接；
所述选择器(112)的第一输入端、所述多路开关(111)的第一控制端k2、所述第一开关(113)的控制端k1和所述第一预置器(115)的使能端en连接后作为所述信号放大器的信号使能端EN；所述选择器(112)的第二输入端、所述多路开关(111)的第二控制端k3和所述完成甄别器(114)的输出端o连接后作为所述信号放大器的Done端；
所述第三晶体管M3的一端、所述第五晶体管M5的另一端、所述第一预置器(115)的输出正端o和所述完成甄别器(114)的第一输入端en1连接后作为信号放大器的第一输出端Dout；
所述第二晶体管M2的另一端、所述第五晶体管M6的另一端、所述第一预置器(115)的输出负端ob和所述完成甄别器(114)的第二输入端en2连接后作为信号放大器的第二输出端Doutb；
当所述第一晶体管M1的控制端与所述第二晶体管M2的另一端连接时，所述第二晶体管M2的控制端与所述第一晶体管M1的另一端连接；或者所述第一晶体管M1的控制端和所述第二晶体管M2的控制端均连接钳位电压Vrf。
2.如权利要求1所述的信号放大器，其特征在于，当第一晶体管M1和所述第二晶体管M2均为PMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为NMOS管；
当所述第一晶体管M1和所述第二晶体管M2均为NMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为PMOS管。
3.如权利要求1所述的信号放大器，其特征在于，所述第一预置器(115)包括PMOS管Mp11、PMOS管Mp12和PMOS管Mp13；
PMOS管Mp11的控制端、PMOS管Mp12的控制端和PMOS管Mp13的控制端连接后作为所述第一预置器(115)的EN端；PMOS管Mp11的一端连接电压源Vol，PMOS管Mp12的另一端连接电压源Vol，PMOS管Mp11的另一端和PMOS管Mp13的一端连接后作为所述第一预置器(115)的输出负端Ob；PMOS管Mp12的一端和PMOS管Mp13的另一端连接后作为所述第一预置器(115)的输出正端O。
4.如权利要求1所述的信号放大器，其特征在于，所述第一预置器(115)包括NMOS管Mn11、NMOS管Mn12、NMOS管Mn13和反相器；
所述NMOS管Mn11的控制端、所述NMOS管Mn12的控制端和所述NMOS管Mp13的控制端连接后连接至所述反相器的输出端，所述反相器INV的输入端作为所述第一预置器(115)的EN端；所述NMOS管Mn11的一端连接电压源Vol，所述NMOS管Mn12的另一端连接电压源Vol，所述NMOS管Mp11的另一端和所述NMOS管Mn13的一端连接后作为所述第一预置器(115)的输出负端Ob；所述NMOS管Mp12的一端和所述NMOS管Mn13的另一端连接后作为所述第一预置器(115)的输出正端O。
5.一种磁存储器的读取电路，其特征在于，包括信号放大器(11)、可控数据电流源(12)、可控参考电流源(13)、第二预置器(14)、位线限流器(15)和参考限流器(16)；
所述可控数据电流源(12)的输入端用于连接读取启动信号RDEN，所述可控数据电流源(12)的电源端连接电源VDD；
所述可控参考电流源(13)的输入端用于连接读取启动信号RDEN，所述可控参考电流源(13)的的电源端连接电源VDD；
所述第二预置器(14)的使能端用于连接读取启动信号RDEN，所述第二预置器(14)的输出正端与所述可控数据电流源(12)的输出端连接，输出负端与所述可控参考电流源(13)的输出端连接；
所述位线限流器(15)的输入端连接至所述可控数据电流源(12)的输出端，所述位线限流器(15)的控制端用于连接限流控制信号CLMP，所述位线限流器(15)的输出端用于连接待读取的磁存储器中各个位选器的输入端；
所述参考限流器(16)的输入端连接至所述可控参考电流源(13)的输出端，所述参考限流器(16)的控制端用于连接限流控制信号CLMP，所述参考限流器(16)的输出端用于连接待读取的磁存储器中参选器的输入端；
所述信号放大器(11)的正相输入端In连接至所述可控数据电流源(12)的输出端，所述信号放大器(11)的使能端En用于连接读操作控制信号SAEN，所述信号放大器(11)的反相输入端Inb连接至所述可控参考电流源(13)的输出端，所述信号放大器(11)的读取完成端Done用于输出读取完成信号，所述信号放大器(11)的输出端Dout/Doutb用于输出读取的信号。
6.如权利要求5所述的读取电路，其特征在于，所述信号放大器(11)包括多路开关(111)、选择器(112)、第一开关(113)、完成甄别器(114)、第一预置器(115)、第二开关(116)、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；
所述第一晶体管M1的一端与所述第一开关(113)的第一输出端c1连接，所述第一晶体管M1的另一端与所述第二晶体管M2的控制端连接，所述第一晶体管M1的另一端还与所述第三晶体管M3的一端连接；所述第三晶体管M3的另一端与所述多路开关(111)的第一输出端c3连接，所述第三晶体管M3的控制端作为所述信号放大器的正相输入端IN；
所述第二晶体管M2的一端与所述第一开关(113)的第二输出端c2连接，所述第二晶体管M2的另一端与所述第四晶体管M4的一端连接，所述第二晶体管M2的另一端还与所述第一晶体管M1的控制端连接；所述第四晶体管M4的另一端与所述多路开关(111)的第二输出端c4连接，所述第四晶体管M4的控制端作为所述信号放大器的反相输入端INB；
所述第五晶体管M5的一端与所述第二开关(116)的第一输出端c5连接，所述第五晶体管M5的另一端与所述第六晶体管M6的控制端连接，所述第六晶体管M6的一端与所述第二开关(116)的第二输出端c6连接，所述第六晶体管M6的另一端与所述第五晶体管M5的控制端连接；
所述选择器(112)的第一输入端、所述多路开关(111)的第一控制端k2、所述第一开关(113)的控制端k1和所述第一预置器(115)的使能端en连接后作为所述信号放大器的信号使能端EN；所述选择器(112)的第二输入端、所述多路开关(111)的第二控制端k3和所述完成甄别器(114)的输出端o连接后作为所述信号放大器的Done端；
所述第三晶体管M3的一端、所述第五晶体管M5的另一端、所述第一预置器(115)的输出正端o和所述完成甄别器(114)的第一输入端en1连接后作为信号放大器的第一输出端Dout；
所述第二晶体管M2的另一端、所述第五晶体管M6的另一端、所述第一预置器(115)的输出负端ob和所述完成甄别器(114)的第二输入端en2连接后作为信号放大器的第二输出端Doutb。
7.如权利要求6所述的读取电路，其特征在于，当第一晶体管M1和所述第二晶体管M2均为PMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为NMOS管；当所述第一晶体管M1和所述第二晶体管M2均为NMOS管时；所述第三晶体管M3、所述第四晶体管M4、第五晶体管M5和所述第六晶体管M6均为PMOS管。
8.一种磁存储器的读取电路的操作方法，其特征在于，包括下述步骤：
当读出操作开始时，通过控制第j个字地址译码控制信号WLN<j>为高电位VDD，使得与其对应的字线wl<j>电压为高电平，且其余的字线电压均为低电平；从而选择所有连接在字线wl<j>上的存储单元；
通过控制第i个列地址译码控制信号CS<i>为高电位VDD，使得与之对应的第i个位线选择开关导通，且其余的位线选择开关均断开，数据线dl上的电流Id通过第i个位线选择开关流到第i个位线bl<i>上，并流入被第j个字线wl<j>选中的数据存储单元中；同时源线SL<1>到SL<n>均接地；
通过控制参考控制信号RFL为高电位，使得参考线选择开关导通，参考电流Irf通过参考线选择开关流入被第j个字线wl<j>选中的参考存储单元中；使得存储模块处于数据读出状态；
其中，第j个字地址译码控制信号WLN<j>是字地址译码控制信号WLN<1>到WLN<m>中被选中的任意一个，j＝1，2，……m；m表示字线的总数；第i个列地址译码控制信号CS<i>是列地址译码控制信号CS<1>到CS<n>中被选中的任意一个，i＝1，2，……n，n表示位线的总数。
9.如权利要求8所述的操作方法，其特征在于，在读出操作开始前，读取启动信号RDEN电压为0伏，可控数据电流源和可控参考电流源均断开，第二预置器将数据线dl和参考线rl预置为预置电压Vol；同时列地址译码控制信号CS<1>到CS<n>、字地址译码控制信号WLN<1>到WLN<m>以及参考控制输入信号RFL均为0伏，选择开关<1>到<n>、参考线选择器、以及所有的STT-MRAM存储单元(1)和参考单元选择装置(2)都是关闭状态；读操作控制信号SAEN电压为0伏，信号放大器(11)处于预置状态，放大器输出端Dout/Doutb为VDD；
当读出操作开始时，读取启动信号RDEN电压为VDD，第二预置器中的晶体管断开；可控数据电流源在数据线dl上产生数据电流Id；可控参考电流源在参考线rl上产生参考电流Irf；数据线dl和参考线rl上分别产生相应的电压，稳定后的数据和参考电压将是信号放大器(11)的输入信号。
10.如权利要求8所述的操作方法，其特征在于，当信号放大器(11)完成数据信号放大并将读出数据锁存时，完成信号DONE有效；读取启动信号RDEN转为0伏，通过关闭可控参考电流源和可控数据电流源使得存储器模块回到预置状态；同时所述信号放大器(11)的读操作控制信号SAEN保持有效，被读取的有效数据保持在所述信号放大器(11)中不会被丢失。
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